JPH08111687A - 通信システム - Google Patents
通信システムInfo
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- JPH08111687A JPH08111687A JP6246464A JP24646494A JPH08111687A JP H08111687 A JPH08111687 A JP H08111687A JP 6246464 A JP6246464 A JP 6246464A JP 24646494 A JP24646494 A JP 24646494A JP H08111687 A JPH08111687 A JP H08111687A
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- transmission
- communication
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Abstract
(57)【要約】
【目的】 １対Ｎ通信などの複数の通信局が時分割多重
化方式により順次送信を行う場合に、各局の送信タイミ
ングのバラツキを防止し、送信周期を短縮することがで
きる通信システムを提供する。 【構成】 親局Ｓ0と子局Ｓ1〜ＳNが時分割多重化方式
により順次送信を行う１対Ｎ通信システムにおいて、各
局Ｓ0〜ＳNは、自局が次に送信を開始するまでの待ち時
間を計時するタイマ１０５と、他局の送信データを受信
する毎に、受信データに含まれる他局のアドレス値と自
局のアドレス値に基づき、当該受信時から次の送信タイ
ミングまでの待ち時間を算出し、この算出値をタイマ１
０５の初期値としてプリセットするタイマ設定回路１０
６とを具備し、待ち時間の経過に応じて送信を開始する
よう構成した。
化方式により順次送信を行う場合に、各局の送信タイミ
ングのバラツキを防止し、送信周期を短縮することがで
きる通信システムを提供する。 【構成】 親局Ｓ0と子局Ｓ1〜ＳNが時分割多重化方式
により順次送信を行う１対Ｎ通信システムにおいて、各
局Ｓ0〜ＳNは、自局が次に送信を開始するまでの待ち時
間を計時するタイマ１０５と、他局の送信データを受信
する毎に、受信データに含まれる他局のアドレス値と自
局のアドレス値に基づき、当該受信時から次の送信タイ
ミングまでの待ち時間を算出し、この算出値をタイマ１
０５の初期値としてプリセットするタイマ設定回路１０
６とを具備し、待ち時間の経過に応じて送信を開始する
よう構成した。
Description
【０００１】
【産業上の利用分野】この発明は、例えば時分割多重化
方式によってデータを授受する１対Ｎ通信に用いて好適
な通信システムに関する。
方式によってデータを授受する１対Ｎ通信に用いて好適
な通信システムに関する。
【０００２】
【従来の技術】従来より、時分割多重化方式によって１
対Ｎ通信を行う通信システムが知られている。この種の
通信システムは、例えば図５に示すように、１つの親局
Ｓ0に対してＮ個（Ｎ≧２）の子局Ｓ1〜ＳNがバス型の
通信回線を介して接続され、親局０と各子局Ｓ1〜ＳNが
時分割多重化方式により信号を授受するよう構成されて
いる。
対Ｎ通信を行う通信システムが知られている。この種の
通信システムは、例えば図５に示すように、１つの親局
Ｓ0に対してＮ個（Ｎ≧２）の子局Ｓ1〜ＳNがバス型の
通信回線を介して接続され、親局０と各子局Ｓ1〜ＳNが
時分割多重化方式により信号を授受するよう構成されて
いる。
【０００３】また、各々の通信局（親局Ｓ0または子局
Ｓ1〜ＳN）は、図６に示すように、制御プログラムを実
行して装置各部を制御するＣＰＵ１０１(Central Proce
ssing Unit)、データ送受信を制御する通信コントロー
ラ１０２、受信データのＤＭＡ(Direct Memory Access)
転送を制御するＤＭＡコントローラ１０３、ＣＰＵ１０
１のワークエリアとして使用されるメモリ１０４、およ
び送信タイミングに対応した待ち時間を計時する送信起
動タイマ１０５をバスＢＵＳを介し接続して構成されて
いる。
Ｓ1〜ＳN）は、図６に示すように、制御プログラムを実
行して装置各部を制御するＣＰＵ１０１(Central Proce
ssing Unit)、データ送受信を制御する通信コントロー
ラ１０２、受信データのＤＭＡ(Direct Memory Access)
転送を制御するＤＭＡコントローラ１０３、ＣＰＵ１０
１のワークエリアとして使用されるメモリ１０４、およ
び送信タイミングに対応した待ち時間を計時する送信起
動タイマ１０５をバスＢＵＳを介し接続して構成されて
いる。
【０００４】このような構成において、他局から通信回
線を介しシリアルデータを受信すると、通信コントロー
ラ１０２は、このシリアルデータを８ビット単位のデー
タにまとめ、ＤＭＡコントローラ１０３へＤＭＡ転送指
令を出す。ＤＭＡコントローラ１０３は、このＤＭＡ転
送指令を受け、上記受信データを通信コントローラ１０
２からメモリ１０４へＤＭＡ転送する。
線を介しシリアルデータを受信すると、通信コントロー
ラ１０２は、このシリアルデータを８ビット単位のデー
タにまとめ、ＤＭＡコントローラ１０３へＤＭＡ転送指
令を出す。ＤＭＡコントローラ１０３は、このＤＭＡ転
送指令を受け、上記受信データを通信コントローラ１０
２からメモリ１０４へＤＭＡ転送する。
【０００５】そして、通信コントローラ１０２は、全て
のデータの受信が終了すると、ＣＰＵ１０１へ割り込み
信号を出力する。ＣＰＵ１０１は、この割り込み信号に
応じて受信処理プログラムを起動し、タイマ１０５に次
の送信タイミングまでの待ち時間を設定する等、データ
受信に対応した割り込み処理を行う。
のデータの受信が終了すると、ＣＰＵ１０１へ割り込み
信号を出力する。ＣＰＵ１０１は、この割り込み信号に
応じて受信処理プログラムを起動し、タイマ１０５に次
の送信タイミングまでの待ち時間を設定する等、データ
受信に対応した割り込み処理を行う。
【０００６】このように、各局Ｓ0〜ＳNにおいては、他
局からデータを受信する毎に、ＣＰＵ１０１に対して割
り込みがかかり、その割り込み処理によって次の送信タ
イミングまでの待ち時間を算出し、この待ち時間をタイ
マ１０５にプリセットする。そして、タイマ１０５は、
セットされた待ち時間を計時し、この待ち時間が経過す
ると、ＣＰＵ１０１に対しタイマ割り込みをかける。こ
れにより、ＣＰＵ１０１は、送信すべきデータを通信コ
ントローラ１０２へ供給し、データ送信を行う。
局からデータを受信する毎に、ＣＰＵ１０１に対して割
り込みがかかり、その割り込み処理によって次の送信タ
イミングまでの待ち時間を算出し、この待ち時間をタイ
マ１０５にプリセットする。そして、タイマ１０５は、
セットされた待ち時間を計時し、この待ち時間が経過す
ると、ＣＰＵ１０１に対しタイマ割り込みをかける。こ
れにより、ＣＰＵ１０１は、送信すべきデータを通信コ
ントローラ１０２へ供給し、データ送信を行う。
【０００７】ここで、図７に示すフローチャートを参照
し、上記通信システムにおける各局Ｓ0〜ＳNの送信タイ
ミングについて説明する。同図に示すように、親局Ｓ0
は一定周期で子局Ｓ1〜ＳNへデータを送信する（図示
Ｐ，Ｐ，……）。一方、各子局Ｓ1〜ＳNは各々のタイム
スロット（所定幅に分割された時間窓）Ｔｓ内で順次デ
ータを送信する（図示Ｄ1，Ｄ2，……，ＤN，……）。
この動作を一周期として親局Ｓ0と子局Ｓ1〜ＳNの間で
データの授受が繰り返され、これにより１対Ｎ通信が行
われる。また、このような通信方式では、仮にいずれか
の子局が故障等により動作不能となってもこれが他局に
影響することはなく、故障後においても一定周期でその
故障局を除く１対Ｎ−１通信が継続して行われる。
し、上記通信システムにおける各局Ｓ0〜ＳNの送信タイ
ミングについて説明する。同図に示すように、親局Ｓ0
は一定周期で子局Ｓ1〜ＳNへデータを送信する（図示
Ｐ，Ｐ，……）。一方、各子局Ｓ1〜ＳNは各々のタイム
スロット（所定幅に分割された時間窓）Ｔｓ内で順次デ
ータを送信する（図示Ｄ1，Ｄ2，……，ＤN，……）。
この動作を一周期として親局Ｓ0と子局Ｓ1〜ＳNの間で
データの授受が繰り返され、これにより１対Ｎ通信が行
われる。また、このような通信方式では、仮にいずれか
の子局が故障等により動作不能となってもこれが他局に
影響することはなく、故障後においても一定周期でその
故障局を除く１対Ｎ−１通信が継続して行われる。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
通信システムにおいては、既述したように、各局Ｓ0〜
ＳNがデータを受信すると、通信コントローラ１０２が
ＣＰＵ１０１へ割り込み信号を供給し、ＣＰＵ１０１が
その割り込み処理として受信処理プログラムを実行する
ことにより、タイマ１０５に送信待ち時間をプリセット
している。したがって、例えばＣＰＵ１０１が上記割り
込み信号の供給を受けたときに、割り込み禁止のプログ
ラムを実行している場合には割り込み待ちが生じ、即タ
イマ１０５をプリセットできないことになる。
通信システムにおいては、既述したように、各局Ｓ0〜
ＳNがデータを受信すると、通信コントローラ１０２が
ＣＰＵ１０１へ割り込み信号を供給し、ＣＰＵ１０１が
その割り込み処理として受信処理プログラムを実行する
ことにより、タイマ１０５に送信待ち時間をプリセット
している。したがって、例えばＣＰＵ１０１が上記割り
込み信号の供給を受けたときに、割り込み禁止のプログ
ラムを実行している場合には割り込み待ちが生じ、即タ
イマ１０５をプリセットできないことになる。
【０００９】このため、各局Ｓ0〜ＳNが他局の送信デー
タを受信してからタイマ１０５に新たな待ち時間をプリ
セットするまでに要する時間にバラツキが生じ、このバ
ラツキが送信タイミングのバラツキの原因となり、結果
として送信周期が長くなるという問題があった。
タを受信してからタイマ１０５に新たな待ち時間をプリ
セットするまでに要する時間にバラツキが生じ、このバ
ラツキが送信タイミングのバラツキの原因となり、結果
として送信周期が長くなるという問題があった。
【００１０】この発明は、このような背景の下になされ
たもので、１対Ｎ通信などのように複数の通信局が時分
割多重化方式により順次送信を行う場合において、各局
の送信タイミングのバラツキを防止し、送信周期を短縮
することができる通信システムを提供することを目的と
している。
たもので、１対Ｎ通信などのように複数の通信局が時分
割多重化方式により順次送信を行う場合において、各局
の送信タイミングのバラツキを防止し、送信周期を短縮
することができる通信システムを提供することを目的と
している。
【００１１】
【課題を解決するための手段】この発明は、上述した課
題を解決するために、複数の通信局が時分割多重化方式
により順次送信を行う通信システムにおいて、各通信局
は、自局が次に送信を開始するまでの待ち時間を計時す
るタイマと、他局の送信データを受信する毎に、受信デ
ータに含まれる他局のアドレス値と自局のアドレス値に
基づき、当該受信時から次の送信タイミングまでの待ち
時間を算出し、この算出値を前記タイマの初期値として
プリセットするハードウェア回路とを具備し、前記待ち
時間の経過に応じて送信を開始することを特徴としてい
る。
題を解決するために、複数の通信局が時分割多重化方式
により順次送信を行う通信システムにおいて、各通信局
は、自局が次に送信を開始するまでの待ち時間を計時す
るタイマと、他局の送信データを受信する毎に、受信デ
ータに含まれる他局のアドレス値と自局のアドレス値に
基づき、当該受信時から次の送信タイミングまでの待ち
時間を算出し、この算出値を前記タイマの初期値として
プリセットするハードウェア回路とを具備し、前記待ち
時間の経過に応じて送信を開始することを特徴としてい
る。
【００１２】
【作用】この発明によれば、各通信局が具備するハード
ウェア回路は、他局の送信データを受信する毎に、当該
受信データに含まれる他局のアドレス値と自局のアドレ
ス値に基づき、当該受信時から次の送信タイミングまで
の待ち時間を算出し、この算出値をタイマの初期値とし
てプリセットする。そして、各通信局は、各々の待ち時
間の経過に応じて送信を開始する。これにより、各通信
局が他局の送信データを受信してからタイマをプリセッ
トするまでの時間が極めて短時間となり、バラツキがほ
とんどなくなる。
ウェア回路は、他局の送信データを受信する毎に、当該
受信データに含まれる他局のアドレス値と自局のアドレ
ス値に基づき、当該受信時から次の送信タイミングまで
の待ち時間を算出し、この算出値をタイマの初期値とし
てプリセットする。そして、各通信局は、各々の待ち時
間の経過に応じて送信を開始する。これにより、各通信
局が他局の送信データを受信してからタイマをプリセッ
トするまでの時間が極めて短時間となり、バラツキがほ
とんどなくなる。
【００１３】
【実施例】以下、図面を参照し、この発明の実施例につ
いて説明する。なお、以下の実施例は、本発明を図５に
示した通信システムに適用するものとする。
いて説明する。なお、以下の実施例は、本発明を図５に
示した通信システムに適用するものとする。
【００１４】Ａ：実施例の構成 （１）通信局の構成 図１は、本発明を適用した通信局（親局Ｓ0または子局
Ｓ1〜ＳN）のハードウェア構成を示すブロック図であ
る。図において、図６に示した各部と共通する部分には
同一の符号を付し、その説明を省略する。また、この図
に示す実施例が図６に示した従来例と異なる点は、受信
データの送信元となっている局（以下、送信局という）
のアドレスを判別し、このアドレス値に基づいてタイマ
１０５に待ち時間をプリセットするタイマ設定回路１０
６を追加したところにある。
Ｓ1〜ＳN）のハードウェア構成を示すブロック図であ
る。図において、図６に示した各部と共通する部分には
同一の符号を付し、その説明を省略する。また、この図
に示す実施例が図６に示した従来例と異なる点は、受信
データの送信元となっている局（以下、送信局という）
のアドレスを判別し、このアドレス値に基づいてタイマ
１０５に待ち時間をプリセットするタイマ設定回路１０
６を追加したところにある。
【００１５】（２）タイマ設定回路１０６の構成 図２は、タイマ設定回路１０６の構成を示すブロック図
である。同図において、１０６ａはラッチ回路である。
このラッチ回路１０６ａは、通信コントローラ１０２が
出力するＤＭＡ転送指令信号Ｃｍに応じ、同コントロー
ラ１０２が出力する受信データＲｄを８ビット単位でラ
ッチする。
である。同図において、１０６ａはラッチ回路である。
このラッチ回路１０６ａは、通信コントローラ１０２が
出力するＤＭＡ転送指令信号Ｃｍに応じ、同コントロー
ラ１０２が出力する受信データＲｄを８ビット単位でラ
ッチする。
【００１６】ここで、受信データＲｄは、図３に示すよ
うに、データの開始を示すスタートフラグＳｆ（例えば
８ビット）、送信局に固有の番号であるアドレスＡｄ
（例えば１６ビット）、転送対象となるデータＤｔ（可
変長）およびデータの終わりを示すエンドフラグＥｆ
（例えば８ビット）から構成されている。なお、アドレ
スＡｄとしては、各局の送信順序に対応したシーケンシ
ャル番号を使用するものとする。
うに、データの開始を示すスタートフラグＳｆ（例えば
８ビット）、送信局に固有の番号であるアドレスＡｄ
（例えば１６ビット）、転送対象となるデータＤｔ（可
変長）およびデータの終わりを示すエンドフラグＥｆ
（例えば８ビット）から構成されている。なお、アドレ
スＡｄとしては、各局の送信順序に対応したシーケンシ
ャル番号を使用するものとする。
【００１７】また、図１において、１０６ｂは比較器で
あり、ラッチ回路１０６ａがラッチしたデータをスター
トフラグＳｆと同一のデータである８ビットデータＲｅ
ｆと比較することにより当該ラッチしたデータがスター
トフラグＳｆであるか否かを判定する。そして、このラ
ッチしたデータがスタートフラグＳｆであるとき、比較
器１０６ｂはフラグ検出信号Ｆｄを出力する。
あり、ラッチ回路１０６ａがラッチしたデータをスター
トフラグＳｆと同一のデータである８ビットデータＲｅ
ｆと比較することにより当該ラッチしたデータがスター
トフラグＳｆであるか否かを判定する。そして、このラ
ッチしたデータがスタートフラグＳｆであるとき、比較
器１０６ｂはフラグ検出信号Ｆｄを出力する。
【００１８】１０６ｃはラッチ回路であり、上記比較器
１０６ｃが出力するフラグ検出信号ＦｄとＤＭＡ転送指
令信号Ｃｍとの論理積をとった信号に応じて、受信デー
タに含まれる送信局のアドレスＡｄをラッチする。
１０６ｃが出力するフラグ検出信号ＦｄとＤＭＡ転送指
令信号Ｃｍとの論理積をとった信号に応じて、受信デー
タに含まれる送信局のアドレスＡｄをラッチする。
【００１９】１０６ｄは減算器である。この減算器１０
６ｄは、ラッチ回路１０６ｃがラッチした送信局のアド
レスＡｄから自局のアドレスＡｄ′を減算し、さらに値
「１」を差し引いて得られる値Ａｄ−Ａｄ′−１を出力
する。また、１０６ｅは乗算器であり、減算器１０６ｄ
の出力Ａｄ−Ａｄ′−１と一局当たりの送信待ち時間
（各局Ｓ0〜ＳNの最大送信時間より長い時間）に相当す
るタイムカウントの値Ｔとを乗算し、この乗算結果（Ａ
ｄ−Ａｄ′−１）×Ｔを出力する。
６ｄは、ラッチ回路１０６ｃがラッチした送信局のアド
レスＡｄから自局のアドレスＡｄ′を減算し、さらに値
「１」を差し引いて得られる値Ａｄ−Ａｄ′−１を出力
する。また、１０６ｅは乗算器であり、減算器１０６ｄ
の出力Ａｄ−Ａｄ′−１と一局当たりの送信待ち時間
（各局Ｓ0〜ＳNの最大送信時間より長い時間）に相当す
るタイムカウントの値Ｔとを乗算し、この乗算結果（Ａ
ｄ−Ａｄ′−１）×Ｔを出力する。
【００２０】１０６ｆはゲート回路である。このゲート
回路１０６ｆは、通信コントローラ１０２がデータの受
信終了時に出力する割り込み信号Ｉｒに応じて開状態と
なる。割り込み信号Ｉｒはタイマ１０５にも入力されて
おり、この割り込み信号Ｉｒの供給により、乗算器１０
６ｅの出力（Ａｄ−Ａｄ′−１）×Ｔがゲート回路１０
６ｆを介してタイマ１０５へ供給され、これが送信待ち
時間としてプリセットされるようになっている。
回路１０６ｆは、通信コントローラ１０２がデータの受
信終了時に出力する割り込み信号Ｉｒに応じて開状態と
なる。割り込み信号Ｉｒはタイマ１０５にも入力されて
おり、この割り込み信号Ｉｒの供給により、乗算器１０
６ｅの出力（Ａｄ−Ａｄ′−１）×Ｔがゲート回路１０
６ｆを介してタイマ１０５へ供給され、これが送信待ち
時間としてプリセットされるようになっている。
【００２１】Ｂ：実施例の動作 （１）タイマ設定回路１０６の動作 次に、図４に示すタイミングチャートを参照し、タイマ
設定回路１０６の動作を説明する。まず、通信コントロ
ーラ１０２は、他局から受信したシリアルデータを８ビ
ット毎にまとめ、順次バスＢＵＳへ送出するが、この８
ビットデータの送出と同期してＤＭＡ転送指令信号（パ
ルス信号）Ｃｍを出力する。ラッチ回路１０６ａは、こ
のＤＭＡ転送指令信号Ｃｍの立ち上がりで、上記バスＢ
ＵＳへ送出される８ビットデータをラッチする。
設定回路１０６の動作を説明する。まず、通信コントロ
ーラ１０２は、他局から受信したシリアルデータを８ビ
ット毎にまとめ、順次バスＢＵＳへ送出するが、この８
ビットデータの送出と同期してＤＭＡ転送指令信号（パ
ルス信号）Ｃｍを出力する。ラッチ回路１０６ａは、こ
のＤＭＡ転送指令信号Ｃｍの立ち上がりで、上記バスＢ
ＵＳへ送出される８ビットデータをラッチする。
【００２２】そして、上記ラッチした８ビットデータが
受信データの開始を示すスタートフラグＳｆである場
合、比較器１０６ｂは、この８ビットデータの転送時間
に相当するパルス幅のフラグ検出信号Ｆｄ（図４ではＨ
ｉｇｈレベル）を出力する。
受信データの開始を示すスタートフラグＳｆである場
合、比較器１０６ｂは、この８ビットデータの転送時間
に相当するパルス幅のフラグ検出信号Ｆｄ（図４ではＨ
ｉｇｈレベル）を出力する。
【００２３】次に、ラッチ回路１０６ｃは、上記フラグ
検出信号Ｆｄが出力されてからＤＭＡ転送指令信号Ｃｍ
が最初に立ち上がるタイミングで、受信データＲｄのう
ちスタートフラグＳｆに続く１６ビットのアドレスＡｄ
をラッチする。
検出信号Ｆｄが出力されてからＤＭＡ転送指令信号Ｃｍ
が最初に立ち上がるタイミングで、受信データＲｄのう
ちスタートフラグＳｆに続く１６ビットのアドレスＡｄ
をラッチする。
【００２４】こうしてラッチされた送信局のアドレスＡ
ｄに対し、減算器１０６ｄおよび乗算器１０６ｅによっ
て演算が施され、次に自局が送信を行うタイミングまで
の待ち時間に相当する値（Ａｄ−Ａｄ′−１）×Ｔが得
られる。そして、この値（Ａｄ−Ａｄ′ー１）×Ｔは、
受信終了時に通信コントローラ１０２から割り込み信号
Ｉｒが供給されることによって送信待ち時間としてタイ
マ１０５にプリセットされる。
ｄに対し、減算器１０６ｄおよび乗算器１０６ｅによっ
て演算が施され、次に自局が送信を行うタイミングまで
の待ち時間に相当する値（Ａｄ−Ａｄ′−１）×Ｔが得
られる。そして、この値（Ａｄ−Ａｄ′ー１）×Ｔは、
受信終了時に通信コントローラ１０２から割り込み信号
Ｉｒが供給されることによって送信待ち時間としてタイ
マ１０５にプリセットされる。
【００２５】（２）全体動作 上述したように、各局Ｓ0〜ＳNでは、他局の送信データ
を受信する毎に、タイマ設定回路１０６にて当該受信時
における次の送信タイミングまでの待ち時間が算出さ
れ、タイマ１０５がプリセットされる。そして、各局Ｓ
0〜ＳNが各々のタイマ１０５によって計時する待ち時間
の経過に応じてデータを順次送信する動作を繰り返すこ
とにより、親局Ｓ0と子局Ｓ1〜ＳNによる１対Ｎ通信が
行われる。
を受信する毎に、タイマ設定回路１０６にて当該受信時
における次の送信タイミングまでの待ち時間が算出さ
れ、タイマ１０５がプリセットされる。そして、各局Ｓ
0〜ＳNが各々のタイマ１０５によって計時する待ち時間
の経過に応じてデータを順次送信する動作を繰り返すこ
とにより、親局Ｓ0と子局Ｓ1〜ＳNによる１対Ｎ通信が
行われる。
【００２６】すなわち、本実施例によれば、各局Ｓ0〜
ＳNがデータを受信してからタイマ１０５をプリセット
するまでの処理がハードウェア回路（タイマ設定回路１
０６）によって行われるので、その処理に要する時間が
極めて短時間となり、バラツキがほとんどなくなる。こ
れにより、各局Ｓ0〜ＳNの送信タイミングのバラツキを
防止でき、結果的に送信周期を短縮することができる。
ＳNがデータを受信してからタイマ１０５をプリセット
するまでの処理がハードウェア回路（タイマ設定回路１
０６）によって行われるので、その処理に要する時間が
極めて短時間となり、バラツキがほとんどなくなる。こ
れにより、各局Ｓ0〜ＳNの送信タイミングのバラツキを
防止でき、結果的に送信周期を短縮することができる。
【００２７】なお、この発明は、図５に示した態様の１
対Ｎ通信システムに限らず、複数の通信局が時分割多重
化方式により順次送信を行うものであれば、その他の通
信システムにも適用可能である。また、この発明は、有
線に限らず、無線通信にも適用可能である。
対Ｎ通信システムに限らず、複数の通信局が時分割多重
化方式により順次送信を行うものであれば、その他の通
信システムにも適用可能である。また、この発明は、有
線に限らず、無線通信にも適用可能である。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、１対Ｎ通信などの複数の通信局が時分割多重化方式
により順次送信を行う通信システムにおいて、各局が他
局の送信データを受信してからタイマをプリセットする
までの時間が極めて短時間となるので、送信タイミング
のバラツキを防止でき、結果的に送信周期を短縮するこ
とができる。
ば、１対Ｎ通信などの複数の通信局が時分割多重化方式
により順次送信を行う通信システムにおいて、各局が他
局の送信データを受信してからタイマをプリセットする
までの時間が極めて短時間となるので、送信タイミング
のバラツキを防止でき、結果的に送信周期を短縮するこ
とができる。
【図１】 本発明を適用した通信局のハードウェア構成
を示すブロック図である。
を示すブロック図である。
【図２】 同通信局に設けられるタイマ設定回路の構成
を示すブロック図である。
を示すブロック図である。
【図３】 受信データのデータフォーマットを示す図で
ある。
ある。
【図４】 タイマ設定回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】 １対Ｎ通信システムの構成例を示す図であ
る。
る。
【図６】 従来の１対Ｎ通信システムにおける通信局の
ハードウェア構成を示すブロック図である。
ハードウェア構成を示すブロック図である。
【図７】 従来の１対Ｎ通信システムの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１０１ ＣＰＵ １０２ 通信コントローラ １０３ ＤＭＡコントローラ １０４ メモリ １０５ 送信起動タイマ １０６ タイマ設定回路 １０６ａ，１０６ｃ ラッチ回路 １０６ｂ 比較器 １０６ｄ 減算器 １０６ｅ 乗算器 １０６ｆ ゲート回路 ＢＵＳ バス Ｓ0 親局 Ｓ1〜ＳN 子局
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9371−5Ｋ Ｈ０４Ｌ 13/00 ３０７ Ｚ (72)発明者 内田 悟 愛知県豊橋市三弥町字元屋敷150 神鋼電 機株式会社豊橋製作所内
Claims (1)
- 【請求項１】 複数の通信局が時分割多重化方式により
順次送信を行う通信システムにおいて、 各通信局は、 自局が次に送信を開始するまでの待ち時間を計時するタ
イマと、 他局の送信データを受信する毎に、受信データに含まれ
る他局のアドレス値と自局のアドレス値に基づき、当該
受信時から次の送信タイミングまでの待ち時間を算出
し、この算出値を前記タイマの初期値としてプリセット
するハードウェア回路とを具備し、 前記待ち時間の経過に応じて送信を開始することを特徴
とする通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6246464A JPH08111687A (ja) | 1994-10-12 | 1994-10-12 | 通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6246464A JPH08111687A (ja) | 1994-10-12 | 1994-10-12 | 通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111687A true JPH08111687A (ja) | 1996-04-30 |
Family
ID=17148816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6246464A Pending JPH08111687A (ja) | 1994-10-12 | 1994-10-12 | 通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009296446A (ja) * | 2008-06-06 | 2009-12-17 | Denso Corp | 車載システム、通信装置、及び制御装置 |
| JP2010009525A (ja) * | 2008-06-30 | 2010-01-14 | Fuji Electric Holdings Co Ltd | 通信システム、その発信側ノード、受信側ノード |
-
1994
- 1994-10-12 JP JP6246464A patent/JPH08111687A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009296446A (ja) * | 2008-06-06 | 2009-12-17 | Denso Corp | 車載システム、通信装置、及び制御装置 |
| JP2010009525A (ja) * | 2008-06-30 | 2010-01-14 | Fuji Electric Holdings Co Ltd | 通信システム、その発信側ノード、受信側ノード |
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