JPH08115205A - 高速剰余演算装置 - Google Patents
高速剰余演算装置Info
- Publication number
- JPH08115205A JPH08115205A JP6249679A JP24967994A JPH08115205A JP H08115205 A JPH08115205 A JP H08115205A JP 6249679 A JP6249679 A JP 6249679A JP 24967994 A JP24967994 A JP 24967994A JP H08115205 A JPH08115205 A JP H08115205A
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- JP
- Japan
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- adder
- speed
- computing device
- pixel
- frame buffer
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Abstract
(57)【要約】
【目的】 表示ピクセルのデータを記憶するフレームバ
ッファメモリに対して、並列に配置されたデータ処理装
置において、担当するピクセルのヒット判別を高速で行
い、並列化されたデータ処理装置のフレームバッファメ
モリへの高速なアクセスを可能にする高速剰余演算装置
を提供することを目的とする。 【構成】 第１の加算器８と、第１の加算器８の出力を
入力とする第２の加算器と、その出力結果をエンコード
するエンコーダ１０を具えたヒット判別器から構成され
る。
ッファメモリに対して、並列に配置されたデータ処理装
置において、担当するピクセルのヒット判別を高速で行
い、並列化されたデータ処理装置のフレームバッファメ
モリへの高速なアクセスを可能にする高速剰余演算装置
を提供することを目的とする。 【構成】 第１の加算器８と、第１の加算器８の出力を
入力とする第２の加算器と、その出力結果をエンコード
するエンコーダ１０を具えたヒット判別器から構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理装置、特に並
列でフレームバッファメモリにアクセスするフレームバ
ッファメモリ処理装置などにおける高速剰余演算装置に
関するものである。
列でフレームバッファメモリにアクセスするフレームバ
ッファメモリ処理装置などにおける高速剰余演算装置に
関するものである。
【０００２】
【従来の技術】近年、ワークステーションやパーソナル
コンピュータの普及にともない、ＣＡＤの表示用やイメ
ージ処理、ウィンドウ処理等を高速に行うグラフィック
スプロセッサが搭載されている。しかし、その動作速度
に対し、一般のフレームバッファメモリはアクセスタイ
ムが遅いため、これを並列に接続し、時分割（インター
リーブ）でアクセスすることによりシステムとしてのア
クセスタイムの改善を図っている。
コンピュータの普及にともない、ＣＡＤの表示用やイメ
ージ処理、ウィンドウ処理等を高速に行うグラフィック
スプロセッサが搭載されている。しかし、その動作速度
に対し、一般のフレームバッファメモリはアクセスタイ
ムが遅いため、これを並列に接続し、時分割（インター
リーブ）でアクセスすることによりシステムとしてのア
クセスタイムの改善を図っている。
【０００３】この場合、複数個接続されているフレーム
バッファコントローラは、グラフィックプロセッサから
受け取ったデータが、自分が担当するデータかを判定す
る手段を具え、判定結果が自分が担当するデータであっ
た場合にのみ、ピクセルデータをフレームバッファメモ
リにリード／ライトする。しかしながら、前記判定結果
は、ピクセルデータのアドレスを、接続されているフレ
ームバッファメモリコントローラの個数つまり、フレー
ムバッファメモリのインターリーブウェイ数で除算を行
ったときの剰余により求められていた。このため、複雑
な剰余演算装置を必要とし、演算速度の低下を招いてい
た。
バッファコントローラは、グラフィックプロセッサから
受け取ったデータが、自分が担当するデータかを判定す
る手段を具え、判定結果が自分が担当するデータであっ
た場合にのみ、ピクセルデータをフレームバッファメモ
リにリード／ライトする。しかしながら、前記判定結果
は、ピクセルデータのアドレスを、接続されているフレ
ームバッファメモリコントローラの個数つまり、フレー
ムバッファメモリのインターリーブウェイ数で除算を行
ったときの剰余により求められていた。このため、複雑
な剰余演算装置を必要とし、演算速度の低下を招いてい
た。
【０００４】ここで、従来の剰余演算装置について説明
する。図７は従来の剰余演算装置の構成図、図８は同剰
余演算方法の説明図である。図７において、１，２，３
はｙ−ｘを実行する減算器、４，５，６はそれぞれ減算
器１，２，３の減算結果が負の場合には入力ｙを出力と
し、減算結果が正の場合には減算結果ｙ−ｘを出力とす
るセレクタである。図７においては、２進数で表わされ
るｂ３ｂ２ｂ１ｂ０をａ１ａ０で割った剰余を求める場
合の構成例を示している。具体的な計算例として、ｂ３
ｂ２ｂ１ｂ０＝１１１１，ａ１ａ０＝１０の場合につい
て、図７を参照しながら説明する。
する。図７は従来の剰余演算装置の構成図、図８は同剰
余演算方法の説明図である。図７において、１，２，３
はｙ−ｘを実行する減算器、４，５，６はそれぞれ減算
器１，２，３の減算結果が負の場合には入力ｙを出力と
し、減算結果が正の場合には減算結果ｙ−ｘを出力とす
るセレクタである。図７においては、２進数で表わされ
るｂ３ｂ２ｂ１ｂ０をａ１ａ０で割った剰余を求める場
合の構成例を示している。具体的な計算例として、ｂ３
ｂ２ｂ１ｂ０＝１１１１，ａ１ａ０＝１０の場合につい
て、図７を参照しながら説明する。
【０００５】まず、ｂ３ｂ２ｂ１ｂ０の値１１１１を減
算器１のｙ入力とし、ａ１ａ０を２ビット左シフトした
（つまり４倍した）値１１００を減算器１のｘ入力とす
る。ここでｙ−ｘの結果つまり１１１が正であるのでそ
の結果１１１を次段の減算器２のｙ入力とする（図８の
ステップ１）。次に、ａ１ａ０を１ビット左シフトした
（つまり２倍した）値１００を減算器２のｘ入力とし、
前記と同様にｙ−ｘを演算すると、１１が得られる（図
８のステップ２）。この演算結果は正であるので、セレ
クタ５はこの結果を次段の減算器３のｙ入力に伝達す
る。次にａ１ａ０の値つまり１０を減算器３のｘ入力と
し、前記と同様にｙ−ｘを演算すると、１が得られる
（図８のステップ３）。これは、減数１０より小さいの
で、演算結果として剰余１が得られる。
算器１のｙ入力とし、ａ１ａ０を２ビット左シフトした
（つまり４倍した）値１１００を減算器１のｘ入力とす
る。ここでｙ−ｘの結果つまり１１１が正であるのでそ
の結果１１１を次段の減算器２のｙ入力とする（図８の
ステップ１）。次に、ａ１ａ０を１ビット左シフトした
（つまり２倍した）値１００を減算器２のｘ入力とし、
前記と同様にｙ−ｘを演算すると、１１が得られる（図
８のステップ２）。この演算結果は正であるので、セレ
クタ５はこの結果を次段の減算器３のｙ入力に伝達す
る。次にａ１ａ０の値つまり１０を減算器３のｘ入力と
し、前記と同様にｙ−ｘを演算すると、１が得られる
（図８のステップ３）。これは、減数１０より小さいの
で、演算結果として剰余１が得られる。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
剰余演算装置では減算器とセレクタを必要な段数分組み
合わせて構成していたため、金物量の増大と演算速度の
低下を招いていた。
剰余演算装置では減算器とセレクタを必要な段数分組み
合わせて構成していたため、金物量の増大と演算速度の
低下を招いていた。
【０００７】そこで本発明は、以上のような問題を解消
するためになされたもので、少ない金物量で高速の剰余
演算ができる高速剰余演算装置を提供することを目的と
する。
するためになされたもので、少ない金物量で高速の剰余
演算ができる高速剰余演算装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】このために本発明は、分
子と分母の関係が（数３）を満足するようなＮを選定
し、これを第１の加算器と第２の加算器との入力としそ
の結果をデコーダでデコードすることで演算結果の剰余
を得るようにしたものである。
子と分母の関係が（数３）を満足するようなＮを選定
し、これを第１の加算器と第２の加算器との入力としそ
の結果をデコーダでデコードすることで演算結果の剰余
を得るようにしたものである。
【０００９】
【数３】
【００１０】
【作用】上記構成によれば、分母が一定の関係を満足す
る場合には、高速な剰余演算装置を実現できる。
る場合には、高速な剰余演算装置を実現できる。
【００１１】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は本発明の第一実施例における
高速剰余演算装置の構成図、図２は同高速剰余演算装置
の真理値表図である。説明を簡単にするため、本第一実
施例では、４ビットで表わされた２進数を２ビットの２
進数で割った剰余を求める場合について説明する。図１
において、８は第１の加算器、９は第２の加算器、１０
はエンコーダである。４ビットで表わされた２進数を
（数４）を満足するように２ビット毎すなわち４進数で
表わす。
しながら説明する。図１は本発明の第一実施例における
高速剰余演算装置の構成図、図２は同高速剰余演算装置
の真理値表図である。説明を簡単にするため、本第一実
施例では、４ビットで表わされた２進数を２ビットの２
進数で割った剰余を求める場合について説明する。図１
において、８は第１の加算器、９は第２の加算器、１０
はエンコーダである。４ビットで表わされた２進数を
（数４）を満足するように２ビット毎すなわち４進数で
表わす。
【００１２】
【数４】
【００１３】（数４）において、ｂ＝４に選定する。こ
こで、分母となるｂは（数５）よりｂ＝３＋１と表わす
ことができるので、（数５）より４ビットで表わされた
２進数を３で割った場合の剰余は（数６）より加算で実
現することができるため、非常に高速化が可能となる。
こで、分母となるｂは（数５）よりｂ＝３＋１と表わす
ことができるので、（数５）より４ビットで表わされた
２進数を３で割った場合の剰余は（数６）より加算で実
現することができるため、非常に高速化が可能となる。
【００１４】
【数５】
【００１５】
【数６】
【００１６】以下に４ビットで表わされた２進数を３で
割った場合の剰余を求める場合についてさらに詳細に説
明する。４ビットで表わされた２進数を（数６）に従っ
て２ビットに分解し、上位２ビットの係数ａ３，ａ２を
第１の加算器８の一方の入力とし、下位２ビットａ１，
ａ０を第１の加算器８の他方の入力とする。第１の加算
器８の演算結果は、図２のｂ２ｂ１ｂ０の欄に示される
値になる。つまり演算結果は最大３ビットになるので、
（数６）に従って上記と同様の理由によりこれを上位１
ビットｂ２と下位２ビットｂ１，ｂ０に分解する。さに
らｂ２を第２の加算器９の一方の入力とし、ｂ１，ｂ０
を第２の加算器９の他方の入力とする。第２の加算器９
の演算結果は図２のｃ１ｃ０の欄に示される値になる。
第２の加算器９の演算結果をエンコーダ１０でエンコー
ドすることにより剰余の値がそれぞれ０，１，２の場合
に対応した、ｄ０，ｄ１，ｄ２各出力結果が得られる。
割った場合の剰余を求める場合についてさらに詳細に説
明する。４ビットで表わされた２進数を（数６）に従っ
て２ビットに分解し、上位２ビットの係数ａ３，ａ２を
第１の加算器８の一方の入力とし、下位２ビットａ１，
ａ０を第１の加算器８の他方の入力とする。第１の加算
器８の演算結果は、図２のｂ２ｂ１ｂ０の欄に示される
値になる。つまり演算結果は最大３ビットになるので、
（数６）に従って上記と同様の理由によりこれを上位１
ビットｂ２と下位２ビットｂ１，ｂ０に分解する。さに
らｂ２を第２の加算器９の一方の入力とし、ｂ１，ｂ０
を第２の加算器９の他方の入力とする。第２の加算器９
の演算結果は図２のｃ１ｃ０の欄に示される値になる。
第２の加算器９の演算結果をエンコーダ１０でエンコー
ドすることにより剰余の値がそれぞれ０，１，２の場合
に対応した、ｄ０，ｄ１，ｄ２各出力結果が得られる。
【００１７】図３は本発明の第二実施例における高速剰
余演算装置を適用した画像処理装置の構成図、図４は同
ピクセル描画の説明図、図５は同高速剰余演算装置の構
成図、図６は同エンコーダの真理値表図である。図３に
おいて、１１はＣＰＵ、１２はＣＰＵ１１からのコマン
ドにより、線分や図形のピクセル単位のデータを生成す
るピクセル生成器、１３はピクセル生成器１２からのデ
ータが、自分の担当するデータかを判別するヒット判別
器、１４はヒット判別器１３の結果により、フレームバ
ッファ１５にデータの読み書きの制御を行うフレームバ
ッファコントローラ、１６はフレームバッファ１５から
のデータを時分割で表示装置１７に転送するマルチプレ
クサである。
余演算装置を適用した画像処理装置の構成図、図４は同
ピクセル描画の説明図、図５は同高速剰余演算装置の構
成図、図６は同エンコーダの真理値表図である。図３に
おいて、１１はＣＰＵ、１２はＣＰＵ１１からのコマン
ドにより、線分や図形のピクセル単位のデータを生成す
るピクセル生成器、１３はピクセル生成器１２からのデ
ータが、自分の担当するデータかを判別するヒット判別
器、１４はヒット判別器１３の結果により、フレームバ
ッファ１５にデータの読み書きの制御を行うフレームバ
ッファコントローラ、１６はフレームバッファ１５から
のデータを時分割で表示装置１７に転送するマルチプレ
クサである。
【００１８】図３において、ＣＰＵ１１から直線描画コ
マンドがピクセル生成器１２に送られた場合について説
明する。ピクセル生成器１２は直線描画コマンドを解釈
し、直線の始点座標Ａ（Ｘ１，Ｙ１）と、終点座標Ｂ
（Ｘ２，Ｙ２）の間のピクセルアドレスおよびデータを
生成する。並列に配置されたヒット判別器１３は、生成
されたピクセルアドレスから、自分の担当する、ピクセ
ルデータであるかを判別し、もし担当するデータ（ヒッ
トした）なら、そのデータを、次段のフレームバッファ
コントローラ１４に転送する。フレームバッファコント
ローラ１４は、自分の担当するフレームバッファ１５に
対し、ピクセルデータを適当なタイミングで書き込む。
フレームバッファ１５は複数個配置されており、その出
力データは時分割でマルチプレクサ１６により、表示装
置１７へ転送され、表示装置１７により直線ＡＢが画面
上に表示される。
マンドがピクセル生成器１２に送られた場合について説
明する。ピクセル生成器１２は直線描画コマンドを解釈
し、直線の始点座標Ａ（Ｘ１，Ｙ１）と、終点座標Ｂ
（Ｘ２，Ｙ２）の間のピクセルアドレスおよびデータを
生成する。並列に配置されたヒット判別器１３は、生成
されたピクセルアドレスから、自分の担当する、ピクセ
ルデータであるかを判別し、もし担当するデータ（ヒッ
トした）なら、そのデータを、次段のフレームバッファ
コントローラ１４に転送する。フレームバッファコント
ローラ１４は、自分の担当するフレームバッファ１５に
対し、ピクセルデータを適当なタイミングで書き込む。
フレームバッファ１５は複数個配置されており、その出
力データは時分割でマルチプレクサ１６により、表示装
置１７へ転送され、表示装置１７により直線ＡＢが画面
上に表示される。
【００１９】以上のような処理過程のなかで、ヒット判
別器１３は生成されたピクセルアドレスから、自分の担
当する、ピクセルデータであるかを判別するため、ピク
セルアドレスをフレームバッファコントローラ１４の数
（インターリーブウェイ数）で割った時の剰余を求める
ことが必要となる。ここで、ヒット判別器１３を構成し
た例を図５に示す。図５においては、ピクセルアドレス
は、ａ１１〜ａ０の１２ビットで表わされる。この場
合、（数５）より、ピクセルアドレスをフレームバッフ
ァコントローラ１４の数（本図の例では５）で割った時
の剰余は（数６）で表わされる。従って図５において、
１９はピクセルアドレスａ１１〜ａ８とピクセルアドレ
スａ７〜ａ４の加算を行う第１の加算器、２０は第１の
加算器１９の演算結果ｂ４〜ｂ０とピクセルアドレスａ
３〜ａ０の加算を行う第２の加算器、２１は第２の加算
器２０の演算結果ｃ５〜ｃ４とｃ３〜ｃ０の加算を行う
第３の加算器、２２は第３の加算器２１の演算結果をエ
ンコードするエンコーダであり、２３はそのエンコード
出力である。第３の加算器２１の演算結果ｄ３〜ｄ０と
エンコーダ２２の出力との関係を図６に示す。図４にお
いて、２４は直線ＡＢの始点ピクセル、２５は同終点ピ
クセルである。以上のように、ピクセルアドレスからど
のフレームバッファコントローラが担当するピクセルで
あるかを判定する手段は、加算器とエンコーダから構成
することができるので、従来に比べ少ない金物量で高速
の演算を行うことができ、システムの性能を向上させる
ことができる。
別器１３は生成されたピクセルアドレスから、自分の担
当する、ピクセルデータであるかを判別するため、ピク
セルアドレスをフレームバッファコントローラ１４の数
（インターリーブウェイ数）で割った時の剰余を求める
ことが必要となる。ここで、ヒット判別器１３を構成し
た例を図５に示す。図５においては、ピクセルアドレス
は、ａ１１〜ａ０の１２ビットで表わされる。この場
合、（数５）より、ピクセルアドレスをフレームバッフ
ァコントローラ１４の数（本図の例では５）で割った時
の剰余は（数６）で表わされる。従って図５において、
１９はピクセルアドレスａ１１〜ａ８とピクセルアドレ
スａ７〜ａ４の加算を行う第１の加算器、２０は第１の
加算器１９の演算結果ｂ４〜ｂ０とピクセルアドレスａ
３〜ａ０の加算を行う第２の加算器、２１は第２の加算
器２０の演算結果ｃ５〜ｃ４とｃ３〜ｃ０の加算を行う
第３の加算器、２２は第３の加算器２１の演算結果をエ
ンコードするエンコーダであり、２３はそのエンコード
出力である。第３の加算器２１の演算結果ｄ３〜ｄ０と
エンコーダ２２の出力との関係を図６に示す。図４にお
いて、２４は直線ＡＢの始点ピクセル、２５は同終点ピ
クセルである。以上のように、ピクセルアドレスからど
のフレームバッファコントローラが担当するピクセルで
あるかを判定する手段は、加算器とエンコーダから構成
することができるので、従来に比べ少ない金物量で高速
の演算を行うことができ、システムの性能を向上させる
ことができる。
【００２０】
【発明の効果】以上のように本発明の高速剰余演算装置
は、第１の加算器と、第１の加算器の出力を入力とする
第２の加算器と、その出力結果をデコードするデコーダ
とを構成しているので、少ない金物量で高速の剰余演算
を行うことが可能となり、きわめて効率の高い剰余演算
を実現できる。
は、第１の加算器と、第１の加算器の出力を入力とする
第２の加算器と、その出力結果をデコードするデコーダ
とを構成しているので、少ない金物量で高速の剰余演算
を行うことが可能となり、きわめて効率の高い剰余演算
を実現できる。
【図１】本発明の第一実施例における高速剰余演算装置
の構成図
の構成図
【図２】本発明の第一実施例における高速剰余演算装置
の真理値表図
の真理値表図
【図３】本発明の第二実施例における高速剰余演算装置
を適用した画像処理装置の構成図
を適用した画像処理装置の構成図
【図４】本発明の第二実施例におけるピクセル描画の説
明図
明図
【図５】本発明の第二実施例における高速剰余演算装置
の構成図
の構成図
【図６】本発明の第二実施例におけるエンコーダの真理
値表図
値表図
【図７】従来の剰余演算装置の構成図
【図８】従来の剰余演算方法の説明図
８，９ 加算器 １０ エンコーダ １１ ＣＰＵ １２ ピクセル生成器 １３ ヒット判別器 １４ フレームバッファコントローラ １５ フレームバッファ １６ マルチプレクサ １７ 表示装置 １８ メインメモリ １９，２０，２１ 加算器 ２２ エンコーダ
Claims (1)
- 【請求項１】（数１）を満足するような特定の値を分母
とするときの剰余を求める高速剰余演算装置であって、
分子と分母の関係が（数２）を満足するようなＮを選定
し、これを第１の加算器と第２の加算器との入力としそ
の結果をデコーダでデコードすることで演算結果の剰余
を得ることを特徴とする高速剰余演算装置。 【数１】 【数２】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6249679A JPH08115205A (ja) | 1994-10-14 | 1994-10-14 | 高速剰余演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6249679A JPH08115205A (ja) | 1994-10-14 | 1994-10-14 | 高速剰余演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115205A true JPH08115205A (ja) | 1996-05-07 |
Family
ID=17196598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6249679A Pending JPH08115205A (ja) | 1994-10-14 | 1994-10-14 | 高速剰余演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115205A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999038142A1 (en) * | 1998-01-27 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for arithmetic operation and recording medium of method of operation |
| WO2009157581A1 (ja) * | 2008-06-27 | 2009-12-30 | ソニー株式会社 | 画像処理装置及び画像処理方法 |
| US8270745B2 (en) | 2008-06-27 | 2012-09-18 | Sony Corporation | Image processing device and image processing method |
| US8270744B2 (en) | 2008-06-27 | 2012-09-18 | Sony Corporation | Image processing apparatus and image processing method |
| US8509556B2 (en) | 2007-09-12 | 2013-08-13 | Sony Corporation | Image coding apparatus and image coding method to generate a targeted amount of code |
| US8731052B2 (en) | 2008-06-27 | 2014-05-20 | Sony Corporation | Image processing device and image processing method with feedback control |
-
1994
- 1994-10-14 JP JP6249679A patent/JPH08115205A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999038142A1 (en) * | 1998-01-27 | 1999-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for arithmetic operation and recording medium of method of operation |
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