JPH08115206A - 浮動小数点演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 一般的な構成の浮動小数点演算装置に少量の
回路を付加することにより平方根演算器が可能となる浮
動小数点演算装置を提供する。 【構成】 ３個の選択回路、３個のシフタ、補数回路、
２本のデータパスを付加し、乗除算器正規化回路の出力
を先頭から２ビットづつ加減算回路に供給する手段、加
減算器加算回路入力データを補数化する手段、加減算器
加算回路入力データと加減算器加算回路結果と加算回路
オーバフローをビットシフトし再び加減算器加算回路入
力に戻す手段を設けた浮動小数点演算装置。 【効果】 一般的な構成の浮動小数点演算装置に少量の
回路を付加することにより、非回復型平方根アルゴリズ
ムによる平方根演算可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮動小数点演算装置に
関し、特に、既存の演算器回路を最大限に使用し、最小
限の回路を付加することにより平方根演算を可能にする
浮動小数点演算装置に関するものである。

【０００２】

【従来の技術】従来、平方根の計算をハードウエアで実
現する場合の手法として非回復型平方根アルゴリズムが
知られている。これは、図９に示すように、加減算とシ
フトにより１回の開平ステップで１ビットの部分平方根
を求める手法である。この手法による平方根演算につい
ては、例えば「コンピュータの高速演算方法」（堀越彌
訳、近代科学社、昭和５５年９月１日発行）第３５７頁
から３５９頁に論じられている。

【０００３】非回復型平方根アルゴリズムと冗長２進表
現による平方根専用演算器を用い、１回の開平ステップ
で２ビットの部分平方根を求める発明が特開平３−２９
６１３２公報に開示されている。

【０００４】非回復型平方根アルゴリズムと類似してい
る手法に回復型平方根アルゴリズムがある。これは、図
１０に示すように、減算とシフトにより平方根を求める
手法である。この手法の平方根演算に関するものには、
例えば特開平１−１５５４３５公報が挙げられる。特開
平１−１５５４３５公報では回復型平方根アルゴリズム
を除算器上で実現した平方根演算器の発明について開示
されている。これは回復型平方根アルゴリズムと高基数
非回復型除算アルゴリズムの手法が類似しているため除
算器に必要な回路を付加して平方根演算を実行可能にし
たものである。前記図９及び図１０において、２は加減
算器、３は乗除算器、１０１は第２オペランドレジス
タ、１０２は第１オペランドレジスタ、１０３，２０
１，２０２は選択回路、１０４は演算結果レジスタ、２
０３は桁合わせ回路、２０４は補数回路、２０５は桁合
わせ結果レジスタ、２０６は補数結果レジスタ、２０７
は加算回路、２０８は加算中間結果レジスタ、２０９，
３０１，３０２は正規化回路、３０３は正規化乗除数レ
ジスタ、３０４は正規化被乗除数レジスタ、３０５は乗
除算回路である。

【０００５】

【発明が解決しようとする課題】従来技術の非回復型平
方根アルゴリズムと冗長２進表現による発明は、１回の
開平ステップで２ビットの部分平方根を求めることが可
能であるため性能的には優れているが専用演算器を設け
るためにハードウエア物量が増加してしまう。

【０００６】科学技術計算の分野で用いられる平方根演
算命令は、命令処理の高速化も要求されるが、命令の使
用頻度が比較的少ないため専用演算器を設けることによ
る性能向上の効果よりハードウエア物量増加の悪影響の
方が大きい場合がある。

【０００７】従来技術の除算器上で平方根演算を実行す
る発明は、既存の演算器に平方根演算で必要な回路を付
加するためハードウエア物量の増加は少量ですむが、高
基数非回復型除算アルゴリズムと異なる除算アルゴリズ
ムの除算器では実現不可能な場合がある。例えば、乗算
器を用いた収束型除算器では実現不可能である。

【０００８】本発明の目的は、一般的な構成の浮動小数
点演算装置に少量の回路を付加することにより、平方根
演算が可能となる浮動小数点演算装置を提供することに
ある。

【０００９】本発明の前記ならびにその他の目的及び新
規な特徴は、本明細書の記載及び添付図面によって明ら
かになるであろう。

【００１０】

【課題を解決するための手段】本願において開示された
発明のうち代表的なものの概要を簡単に説明すれば、以
下のとおりである。

【００１１】加減算器と乗除算器とで構成される浮動小
数点演算装置において、前記乗除算器の正規化乗除数レ
ジスタの先頭２ビットを前記加減算器に転送する第１デ
ータバスと、前記加減算器に転送した２ビットのデータ
をシフトアウトして正規化乗除数レジスタにセットする
ための第１の２ビット左シフタ及び選択回路と、前記加
減算器の加算回路の出力結果を２ビット左シフトする第
２の２ビット左シフタと、加減算器の補数回路の出力、
第２の２ビット左シフタの出力、及び乗除算器からの正
規化乗除数レジスタの先頭２ビットをマージしたデータ
を選択する加減算器の補数結果レジスタ入力選択回路
と、加減算器の加算回路の結果の最上位ビットを加減算
器の桁合わせ結果レジスタ入力選択回路に転送する第２
データバスと、加減算器の桁合わせ結果レジスタを１ビ
ット左シフトする第３の１ビット左シフタと、加減算器
の桁合わせ回路の出力、第３の１ビット左シフタの出
力、及び加算回路の結果の最上位ビットをマージしたデ
ータを選択する加減算器の桁合わせ結果レジスタ入力選
択回路と、加減算器の桁合わせ結果レジスタの出力を補
数化する桁合わせ結果のレジスタ出力補数回路と、加減
算器の補数結果レジスタと乗除算器の正規化乗除数レジ
スタがゼロであるか否かを検出し、演算制御回路にゼロ
情報を送出するゼロ検出回路とを備えたものである。

【００１２】また、信頼性を確保した遅延時間の短縮
は、前記の加減算器の加算回路の結果最上位ビットのか
わりに、加減算器の加算回路の結果のオーバフローを加
減算器の桁合わせ結果レジスタ入力選択回路の転送デー
タパスとして用いること、及び加減算器の加算回路の結
果最上位ビットの値と加算回路の結果オーバフローの値
を比較する誤動作検出回路を設けたものである。

【００１３】

【作用】前述の手段によれば、乗除算器の正規化乗除数
レジスタの先頭２ビットを加減算器に転送し、この加減
算器に転送した２ビットのデータを２ビット左シフタと
選択回路でシフトアウトして正規化乗除数レジスタにセ
ットし、前記加減算器の加算回路の結果を２ビット左シ
フトし、加減算器の補数回路の出力、加減算器の加算回
路の結果の２ビット左シフタ出力、乗除算器からの正規
化乗除数レジスタの先頭２ビットをマージしたデータを
選択し、加減算器の加算回路の結果の最上位ビットを加
減算器の桁合わせ結果レジスタ入力選択回路に転送し、
加減算器の桁合わせ結果レジスタを１ビット左シフト
し、加減算器の桁合わせ結果レジスタ入力選択回路で加
減算器の桁合わせ回路出力、加減算器の桁合わせ結果レ
ジスタの１ビット左シフタは出力、及び加算回路の結果
の最上位ビットをマージした（重ねた）データを選択
し、桁合わせ結果レジスタ出力補数回路で加減算器の桁
合わせ結果レジスタ出力を補数化し、ゼロ検出回路で加
減算器の補数結果レジスタと乗除算器の正規化乗除数レ
ジスタがゼロであるか否かを検出し、演算制御回路にゼ
ロ情報を送出することにより、加減算器と乗除算器から
構成される一般的な浮動小数点演算装置に、３個のシフ
タ、補数回路、２個のデータパスという少量の回路を付
加するだけで、平方根演算可能な浮動小数点演算装置を
実現することができる。

【００１４】また、さらに加算回路の結果の最上位ビッ
トとオーバフロー値を比較する誤動作検出回路を設ける
ことにより加算回路のオーバフローの誤動作を検出する
ことができる。

【００１５】

【実施例】以下、本発明による実施例を図面を用いて詳
細に説明する。

【００１６】図１は、本発明による一実施例の浮動小数
点演算装置の仮数部の概略構成を示すブロック図であ
る。図１において、１０１は第２オペランドレジスタ、
１０２は第１オペランドレジスタ、１０３は加減算器と
乗除算器の演算結果を選択する選択回路、１０４は演算
結果を格納する演算結果レジスタ、１０５は演算器全体
の制御を行なう演算制御回路である。

【００１７】２０１〜２０９は、ロード命令や加減算命
令を実行する加減算器の構成要素であり、２０１は指数
小側の仮数データを選択する選択回路、２０２は指数大
側の仮数データを選択する選択回路、２０３は指数小側
仮数データの桁合わせを行なうシフタ、２０４は指数大
側仮数データを真の減算時に補数化する補数回路、２０
５は桁合わせ回路出力を保持する桁合わせ結果レジス
タ、２０６は補数回路出力を保持する補数結果レジス
タ、２０７は桁合わせデータと補数回路データを加算す
る加算回路、２０８は加算回路の結果を保持する加算中
間結果レジスタ、２０９は加算中間結果データを正規化
する正規化回路である。

【００１８】３０１〜３０５は、乗除算命令を実行する
乗除算器の構成要素であり、３０１は第２オペランドを
正規化する正規化回路、３０２は第１オペランドを正規
化する正規化回路、３０３は正規化回路３０１の出力を
保持する正規化乗除数レジスタ、３０４は正規化回路３
０２の出力を保持する正規化被乗除数レジスタ、３０５
は正規化乗除数と正規化被乗除数から乗除算結果を求め
る乗除算回路である。４０１〜４１１は、本発明により
浮動小数点演算装置に付加した平方根演算のための平方
根演算回路であり、４０１は正規化乗除数レジスタの値
を２ビット左シフトする第１の２ビット左シフタ、４０
２は正規化回路３０１出力、第１の２ビット左シフタ４
０１出力を選択する正規化乗除数レジスタ入力選択回路
である。

【００１９】４０３は正規化乗除数レジスタ３０３に格
納されたａ2k+1とａ2k+2を選択回路４０５に転送するデ
ータバスである。４０４は加算回路２０７の出力Ｒkを
２ビット左シフトする第２の２ビット左シフタである。
４０５は補数回路２０４出力、データパス４０３、第２
の２ビット左シフタ４０４の出力を選択する補数結果レ
ジスタ入力選択回路である。

【００２０】４０６は加算回路２０７のオーバフロービ
ットを選択回路４０８に転送するデータバスである。４
０７は桁合わせ結果レジスタ２０５に格納したｑ1〜ｑk
-1を１ビット左シフトする第３の１ビット左シフタであ
る。４０８は桁合わせ回路２０３出力、加算回路２０７
のオーバフローデータバス４０６、第３の１ビット左シ
フタ４０７の出力を選択する桁合わせ結果レジスタ入力
選択回路である。

【００２１】４０９は桁合わせ結果レジスタ２０５の出
力をｑkの値により補数化する桁合わせ結果レジスタ補
数回路である。４１０は補数結果レジスタ２０６、正規
化乗除数レジスタ３０３に格納されているＲkとａ2k+1
〜ａnがゼロであることを検出するゼロ検出回路であ
る。ゼロ検出回路４１０で検出されたゼロ情報は、演算
制御回路１０５に転送され繰返し演算の終了条件に使わ
れる。

【００２２】４１１は平方根演算の繰返し演算時に加算
回路２０７の結果の最上位ビットの値とオーバフローの
値を比較する誤動作検出回路である。加算回路２０７の
結果の最上位ビットとオーバフロー値が排他的でないと
き誤動作報告を行なう。

【００２３】一般的な浮動小数点演算装置の加算器は、
仮数部７バイトにガードデジット０.５バイトを合わせ
た７.５バイト（（１，０）〜（８，３））の加減算を
可能とするため７.５バイト幅のデータを処理できる。

【００２４】図２は、本実施例の前記正規化乗除数レジ
スタ入力選択回路４０２の動作を説明するための図であ
る。この正規化乗除数レジスタ入力選択回路４０２は、
図２に示すように、平方根命令以外（乗除算命令）と平
方根命令の初期設定時は正規化回路の出力を選択し、平
方根演算の繰返し演算時は、２ビット左シフタ４０１の
値を選択する。２ビット左シフタ４０１と選択回路４０
２により平方根演算時、正規化乗除数レジスタ３０３に
はａ2k+1〜ａnの値を左詰めで格納できる。そのため選
択回路４０５にはａ2k+1とａ2k+2、ゼロ検出回路４１０
にはａ2k+3〜ａnを容易に供給できる。

【００２５】図３は、本実施例の前記補数結果レジスタ
入力選択回路４０５の動作を説明するための図である。
この補数結果レジスタ入力選択回路４０５は、図３に示
すように、平方根命令以外（加減算、ロード命令）時は
正規化回路の出力を選択し、平方根演算の初期設定時は
データパス４０３のａ1、ａ2を選択する。平方根演算の
繰返し演算時には、上位ビットに２ビット左シフタ４０
４出力、下位ビットにはデータパス４０３のａ2k+1、ａ
2k+2を選択する。平方根演算でｋ＞ｎ＋１が成立した場
合の終了処理では丸め処理を行なうために、ｑ57と同じ
ビット位置に１を立てるため０……０１００を選択す
る。平方根演算のＲk＝０、かつａ2k+1〜ａn＝０が成立
した途中終了の場合の終了処理時はゼロを選択する。

【００２６】図４は、前記桁合わせ結果レジスタ入力選
択回路４０８の動作を説明するための図である。この桁
合わせ結果レジスタ入力選択回路４０８は、図４に示す
ように、平方根命令以外（加減算、ロード命令）時は桁
合わせ回路の出力選択し、平方根演算の初期設定時はゼ
ロを選択する。平方根演算の繰返し演算時、終了処理時
は上位ビットに１ビット左シフタ４０７の出力のｑ1〜
ｑk-1を選択し、次のビットにはオーバフローパス４０
６のｑkを選択し、最下位の２ビットには０を選択す
る。

【００２７】図５は、前記桁合わせ結果レジスタ補数回
路４０９の動作を説明するための図である。この桁合わ
せ結果レジスタ補数回路は平方根命令以外（加減算、ロ
ード命令）時、平方根演算の終了時は桁合わせ結果レジ
スタ出力を選択する。平方根演算の繰返し演算でｑk＝
１時は桁合わせ結果レジスタの出力をビットごとに反転
し、最下位の２ビットを１としたデータを選択する。平
方根演算の繰返し演算でｑk＝０時は桁合わせ結果レジ
スタの出力の最下位の２ビットを１としたデータを選択
する。

【００２８】図６は、本実施例の平方根演算器で実行す
る平方根命令の処理手順を示すフローチャートであり、
長精度浮動小数点平方根命令の処理フローであるが、短
精度浮動小数点平方根命令の場合には被開平数と演算結
果の仮数が５６ビットから２４ビットに変わるだけであ
る。

【００２９】本実施例で演算する平方根命令は、図６に
示すように、最初に、被開平数が正、ゼロ、負であるか
調べる（ステップ６０１）。負の場合には平方根例外の
割込みを報告する（ステップ６０６，６０７）。ゼロの
場合には演算処理を行なわず演算結果をゼロにして終了
する（ステップ６０８）。正の場合には被開平数を指数
が偶数になる様に正規化する（ステップ６０２）。

【００３０】これは次に行なう指数の演算処理（ステッ
プ６０３）、すなわち、正規化した指数の値を２で割り
演算結果指数を求める処理（ステップ６１１）において
割り切れるよう、あらかじめ指数を偶数とする必要があ
ることによる。仮数の演算処理（ステップ６０４）は仮
数平方根を求める処理（ステップ６１２）と丸め処理
（ステップ６１３）から構成される。

【００３１】仮数平方根を求める処理（ステップ６１
２）は非回復型平方根アルゴリズムで５７ビットの平方
根を求めることにより実現される。５７ビットの平方根
を求めるのは、その後に行なう丸め処理（ステップ６１
３）のためで、演算結果より１ビット余分に平方根を求
める。

【００３２】丸め処理（ステップ６１３）では、余分に
求めた最終ビットに１を加える。最後に、指数演算処理
と仮数演算処理の演算結果を結合した値が演算結果とな
り（ステップ６０５）、平方根命令演算を終了する。

【００３３】図７は、本実施例の浮動小数点演算装置の
動作を摸式的に示した図である。図７では、選択回路で
選択したデータがわかるように記述したため選択回路自
身の記述を省略した。

【００３４】平方根演算では、桁合わせ結果レジスタ２
０５は、ｑ1〜ｑk００を格納するために使用し、補数結
果レジスタ２０６はＲkを格納するために使用する。ま
た、補数回路４０９の出力が（±Ｄk）となる。

【００３５】初期設定動作を説明する。図７に示すよう
に、最初に、第２オペランドレジスタ１０１に被開平数
がセットされる。次に、正規化回路３０１で指数が偶数
になるように、被開平数仮数部を正規化し、そのデータ
を正規化乗除数レジスタ３０３にセットする。次に、桁
合わせ結果レジスタ２０５には０をセットし、補数結果
レジスタ２０６には上位ビットを０とし最下位の２ビッ
トには正規化乗除数レジスタ３０３の最上位の２ビット
（ａ1、ａ2）をセットする。

【００３６】正規化乗除数レジスタ３０３は、ａ1、ａ2
を加算器に転送すると、２ビット左シフタ４０２により
ａ1、ａ2をシフトアウトしデータａ3〜ａnを格納する。
正規化乗除数レジスタ３０３の値はＲ0となる。ここま
でが初期設定動作である。

【００３７】次に、繰返し演算動作を説明する。桁合わ
せ結果レジスタ２０５にセットされているｑ1〜ｑkはｑ
kの値に従い補数回路４０９で補数化し（±Ｄk）とす
る。補数回路４０９での補数化は、先に説明した図５に
示すように行なう。補数回路４０９の出力（±Ｄk）
は、補数結果レジスタ２０６にセットされているＲkと
加算回路２０７で加算する。

【００３８】加算回路２０７の結果はＲk+1であり、加
算回路２０７のオーバフロー４０６はｑk+1である。加
算回路２０７の結果Ｒk+1は、２ビット左シフタ４０４
でシフトされ、正規化乗除数レジスタ３０３の最上位２
ビットａ2k+1、ａ2k+2を最下位ビットに付加して補数結
果レジスタ２０６にセットする。

【００３９】正規化乗除数レジスタ３０３は、ａ2k+1、
ａ2k+2を加算器に転送すると２ビット左シフタ４０２に
より、ａ2k+1、ａ2k+2をシフトアウトしデータａ2k+3〜
ａnを格納する。加算回路２０７のオーバフロー２０６
であるｑk+1は、桁合わせ結果レジスタ２０５を１ビッ
ト左シフタ４０７でシフトしたｑ1〜ｑk-1の下位ビット
に付加して桁合わせレジスタ２０５にセットする。

【００４０】誤動作検出回路４１１は、加算回路２０７
の結果の最上位ビットとオーバフロー値を比較し、これ
らが排他的でないとき誤動作報告を行なう。ここまでが
繰返し演算の１回分である。繰返し演算は１マシンサイ
クルで１回演算し、繰返し演算１回では１ビットのｑk
が求まる。繰返し演算をｎ回繰返しｑ1からｑnを求め
る。本実施例の浮動小数点演算装置で演算する長精度平
方根命令では５７回繰返しｑ1からｑ57を求める。

【００４１】次に、終了処理動作を説明する。終了動作
はｋ＞ｎ＋１（図７の非回復型平方根アルゴリズムでは
ｋ＞ｎまでだが、本実施例の浮動小数点演算装置で演算
する平方根命令では１ビット余分にｑkを求め、丸め処
理を行なうためｋ＞ｎ＋１とする）が成立した場合、及
びＲk＝０、かつａ2k+1〜ａn＝０が成立した途中終了の
場合がある。

【００４２】ｋ＞ｎ＋１が成立した場合には、ｑn+1の
ビットに１を加える丸め処理を行なう。丸め処理では、
最初に補数結果レジスタ２０６に０……０１００を選択
してセットする。

【００４３】次に、補数回路４０９は、桁合わせレジス
タに格納されているｑ1〜ｑn+1を素通りさせ、その出力
と補数回路２０６の０……０１００を加算回路２０７で
加算する。２０７の加算結果は、加算中間結果レジスタ
２０８にセットする。次に、加算中間結果レジスタ２０
８にセットした値を正規化回路２０９でｑ1が最も左の
ビットに来るようにシフトし、ｑnより右のビットを切
捨て演算結果レジスタにセットし演算を終了する。

【００４４】Ｒk＝０、かつａ2k+1〜ａn＝０が成立した
途中終了の場合は、最初に、補数結果レジスタ２０６に
ゼロを選択してセットする。次に、補数回路４０９は桁
合わせレジスタに格納されているｑ1〜ｑkを素通りさ
せ、その出力と補数回路２０６のゼロを加算回路２０７
で加算する。加算回路２０７の加算結果は、加算中間結
果レジスタ２０８にセットする。次に、加算中間結果レ
ジスタ２０８にセットした値を正規化回路２０９でｑ1
が最も左のビットに来るようにシフトし演算結果レジス
タ１０４にセットし演算を終了する。

【００４５】以上の説明からわかるように、本実施例に
よれば、乗除算器の正規化乗除数レジスタの先頭２ビッ
トを加減算器に転送し、この加減算器に転送した２ビッ
トのデータを第１の２ビット左シフタ４０１及び選択回
路４０２でシフトアウトして正規化乗除数レジスタ３０
３にセットし、前記加減算器の加算回路２０７の結果を
第２の２ビット左シフタ４０４で２ビット左シフトし、
加減算器の補数回路２０６の出力、加減算器の加算回路
２０７の結果を２ビット左シフトする第２の２ビット左
シフタ４０４の出力、乗除算器の正規化乗除数レジスタ
３０３の先頭２ビットをマージしたデータを選択し、加
減算器の加算回路２０７の結果の最上位ビットを加減算
器の桁合わせ結果レジスタ入力選択回路４０８に転送
し、加減算器の桁合わせ結果レジスタ２０５を第３の１
ビット左シフタ４０７で１ビット左シフトし、加減算器
の桁合わせ結果レジスタ入力選択回路４０８で、加減算
器の桁合わせ回路２０３の出力、第３の１ビット左シフ
タ４０７の出力、及び加算回路２０７の結果の最上位ビ
ットをマージしたデータを選択し、桁合わせ結果レジス
タ２０５の出力の補数回路４０９で加減算器の桁合わせ
結果レジスタ２０５の出力を補数化し、ゼロ検出回路４
１０で加減算器の補数結果レジスタ２０６と乗除算器の
正規化乗除数レジスタ３０３がゼロであるか否かを検出
し、演算制御回路１０５にゼロ情報を送出することによ
り、加減算器と乗除算器から構成される一般的な浮動小
数点演算装置に、３個のシフタ、補数回路、２個のデー
タパスという少量の回路を付加するだけで、平方根演算
可能な浮動小数点演算装置を実現することができる。

【００４６】また、さらに加算回路の結果の最上位ビッ
トとオーバフロー値を比較する誤動作検出回路を設ける
ことにより加算回路オーバフローの誤動作を検出するこ
とができる。

【００４７】図８は、本実施例の非回復型平方根アルゴ
リズム処理の手順を示すフローチャートである。

【００４８】図８おいて、ａ2k+1〜ａnは、図１の正規
化乗除数レジスタ３０３に左詰めで格納され、ａnより
右のビットには０を格納する。ｑ1〜ｑnは、図１の桁合
わせ結果レジスタ２０５のビット（１，０）〜（８，
１）に右詰めで格納され、ｑ1より左のビットには０が
入る。Ｒkは図１の補数結果レジスタ２０６に右詰めで
格納され、上位のビットには符号を格納する。

【００４９】ステップ５２２のＲk+1＝Ｒk＋Ｄkまたは
５１２のＲk+1＝Ｒk−Ｄkの計算は、図１の加算回路２
０７でＲk+1＝Ｒk＋（±Ｄk）と変形しておこなう。
（±Ｄｋ）は、図１の補数回路４０９へ桁合わせ結果レ
ジスタ２０５に格納のｑ1〜ｑkを入力し作成する。ｑk
＝０の時（±Ｄk）は＋Ｄkとなり、その値は（ｑ1……
ｑk１１）とする。ｑk＝１の時（±Ｄk）は−Ｄkとな
り、その値は（ｑ1……ｑk０１）を２の補数化した値
（¬ｑ1……¬ｑk１１）とする。

【００５０】平方根の繰返し演算時、加算回路２０７で
の計算が常に真の減算となることは、図８よりｑk＝０
の時Ｒk+1＝Ｒk＋ＤkのＲkは負であり、ｑk＝１の時Ｒk
+1＝Ｒk−ＤkのＲkは、正であることから明らかであ
る。真の減算であるため加減算回路２０７の演算結果の
最上位ビットがＲk+1の符号を、オーバフロー（４０
６）は、Ｒk+1の¬符号を表す。Ｒk+1≧０の時ｑk+1＝
１、Ｒk+1＜０の時ｑk+1＝０となることによりオーバフ
ロー４０６＝ｑk+1となる。平方根の繰返し演算時は加
算回路２０７の結果の最上位ビットのかわりにオーバフ
ロー（４０６）を使用しても問題ない。

【００５１】図８のステップ５０３と５０４によるＲk
＝０、ａ2k+1〜ａn＝０の判定は、図１のゼロ検出回路
４１０で行なう。ゼロ検出回路４１０で検出されたゼロ
検出信号は、演算制御回路１０５に報告される。演算制
御回路１０５はゼロ検出信号により平方根の繰返し演算
を中止し終了処理を行なう。

【００５２】図９は、一般的な浮動小数点演算装置の仮
数部の概略構成を示すブロック図であり、２は加減算
器、３は乗除算器、１０１は第２オペランドレジスタ、
１０２は第１オペランドレジスタ、１０３，２０１，２
０２は選択回路、１０４は演算結果レジスタ、２０３は
桁合わせ回路、２０４は補数回路、２０５は桁合わせ結
果レジスタ、２０６は補数結果レジスタ、２０７は加算
回路、２０８は加算中間結果レジスタ、２０９，３０
１，３０２は正規化回路、３０３は正規化乗除数レジス
タ、３０４は正規化被乗除数レジスタ、３０５は乗除算
回路である。

【００５３】図９に示すように、通常の加算回路の演算
結果は、パリティにより誤動作の検出を行なっている
が、オーバフローなどのキャリーは、誤動作の検出を行
なっていない。平方根演算の繰返し演算時は加算回路結
果の最上位ビット＝加算回路のオーバフローが必ず成立
することより、誤動作検出回路４１１は、加算回路の結
果の最上位ビット＝加算回路オーバフローの時、誤動作
報告を行なう。

【００５４】また、通常の加算回路は、その結果よりも
オーバフローなどのキャリを早く求めるよう回路を設計
する。そのため、加算回路２０７の結果の最上位ビット
の符号を桁合わせ結果レジスタ入力選択回路に転送する
かわりに、オーバフロー４０６を桁合わせ結果レジスタ
入力選択回路に転送した方が遅延時間を短くできる。以
上、本発明を実施例に基づき具体的に説明したが、本発
明は、前記実施例に限定されるものではなく、本発明の
要旨を逸脱しない範囲において、種々変更し得ることは
勿論である。

【００５５】

【発明の効果】本願において開示された発明の代表的な
ものによって得られる効果を簡単に説明すれば、以下の
とおれである。

【００５６】加減算器と乗除算器から構成される一般的
な浮動小数点演算装置に３個のシフタ、補数回路、２個
のデータバスという少量の回路を付加することにより、
平方根演算可能な浮動小数点演算装置を実現することが
できる。

【００５７】また、加算回路の結果の最上位ビットとオ
ーバフロー値を比較する誤動作検出回路を設けることに
より、加算回路オーバフローの誤動作を検出することが
できる。

【図面の簡単な説明】

【図１】本発明による一実施例の浮動小数点演算装置の
仮数部の概略構成を示すブロック図である。

【図２】本実施例の正規化乗除数レジスタ入力選択回路
の動作を説明するための図である。

【図３】本実施例の補数結果レジスタ入力選択回路の動
作を説明するための図である。

【図４】本実施例の桁合わせ結果レジスタ入力選択回路
の動作を説明するための図である。

【図５】本実施例の桁合わせ結果レジスタ出力補数回路
の動作を説明するための図である。

【図６】本実施例の浮動小数点演算装置で実行する浮動
小数点平方根命令の処理手順を示すフローチャートであ
る。

【図７】本実施例の浮動小数点演算装置の仮数部の動作
を摸式的に示した図である。

【図８】本実施例の非回復型平方根アルゴリズムの処理
手順を示すフローチャートである。

【図９】一般的な浮動小数点演算装置の概略構成を示す
ブロック図である。

【図１０】従来の回復型平方根アルゴリズムの処理手順
を示すフローチャートである。

【符号の説明】

２…加減算器、３…乗除算器、１０１…第２オペランド
レジスタ、１０２…第１オペランドレジスタ、１０３，
２０１，２０２，４０２，４０５，４０８…選択回路、
１０４…演算結果レジスタ、１０５…演算制御回路、２
０３…桁合わせ回路、２０４，４０９…補数回路、２０
５…桁合わせ結果レジスタ、２０６…補数結果レジス
タ、２０７…加算回路、２０８…加算中間結果レジス
タ、２０９，３０１，３０２…正規化回路、３０３…正
規化乗除数レジスタ、３０４…正規化被乗除数レジス
タ、３０５…乗除算回路、４０１，４０４…２ビット左
シフタ、４０３，４０６…データパス、４０７…１ビッ
ト左シフタ、４１０…ゼロ検出回路、４１１…誤動作検
出回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 好徳 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 高橋 千秋 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 加減算器と乗除算器とで構成される浮動
   小数点演算装置において、前記乗除算器の正規化乗除数
   レジスタの先頭２ビットを前記加減算器に転送する第１
   データバスと、前記加減算器に転送した２ビットのデー
   タをシフトアウトして正規化乗除数レジスタにセットす
   るための第１の２ビット左シフタ及び選択回路と、前記
   加減算器の加算回路の出力結果を２ビット左シフトする
   第２の２ビット左シフタと、加減算器の補数回路の出
   力、第２の２ビット左シフタの出力、及び乗除算器から
   の正規化乗除数レジスタの先頭２ビットをマージしたデ
   ータを選択する加減算器の補数結果レジスタ入力選択回
   路と、加減算器の加算回路の結果の最上位ビットを加減
   算器の桁合わせ結果レジスタ入力選択回路に転送する第
   ２データバスと、加減算器の桁合わせ結果レジスタを１
   ビット左シフトする第３の１ビット左シフタと、加減算
   器の桁合わせ回路の出力、第３の１ビット左シフタの出
   力、及び加算回路の結果の最上位ビットをマージしたデ
   ータを選択する加減算器の桁合わせ結果レジスタ入力選
   択回路と、加減算器の桁合わせ結果レジスタの出力を補
   数化する桁合わせ結果のレジスタ出力補数回路と、加減
   算器の補数結果レジスタと乗除算器の正規化乗除数レジ
   スタがゼロであるか否かを検出し、演算制御回路にゼロ
   情報を送出するゼロ検出回路とを備えたことを特徴とし
   た浮動小数点演算装置。