JPH08115251A - コンピュータ・システム - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵがメイン・メモリをアクセスしている
最中に他のバスマスタからの該メイン・メモリに対する
アクセスが発生しても、該ＣＰＵが高いパフォーマンス
を維持できるようにする。 【構成】 ＣＰＵ１１のメイン・メモリ１３としてラン
ダム・アクセス・ポートの他にシリアル・アクセス・ポ
ートを具備して成るマルチポート・メモリを使用し、Ｃ
ＰＵ１１以外のバスマスタ（ＤＭＡコントローラ１４、
リフレッシュ・コントローラ１５）によるメイン・メモ
リ〔ＭＰＭ〕１３のアクセスは、そのランダム・アクセ
ス・ポートを介して行う。ＣＰＵ１１は、メイン・メモ
リ１３からキャッシュ・システム１２への一群のデータ
やインストラクションの転送が、該メイン・メモリ１３
のシリアル・アクセス・ポートを介して行われるように
制御する。該制御は、該メイン・メモリのランダム・ア
クセス・ポートをアクセスすることにより行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・システ
ムに係わり、詳しくは、ＣＰＵのメイン・メモリにアク
セスする該ＣＰＵ以外のバスマスタを備えたコンピュー
タ・システムに関するものである。

【０００２】

【従来の技術】一般に、コンピュータ・システムを構成
する際には、そのシステム全体のパフォーマンスを向上
させるための工夫が為される。例えば、ＣＰＵ（中央処
理装置）の処理を、キャッシュ・システムを用いて高速
化したり、あるいは、メイン・メモリと外部記憶装置と
の間のデータ転送を、ＣＰＵの制御によらずに、ＤＭＡ
コントローラ（ダイレクト・メモリ・アクセス・コント
ローラ）を用いて行ったりするのが、その代表的な例で
ある。以下、こうした手法を用いてパフォーマンスを向
上させた従来の一般的なコンピュータ・システムの概要
について、図面を参照しながら説明する。

【０００３】図６は、従来の一般的なコンピュータ・シ
ステムのハードウェア構成を示すブロック図である。同
図に示すように、この従来のコンピュータ・システム
は、ＣＰＵ１、キャッシュ・システム２、メイン・メモ
リ３、ＤＭＡコントローラ４、およびリフレッシュ・コ
ントローラ５から構成されている。そして、上記個々の
ブロック２〜５は、バス６を介してメイン・メモリ３に
接続されており、さらに、キャッシュ・システム２は、
ＣＰＵ１が、高速アクセスできるように、バス６を介さ
ずに、直接、該ＣＰＵ１と接続されている。

【０００４】ここで、キャッシュ・システム２は、ＣＰ
Ｕ１が高速アクセス可能なキャッシュ・メモリ（図示せ
ず）及びキャッシュ・コントローラ（図示せず）等を内
蔵しており、このキャッシュ・メモリには、メイン・メ
モリ３に格納されているプログラムの一連のデータやイ
ンストラクション（命令）のうち、ＣＰＵ１が頻繁にア
クセスするデータやＣＰＵ１が次に実行する命令とその
後続する命令などが、該キャッシュ・メモリの１ライン
単位でバス６を介してメイン・メモリ３から読み出され
て書き込まれる。そして、ＣＰＵ１は、通常、このキャ
ッシュ・メモリに書き込まれたメイン・メモリ３上の一
群のデータやインストラクションのコピーをアクセスす
ることにより、プログラムを効率よく、高速に実行す
る。そして、ＣＰＵ１は、アクセス対象のデータや次に
実行すべきインストラクションがキャッシュ・メモリに
存在しない場合には、それらのデータやインストラクシ
ョンを含む上記１ラインのデータを、新たに、メインメ
モリ３から読みだして、キャッシュ・システム２内のキ
ャッシュ・メモリに格納する。すなわち、このコンピュ
ータ・システムでは、メイン・メモリ３上に格納されて
いるＣＰＵ１が頻繁にアクセスするデータや次に実行さ
れる可能性の高いインストラクションが、ＣＰＵ１によ
りメイン・メモリ３からキャッシュ・メモリに逐次転送
・保持され、このキャッシュ・メモリへのアクセスによ
りＣＰＵ１が高速にプログラムを実行できるようになっ
ている。このように、このシステムでは、キャッシュ・
システム２を設けることにより、システム全体のパフォ
ーマンスの向上が図られている。

【０００５】一方、ＤＭＡコントローラ４は、メイン・
メモリ３とＨＤＤ（ハード・ディスク・ドライブ）など
の外部記憶装置（図示せず）との間で、データ転送を行
う必要が生じたときに、そのデータ転送をＣＰＵ１とは
独立に実行する。すなわち、ＤＭＡコントローラ４は、
ＣＰＵ１からバス６の使用権を獲得して、メイン・メモ
リ３と外部記憶装置との間でデータをバースト転送す
る。このように、このシステムでは、ＤＭＡコントロー
ラ４を設けることによっても、システム全体のパフォー
マンスの向上を図っている。

【０００６】リフレッシュ・コントローラ５は、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）から
成るメイン・メモリ３の個々のメモリ・セルの内容を定
期的に再書込みして、該メイン・メモリ３のデータを保
持させる。

【０００７】

【発明が解決しようとする課題】上記コンピュータ・シ
ステムでは、ＣＰＵ１以外に、ＤＭＡコントローラ４
と、リフレッシュ・コントローラ５も、バス６を介して
メイン・メモリ３をアクセスする。すなわち、ＣＰＵ
１、ＤＭＡコントローラ４、及びリフレッシュコントロ
ーラ５は、バスマスタであり、ＣＰＵ１は、メイン・メ
モリ３からキャッシュ・システム２に対して上記１ライ
ンのデータやインストラクションを転送させる必要が生
じたときに、メイン・メモリ３をアクセスする。また、
ＤＭＡコントローラ４は、メイン・メモリ３と外部記憶
装置との間でデータ転送を行う必要が生じたときに、メ
イン・メモリ３をアクセスする。また、リフレッシュ・
コントローラ５は、メイン・メモリ３を定期的にリフレ
ッシュするために、メイン・メモリ３をアクセスする。

【０００８】ここで、ＣＰＵ１、ＤＭＡコントローラ
４、及びリフレッシュ・コントローラ５が、メイン・メ
モリ３をアクセスする条件は、互いに相関関係がなく、
それぞれのアクセスは不定期に発生する。したがって、
上記各バスマスタによりメイン・メモリ３に対するアク
セスが競合する場合が発生する。このため、例えばバス
・アービトレーション回路（図示せず）を設けると共
に、上記ＣＰＵ１、ＤＭＡコントローラ４、及びリフレ
ッシュ・コントローラ５のメイン・メモリ３に対するア
クセスに優先順位を割り当てる。そして、該バス・アー
ビトレーション回路が、メイン・メモリ３に対する全て
のアクセスの要求を監視し、該アクセスが競合した場
合、これを調停し、最も優先順位が高いバスマスタに対
しメモリ３に対するアクセスを許可する。バス・アービ
トレーション回路は、通常、上記アクセス競合が発生し
た場合、リフレッシュ・コントローラ５からのアクセス
を最優先し、次に、ＤＭＡコントローラ４からのアクセ
スを優先させる。したがって、ＣＰＵ１からのアクセス
が最も低い優先度となる。以下、この様子を図面を用い
て説明する。

【０００９】図７（ａ）および（ｂ）は、図６に示した
従来のコンピュータ・システムにおけるメイン・メモリ
３のアクセス形態の２例を示す図である。ただし、同図
（ａ）は、ＣＰＵ１のみがメイン・メモリ３をアクセス
した場合を示す図であり、同図（ｂ）は、ＣＰＵ１がメ
イン・メモリ３をアクセス中にＤＭＡコントローラ４と
リフレッシュ・コントローラ５とが割り込んでメイン・
メモリ３をアクセスした場合を示す図である。なお、図
中において、「＊ＣＰＵＲＥＱ」は、ＣＰＵ１からメイ
ン・メモリ３に対するアクセスの要求を、「＊ＤＭＡＲ
ＥＱ」は、ＤＭＡコントローラ４からメイン・メモリ３
に対するアクセスの要求を、「＊ＲＥＦＲＥＱ」は、リ
フレッシュ・コントローラ５からメイン・メモリ３に対
するアクセスの要求を、「ＢＵＳ」は、バス６を使用す
るバスマスタを、それぞれ表している。また、「＊」
は、“Ｌ”がアクティブであることを示す符号である。

【００１０】まず、ＣＰＵ１がメイン・メモリ３をアク
セスする状況として、キャッシュ・システム２のキャッ
シュ・メモリに、ＣＰＵ１がプログラムを実行する際に
必要となるデータや命令が存在しなくなり、それらのデ
ータや命令を含む１ラインのデータやインストラクショ
ンを、ＣＰＵ１が、新たに、メインメモリ３からキャッ
シュ・システム２に転送させる場合を考える。そして、
このとき、メイン・メモリ３からバス６を介してキャッ
シュ・システム２に上記１ラインのデータやインストラ
クションを転送するために、メイン・メモリ３のメモリ
・サイクルを１サイクルとした場合、８サイクルを要す
るものとする。

【００１１】ＣＰＵ１が、メイン・メモリ３に対して上
記８サイクルのアクセスを行う際、図７（ａ）に示すよ
うに、他のバスマスタからメイン・メモリ３に対するア
クセスが発生しなければ、その全体のアクセスは、必然
的に連続する８サイクルで完了する（「ＢＵＳ」の内容
を参照）。この場合のＣＰＵ１のパフォーマンスを、 ８サイクル／８サイクル×１００＝１００（％） と定義する。

【００１２】次に、同図（ｂ）に示すように、ＣＰＵ１
が上記と同様にメイン・メモリ３をアクセスをしている
最中に、ＤＭＡコントローラ４からメイン・メモリ３に
対して４サイクル分のアクセスが要求され、さらに、こ
のＤＭＡコントローラ４がアクセスを行っている最中
に、リフレッシュ・コントローラ５からメイン・メモリ
３に対して１サイクル分のアクセスが要求された場合
（「＊ＤＭＡＲＥＱ」および「＊ＲＥＦＲＥＱ」のレベ
ル変化を参照）を考える。この場合、各バスタのメイン
・メモリ３に対するアクセス優先順位は、上述したよう
に、バス・アービトレーション回路により、 ＊ＣＰＵＲＥＱ＜＊ＤＭＡＲＥＱ＜＊ＲＥＦＲＥＱ と設定されていることから、ＤＭＡコントローラ４から
アクセスが要求された時点で、ＣＰＵ１からＤＭＡコン
トローラにアクセス、さらに、リフレッシュ・コントロ
ーラ５からアクセス権が移り、ＤＭＡコントローラ４か
らリフレッシュ・コントローラ５にアクセス権が移る。

【００１３】以上の結果、この場合、ＣＰＵＧＡメイン
・メモリ３に対するアクセスを全て完了するまでには、
該アクセス中に、ＤＭＡコントローラ４による４サイク
ル分のアクセスと、リフレッシュ・コントローラ５によ
る１サイクル分のアクセスとが割り込むので、全体とし
て１３サイクルを要することになる（「ＢＵＳ」の内容
を参照）。したがって、この場合におけるＣＰＵ１のパ
フォーマンスは、 ８サイクル／１３サイクル×１００≒６２（％） となり、上記図（ａ）に示す場合と比較して、約３８％
も低下する。

【００１４】このように、従来のコンピュータ・システ
ムでは、ＣＰＵ１がメイン・メモリ３をアクセスしてい
る最中に、該メイン・メモリ３に対してより優先順位の
高い他のバスマスタからのアクセスが発生すると、ＣＰ
Ｕ１のパフォーマンスが低下してしまうという欠点があ
った。

【００１５】本発明の課題は、ＣＰＵがメイン・メモリ
をアクセスしている最中に、該メイン・メモリに対して
他のより優先順位の高いバスマスタからのアクセス要因
が発生しても、該ＣＰＵが高いパフォーマンスを維持す
ることが可能なコンピュータ・システムを提供すること
である。

【００１６】

【課題を解決するための手段】請求項１及び２記載の第
１及び第２の発明は、いずれも、ＣＰＵと、該ＣＰＵの
メイン・メモリと、該メイン・メモリをアクセスする前
記ＣＰＵ以外の他のバスマスタを有するコンピュータ・
システムを前提とする。

【００１７】第１の発明は、ランダム・アクセス・ポー
トと少なくとも１つのシリアル・アクセス・ポートを備
えたマルチポート・メモリから成るメイン・メモリと、
該メイン・メモリのシリアル・アクセス・ポートに接続
されたデバイスを有する。そして、前記ＣＰＵは前記ラ
ンダム・アクセス・ポートを介して前記メイン・メモリ
をアクセスし、前記メイン・メモリから前記デバイスへ
のデータ転送が、前記シリアル・アクセス・ポートを介
して行われるように制御する。

【００１８】また、請求項２記載の第２の発明は、上記
第１の発明と同様に、ランダム・アクセス・ポートとシ
リアル・アクセス・ポートを備えたメイン・メモリを有
し、また前記バスマスタとして、前記メイン・メモリの
ランダム・アクセス・ポートとシリアル・アクセス・ポ
ートと共に接続されたＤＭＡコントローラを有する。
尚、該ＤＭＡコントローラには、ＤＭＡ転送をサポート
する全てのコントローラが該当し、例えばＳＣＳＩ(Sma
ll Computer System Interface）コントローラ等も含ま
れる。

【００１９】そして、前記ＤＭＡコントローラは、前記
メイン・メモリに対するアクセス制御は、前記ランダム
・アクセス・ポートを介して行い、前記メイン・メモリ
との間のデータ転送は、前記メイン・メモリのシリアル
・アクセス・ポートを介して行う。

【００２０】

【作用】第１の発明では、ＣＰＵは、メイン・メモリの
シリアル・アクセス・ポートを介して、該メイン・メモ
リから上記デバイスに対してデータをバースト転送する
ことが可能となるので、該データ転送中において、該Ｃ
ＰＵよりも優先順位の高いバス・マスタから上記メイン
・メモリのランダム・アクセス・ポートに対するアクセ
スが発生しても、上記データ転送を中断することなく実
行できる。したがって、ＣＰＵのパフォーマンスを向上
させることができる。

【００２１】また、第２の発明では、ＤＭＡコントロー
ラは、メイン・メモリのシリアル・アクセス・ポートを
介してメイン・メモリとの間のデータ転送を行うのでリ
フレッシュ・コントローラ等のような自己よりも高い優
先順位のバスマスタから、該メイン・メモリのランダム
・アクセス・ポートに対してアクセスが行われても、上
記データ転送を中断される事態を回避できる。したがっ
て、ＤＭＡコントローラに接続されるデバイスが、上記
データ転送を、例えば同期転送方式により該ＤＭＡコン
トローラを介して高速に行うことが可能となり、システ
ムのパフォーマンスが向上する。

【００２２】

【実施例】以下、本発明の実施例について、図面を参照
しながら詳細に説明する。図１は、本発明の第１の実施
例に係るコンピュータ・システムのハードウェア構成を
示すブロック図である。

【００２３】同図に示すように、この第１の実施例に係
るコンピュータ・システムは、ほぼ従来と同様に、ＣＰ
Ｕ１１、キャッシュ・システム１２、メイン・メモリ１
３、ＤＭＡコントローラ１４、およびリフレッシュ・コ
ントローラ１５から構成されている。ただし、このうち
のメイン・メモリ１３には、通常のランダム・アクセス
・ポートの他に、１つのシリアル・アクセス・ポートを
備えたマルチポート・メモリが使用されている（以下、
そのマルチポート・メモリとしての機能を明確化し、か
つ、ランダム・アクセス・ポートのみを具備する従来の
メイン・メモリ３と区別するため、これを「メイン・メ
モリ〔ＭＰＭ〕１３」と表記する）。

【００２４】このコンピュータ・システムは、メイン・
メモリ〔ＭＰＭ〕１３に格納されたＣＰＵ１１がプログ
ラムを実行する際に必要となる一連のデータやインスト
ラクションのうち、ＣＰＵ１１がアクセスする可能性が
高い有効なデータやインストラクションを内部のキャッ
シュ・メモリ（図示せず）に逐次保持し、ＣＰＵ１１の
処理を高速化させるキャッシュ・システム１２を有して
いる。上記キャッシュ・メモリは、所定ビット長単位
（ライン）でデータやインストラクションを管理してお
り、メイン・メモリ〔ＭＰＭ〕１３から上記キャッシュ
・メモリへのデータ転送は、上記１ライン単位で行われ
る（ラインフィル）。この１ラインは、バス１６のデー
タ・バス幅の所定倍となっているので、該データ転送に
は複数サイクルを必要とする。また、このコンピュータ
・システムは、メイン・メモリ〔ＭＰＭ〕１３をアクセ
スするバスマスタとして、ＣＰＵ１１の他に、外部記憶
装置（図示せず）との間でのデータ転送を制御するＤＭ
Ａコントローラ１４、さらには、メイン・メモリ〔ＭＰ
Ｍ〕１３を定期的にリフレッシュするリフレッシュ・コ
ントローラ１５を有している。

【００２５】そして、以上のブロックのうち、キャッシ
ュ・システム１２を除くＣＰＵ１１及びＤＭＡコントロ
ーラ１４、リフレッシュ・コントローラ１５は、バス１
６を介してメイン・メモリ〔ＭＰＭ〕１３のランダム・
アクセス・ポートに接続されている。さらに、ＣＰＵ１
１はキャッシュ・システム１２と、専用のバス１７によ
って接続されている。また、キャッシュ・システム１２
とメイン・メモリ〔ＭＰＭ〕１３のシリアル・ポート
は、シリアルデータ入出力線１８によって互いに接続さ
れている。

【００２６】すなわち、このコンピュータ・システムで
は、以上の接続の形態により、ＣＰＵ１１、ＤＭＡコン
トローラ１４、リフレッシュ・コントローラ１５の３つ
がバスマスタとなっており、これらのバスマスタはメイ
ン・メモリ〔ＭＰＭ〕１３に対するアクセスの制御を、
そのランダム・アクセス・ポートを介して行う。そし
て、ＣＰＵ１１は、該アクセス制御によりメイン・メモ
リ〔ＭＰＭ〕１３からキャッシュ・システム１２への一
群のデータやインストラクションの上記１ライン単位で
の転送を、それらの相互間のシリアル・アクセス・ポー
トを結ぶシリアル・データ入出力線１８を介して行わせ
る。

【００２７】続いて、以上のように構成された第１の実
施例に係るコンピュータ・システムの動作およびＣＰＵ
１１のパフォーマンスについて考察する。図２（ａ）お
よび（ｂ）は、図１に示したコンピュータ・システムに
おけるメイン・メモリ１３のアクセス形態の２つの例を
示す図である。同図（ａ）は、ＣＰＵ１１のみがメイン
・メモリ〔ＭＰＭ〕１３をアクセスした場合を示す図で
あり、同図（ｂ）は、ＣＰＵ１１のアクセス中にＤＭＡ
コントローラ１４とリフレッシュ・コントローラ１５と
が割り込んでメイン・メモリ〔ＭＰＭ〕１３をアクセス
した場合を示す図である。なお、図中において、「＊Ｃ
ＰＵＲＥＱ」はＣＰＵ１１からメイン・メモリ〔ＭＰ
Ｍ〕１３に対するアクセスの要求を、「＊ＤＭＡＲＥ
Ｑ」はＤＭＡコントローラ１４からメイン・メモリ〔Ｍ
ＰＭ〕１３に対するアクセスの要求を、「＊ＲＥＦＲＥ
Ｑ」はリフレッシュ・コントローラ１５からメイン・メ
モリ〔ＭＰＭ〕１３に対するアクセスの要求を、「ＢＵ
Ｓ」は該メイン・メモリ〔ＭＰＭ〕１３のランダム・ア
クセス・ポートをアクセスするためにバス１６を使用す
るバス・マスタの種別を、「ＳＯＵＴ」は該メイン・メ
モリ〔ＭＰＭ〕１３のシリアル・アクセス・ポートの使
用状態を、それぞれ表している。

【００２８】まず、前述した図７（ａ）の場合と同様
に、ＣＰＵ１１が、メインメモリ〔ＭＰＭ〕１３からキ
ャッシュ・システム１２に対し、目的とするデータやイ
ンストラクションを含む一群のデータやインストラクシ
ョン（ラインデータ）を、新たに転送させる場合を考え
る。すなわち、このとき、メイン・メモリ〔ＭＰＭ〕１
３のシリアル・アクセス・ポートからシリアルデータ入
出力線１８を介してキャッシュ・システム１２に転送さ
れる一群のデータやインストラクションの総量は、メイ
ン・メモリ〔ＭＰＭ〕１３のメモリ・サイクルを基準と
した時間量に換算して、８サイクル分に相当するものと
する。

【００２９】図２（ａ）に示すように、ＣＰＵ１１は、
上記８サイクル分の一群のデータやインストラクション
の転送に際し、まず、メイン・メモリ〔ＭＰＭ〕１３に
シリアルデータ入出力線１８を介して上記転送を行わせ
るために、バス１６を介して、該メイン・メモリ〔ＭＰ
Ｍ〕１３のランダム・アクセス・ポート１に１サイクル
分のアクセスを行う（「＊ＣＰＵＲＥＱ」のレベル変化
および「ＢＵＳ」の内容を参照）。そして、ＣＰＵ１１
は、これ以降はランダム・アクセス・ポート１６を一切
使用せず、メイン・メモリ〔ＭＰＭ〕１３からキャッシ
ュ・システム１２に対する８サイクル分の一群のデータ
やインストラクションの転送は、シリアルデータ入出力
線１８を介して行われる。そして、この期間中、他のバ
ス・マスタからメイン・メモリ〔ＭＰＭ〕１３に対する
アクセスが一切なければ、その全体のアクセスは、メイ
ン・メモリ〔ＭＰＭ〕１３のランダム・アクセス・ポー
トに対する１サイクル分のアクセス時間と、メイン・メ
モリ〔ＭＰＭ〕１３からキャッシュ・システム１２に対
する一群のデータやインストラクションの転送のため
に、該メイン・メモリ〔ＭＰＭ〕１３のシリアル・アク
セス・ポートが使用される８サイクルを加えた、９サイ
クルで完了する（「ＢＵＳ」の内容および「ＳＯＵＴ」
の状態を参照）。本実施例において、この場合における
ＣＰＵ１１のパフォーマンスを、 ９サイクル／９サイクル×１００＝１００（％） と定義する。

【００３０】なお、このコンピュータ・システムにおけ
るパフォーマンスを、従来のコンピュータ・システムの
それと比較した場合、従来のコンピュータ・システムで
は、ＣＰＵ１１ＮＯ全体のアクセスが完了するのが８サ
イクル分の時間であるのに対し、このコンピュータ・シ
ステムでは、それよりも１サイクル分多い９サイクル分
の時間を要している。このため、このコンピュータ・シ
ステムのパフォーマンスが、従来のコンピュータ・シス
テムのそれよりも低下しているようにみえるが、この考
えは全く当てはまらない。というのは、メイン・メモリ
〔ＭＰＭ〕１３において、シリアル・アクセス・ポート
はランダム・アクセス・ポートと非同期に動作させるこ
とができ、さらに、一般に、シリアル・アクセス・ポー
トを使用したデータ転送は、ランダム・アクセス・ポー
ト１６を使用した場合よりも、はるかに高速に行えるた
めである。このため、本実施例での、メイン・メモリ
〔ＭＰＭ〕１３のシリアル・アクセス・ポートでの１サ
イクルは、前述した従来のコンピュータ・システムにお
けるメイン・メモリ３の１サイクルよりも短くなる。し
たがって、上記本実施例における、９サイクルを要する
データ転送は、上述した図７（ａ）に示す従来のコンピ
ュータ・システムにおける、ランダム・アクセス・ポー
ト１６を使用した場合の８サイクルのデータ転送より
も、実際には短時間で行うことが可能であり、第１実施
例のコンピュータ・システムにおけるＣＰＵ１１のパフ
ォーマンスは、従来のコンピュータ・システムのＣＰＵ
１よりも、実質的に向上する。

【００３１】次に、図２（ｂ）に示すように、前述した
図７（ｂ）に示す場合と同様な動作を本実施例で行う場
合を考えてみる。この場合、ＣＰＵ１１が、まず、１サ
イクル分のアクセスをバス１６を介してメイン・メモリ
〔ＭＰＭ〕１３のランダム・アクセス・ポート１６に対
して行い、メイン・メモリ〔ＭＰＭ〕１３からキャッシ
ュ・システム１２への一群のデータやインストラクショ
ンの転送をシリアル・アクセス・ポートを介して３サイ
クル分まで行っている最中に、ＤＭＡコントローラ１４
からメイン・メモリ〔ＭＰＭ〕１３に対し、バス１６を
介して４サイクル分のデータ転送が要求され、さらに、
このＤＭＡコントローラ１４が該データ転送を行ってい
る最中に、リフレッシュ・コントローラ１５からメイン
・メモリ〔ＭＰＭ〕１３に対し、バス１６を介して１サ
イクル分のリフレッシュ用のアクセス要求がなされる場
合（「＊ＤＭＡＲＥＱ」および「＊ＲＥＦＲＥＱ」のレ
ベル変化を参照）を考える。この場合、各アクセス要因
のうち、ＤＭＡコントローラ１４およびリフレッシュ・
コントローラ１５によるメイン・メモリ〔ＭＰＭ〕１３
へのアクセスの優先順位は、バス・アービトレーション
回路（図示せず）により、 ＊ＣＰＵＲＥＱ＜＊ＤＭＡＲＥＱ＜＊ＲＥＦＲＥＱ と設定されていることから、これら２つのバスマスタ１
４、１５によるメイン・メモリ〔ＭＰＭ〕１３のアクセ
スは、ＤＭＡコントローラ１４による４サイクル分の時
間と、リフレッシュ・コントローラ１５による１サイク
ル分の時間とを加えた、５サイクル分の時間で完了する
（「ＢＵＳ」の内容を参照）。

【００３２】この場合、以上の５サイクル分の時間に相
当するメイン・メモリ〔ＭＰＭ〕１３のアクセスは、従
来どおりランダム・アクセス・ポートを通じて行われ、
この間、メイン・メモリ〔ＭＰＭ〕１３からキャッシュ
・システム１２への８サイクル分の一群のデータやイン
ストラクションの転送は、メイン・メモリ〔ＭＰＭ〕１
３のシリアル・アクセス・ポートを介しながら、メイン
・メモリ〔ＭＰＭ〕１３のランダム・アクセス・ポート
とは全く無関与に行われるため、ＣＰＵ１１のアクセス
は、先の場合と全く同じように９サイクル分の時間で完
了する（「ＢＵＳ」の内容および「ＳＯＵＴ」の状態を
参照）。したがって、この場合におけるＣＰＵ１１のパ
フォーマンスも、 ９サイクル／９サイクル×１００＝１００（％） となる。このように、ＣＰＵ１１がメイン・メモリ〔Ｍ
ＰＭ〕１３からキャッシュシステム１２へのデータ転送
を制御している最中に、他のより優先順位の高いバス・
マスクから、バス１６を介して該メイン・メモリ〔ＭＰ
Ｍ〕１３のランダム・アクセス、ポートに対してアクセ
スが発生しても、ＣＰＵ１１のみがメイン・メモリ〔Ｍ
ＰＭ〕１３を独占的に使用しているときと全く同一のパ
フォーマンスが維持される。

【００３３】なお、このコンピュータ・システムにおい
ては、ＣＰＵ１１が、ＩＰＬ（イニシャル・プログラム
・ローディング）やＩ／Ｏアクセス、例外処理などを行
う場合には、キャッシュ・システム１２ではなく、メイ
ン・メモリ〔ＭＰＭ〕１３をランダムにアクセスするた
め、一時的に、所要のパフォーマンスが維持されなくな
る。しかし、ＩＰＬは、電源投入時に行われるのみであ
り、システム動作中においてＩ／Ｏアクセスや例外処理
が発生する頻度は極めて低く、これらは、このコンピュ
ータ・システムの全体的なパフォーマンスにほとんど関
与しないので余り問題とならない。

【００３４】次に、図３は、本発明の第２の実施例のコ
ンピュータ・システムのハードウェア構成を示すブロッ
ク図である。同図に示すように、この第２の実施例に係
るコンピュータ・システムは、先の第１の実施例と同様
に、ＣＰＵ２１、キャッシュ・システム２２、メイン・
メモリ２３、ＤＭＡコントローラ２４、およびリフレッ
シュ・コントローラ２５から構成されており、該メイン
・メモリ２３には、通常のランダム・アクセス・ポート
の他に、１つのシリアル・アクセス・ポートを備えてい
るマルチポート・メモリが使用されている（以下、第１
の実施例と同様にして、これを「メイン・メモリ〔ＭＰ
Ｍ〕２３」と表記する）。

【００３５】そして、上記各ブロック２１〜２５は、メ
イン・メモリ〔ＭＰＭ〕２３のランダム・アクセス・ポ
ートとバス２６を介して相互に接続されている。すなわ
ち、この第２の実施例では、キャッシュ・システム２２
は、バス２６を介してメイン・メモリ〔ＭＰＭ〕２３の
ランダム・アクセス・ポートと接続されている。一方、
メイン・メモリ〔ＭＰＭ〕２３のシリアル・アクセス・
ポートとＤＭＡコントローラ２４は、シリアルデータ入
出力線２７によって接続されている。すなわち、このコ
ンピュータ・システムでは、以上のバス接続の形態によ
り、ＣＰＵ２１、リフレッシュ・コントローラ２５の２
つのバスマスタによるメイン・メモリ〔ＭＰＭ〕２３の
アクセスは、従来どおり、バス２６を介してそのランダ
ム・アクセス・ポートを介して行われるようになってい
る。これに対し、ＤＭＡコントローラ２４は、メイン・
メモリ〔ＭＰＭ〕２３と不図示の外部記憶装置との間の
データ転送を、上記シリアルデータ入出力線２７を介し
て行うようになっている。

【００３６】続いて、以上のように構成された第２の実
施例に係るコンピュータ・システムの動作およびＣＰＵ
２１のパフォーマンスについて説明する。図４（ａ）お
よび（ｂ）は、図３に示した第２の実施例のコンピュー
タ・システムにおけるメイン・メモリ２３のアクセス形
態の２つの例を示す図である。そして、図４（ａ）が図
２（ａ）に、図４（ｂ）が図２（ｂ）に対応したアクセ
ス形態となっている。なお、図中において、「＊ＣＰＵ
ＲＥＱ」は、ＣＰＵ２１からメイン・メモリ〔ＭＰＭ〕
２３に対するアクセス要求を、「＊ＤＭＡＲＥＱ」は、
ＤＭＡコントローラ２４からメイン・メモリ〔ＭＰＭ〕
２３に対するアクセス要求を、「＊ＲＥＦＲＥＱ」は、
リフレッシュ・コントローラ２５からメイン・メモリ
〔ＭＰＭ〕２３に対するアクセスの要求を、「ＢＵＳ」
は、メイン・メモリ〔ＭＰＭ〕２３のランダム・アクセ
ス・ポートを使用するバス・マスタの種別を、「ＳＯＵ
Ｔ」は、メイン・メモリ〔ＭＰＭ〕２３のシリアル・ア
クセス・ポート２７の使用状態を、それぞれ表してい
る。

【００３７】図４（ａ）に示すように、ＣＰＵ２１は、
メイン・メモリ〔ＭＰＭ〕２３からキャッシュ・システ
ム２２への８サイクル分の一群のデータやインストラク
ションの転送に際し、メイン・メモリ〔ＭＰＭ〕２３に
対して、ランダム・アクセス・ポートを通じて８サイク
ル分のアクセスを行う（「＊ＣＰＵＲＥＱ」のレベル変
化を参照）。そして、このとき、他のバス・マスタから
のメイン・メモリ〔ＭＰＭ〕２３に対するアクセスが一
切発生しなければ、その全体のアクセスは、８サイクル
分の時間で完了する（「ＢＵＳ」の内容を参照）。そこ
で、この場合におけるＣＰＵ２１のパフォーマンスを、 ８サイクル／８サイクル×１００＝１００（％） と定義する。

【００３８】次に、ＣＰＵ２１が上記図４（ａ）の場合
と同様にメイン・メモリ〔ＭＰＭ〕２３に対して８サイ
クルアクセスを行っている途中で、ＤＭＡコントローラ
２４が、メイン・メモリ〔ＭＰＭ〕２３と外部記憶装置
との間で４サイクル分のデータ転送を行う場合を考え
る。また、このＤＭＡコントローラ２４が上記のアクセ
スを行っている最中に、リフレッシュ・コントローラ２
５からメイン・メモリ〔ＭＰＭ〕２３に対して１サイク
ル分のアクセスが要求されるものとする。

【００３９】この場合、同図（ｂ）に示すように、ＤＭ
Ａコントローラ２４は、上記４サイクル分のデータ転送
を介しする際、まず、メイン・メモリ〔ＭＰＭ〕２３に
そのシリアル・アクセス・ポートを使用するデータ転送
を要求するために、そのランダム・アクセス・ポートを
１サイクル分アクセスする（「＊ＤＭＡＲＥＱ」のレベ
ル変化および「ＢＵＳ」の内容を参照）。そして、ＤＭ
Ａコントローラ２４は、これ以降は、メイン・メモリ
〔ＭＰＭ〕２３と外部記憶装置との間の４サイクル分の
データ転送を、該メイン・メモリ〔ＭＰＭ〕２３のラン
ダム・アクセス・ポートではなくそのシリアル・アクセ
ス・ポートを通じて行わせる（「ＳＯＵＴ」の状態を参
照）。そして、このデータ転送の最中に、リフレッシュ
・コントローラ２５がバス・アービトレーション回路に
対してバス３６の使用権を求めるものとする。

【００４０】このような場合、各バス・マスタのメイン
・メモリ〔ＭＰＭ〕２３に対するアクセス優先順位は、
バス・アービトレーション回路により、 ＊ＣＰＵＲＥＱ＜＊ＤＭＡＲＥＱ＜＊ＲＥＦＲＥＱ と設定されていることから、ＤＭＡコントローラ２４か
らバス・アービトレーション回路に対してバス３６の使
用要求がなされた時点で、ＣＰＵ２１のアクセスが直ち
に禁止され、ＤＭＡコントローラ２４によりメイン・メ
モリ〔ＭＰＭ〕２３のランダム・アクセス・ポートがア
クセスされ、そのシリアル・アクセス・ポートを介した
データ転送が開始される。続いて、リフレッシュ・コン
トローラ２５から該バス・アービトレーション回路に対
してバス３６の使用要求がなされると、直ちに該使用要
求が許可され、該リフレッシュ・コントローラ２５によ
りメイン・メモリ〔ＭＰＭ〕２３のランダム・アクセス
・ポートが１サイクル分、アクセスされる。

【００４１】本例においては、このアクセス時点で、Ｃ
ＰＵ２１のメイン・メモリ〔ＭＰＭ〕２３に対するアク
セスが終了し、また、ＤＭＡコントローラ２４が既に該
メイン・メモリ〔ＭＰＭ〕のシリアル・アクセス・ポー
トを介したデータ転送を開始している。このため、ＣＰ
Ｕ２１がメイン・メモリ〔ＭＰＭ〕２３に対する全ての
アクセスを完了するまでには、メイン・メモリ〔ＭＰ
Ｍ〕２３のランダム・アクセス・ポートに対しては、Ｄ
ＭＡコントローラ２４による上記外部記憶装置間でのデ
ータ転送のための１サイクル分のアクセスと、リフレッ
シュ・コントローラ２５によるメイン・メモリ〔ＭＰ
Ｍ〕２３のリフレッシュのための１サイクル分のアクセ
スとが割り込むことになり、ＣＰＵ２１はメイン・メモ
リ〔ＭＰＭ〕２３からキャッシュ・システム２２への上
記データ転送を行わせるために、全体として１０サイク
ル分の時間を要することになる（「ＢＵＳ」の内容を参
照）。したがって、この場合におけるＣＰＵ２１のパフ
ォーマンスは、 ８サイクル／１０サイクル×１００＝８０（％） となり、前記図４（ａ）に示すように、ＣＰＵ２１のみ
がメイン・メモリ〔ＭＰＭ〕２３を独占的にアクセスす
る場合と比較して、２０％パフォーマンスが低下する。
しかし、この場合におけるパフォーマンスの低下率は、
前述した従来のコンピュータ・システムにおける低下率
（約３８％）よりも小さい。

【００４２】なお、この第２実施例のコンピュータ・シ
ステムにおいては、ＣＰＵ２１が、ＩＰＬやＩ／Ｏアク
セス、例外処理などを行うために、キャッシュ・システ
ム２２ではなく、メイン・メモリ〔ＭＰＭ〕２３をラン
ダムにアクセスした場合で、所要のパフォーマンスが一
時的に維持されなくなるといった心配はほとんどない。
というのは、ＤＭＡコントローラ２４は、メイン・メモ
リ〔ＭＰＭ〕２３と外部記憶装置間のデータ転送を、該
メイン・メモリ〔ＭＰＭ〕２３のシリアル・アクセス・
ポートを介してシリアル・アクセスのみで行うことが可
能なためである。したがって、このコンピュータ・シス
テムによれは、ＣＰＵ２１やリフレッシュ・コントロー
ラ２５からのアクセスによって、メイン・メモリ〔ＭＰ
Ｍ〕２３のランダム・アクセス・ポートが占有されて
も、そのシリアル・アクセス・ポートによって外部記憶
装置との間のデータ転送路が定常的に確保されるため、
例えば、上記ＤＭＡコントローラ２４としてＳＣＳＩコ
ントローラ（Small ComputerSystems Interface Contro
ller)を利用するようにした場合、メイン・メモリ〔Ｍ
ＰＭ〕２３と外部記憶装置間でのデータ転送を、高速な
同期転送方式によって行うことができる。

【００４３】図５は、本発明の第３の実施例に係るコン
ピュータ・システムのハードウェア構成を示すブロック
図である。同図に示すように、この第３の実施例に係る
コンピュータ・システムは、第１のＣＰＵ３１ａ、第２
のＣＰＵ３１ｂ、第１のキャッシュ・システム３２ａ、
第２のキャッシュ・システム３２ｂ、メイン・メモリ
〔ＭＰＭ〕３３、第１のＤＭＡコントローラ３４ａ、第
２のＤＭＡコントローラ３４ｂ、およびリフレッシュ・
コントローラ３５から構成されている。メイン・メモリ
３３には、第１および第２の実施例とは異なり、通常の
ランダム・アクセス・ポートの他に、４つのシリアル・
アクセス・ポートを備えているマルチポート・メモリが
使用されている。そして、以上のそれぞれのブロック
は、先の第１および第２の実施例と同様にして、メイン
・メモリ〔ＭＰＭ〕３３のランダム・アクセス・ポート
またはシリアル・アクセス・ポートに接続されている。

【００４４】すなわち、このコンピュータ・システム
は、メイン・メモリ〔ＭＰＭ〕３３が具備する４つの個
々のシリアル・アクセス・ポートに対して、それぞれ第
１および第２のキャッシュ・システム３２ａ、３２ｂ
と、第１および第２のＤＭＡコントローラ３４ａ、３４
ｂが個別のシリアルデータ入出力線３７により接続され
ている。また、該第１及び第２のキャッシュ・システム
３２ａ、３２ｂと、メイン・メモリ〔ＭＰＭ〕３３間で
シリアルデータ転送を行うための該メイン・メモリ〔Ｍ
ＰＭ〕３３に対するアクセス制御は、それぞれ第１およ
び第２のＣＰＵ３１ａ、３１ｂにより、バス３６を介し
て該メイン・メモリ〔ＭＰＭ〕３３のランダム・アクセ
ス・ポートに対して行われる。そして、必ずしも、メイ
ン・メモリ〔ＭＰＭ〕３３に対してランダムなアクセス
を行う必要がないブロック（第１および第２のキャッシ
ュ・システム３２ａ、３２ｂ、第１および第２のＤＭＡ
コントローラ３４ａ、３４ｂ）を、メイン・メモリ〔Ｍ
ＰＭ〕３３の個別のシリアル・アクセス・ポートに接続
しているため第１及び第２のＣＰＵ３１ａ、３１ｂ及び
第１及び第２のＤＭＡコントローラ３４ａ、３４ｂの各
バスマスタが、バス３６の使用権、すなわち、メイン・
メモリ〔ＭＰＭ〕３３の、ランダム・アクセス・ポート
の使用を競合する頻度を著しく低減でき、第１及び第２
のＣＰＵ３１ａ、３１ｂのみならず、システム全体のパ
フォーマンスを著しく向上させることが可能となる。

【００４５】以上、本発明の実施例について詳細に説明
したが、本発明は、各実施例に示したような、リフレッ
シュ・コントローラを必要とするコンピュータ・システ
ムに限定的に適用されるものではなく、当然、メイン・
メモリ〔ＭＰＭ〕としてスタティックＲＡＭを用いたコ
ンピュータ・システム（リフレッシュ・コントローラは
不要）に対しても、同様に適用することが可能である。
また、バスマスタも、上記実施例で示したデバイスのみ
に限定されるものではない。

【００４６】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＣＰＵのメイン・メモリにランダム・アクセス
・ポートの他にシリアル・アクセス・ポートを具備する
マルチポート・メモリを使用し、かつ、該ＣＰＵの制御
により該メイン・メモリとの間のデータ転送をそのシリ
アル・アクセス・ポートを介して行うことが可能なデバ
イスを、そのシリアル・アクセス・ポートに接続するよ
うな構成としたので、ＣＰＵとそれ以外のバスマスタに
よる上記メイン・メモリのランダム・アクセス・ポート
に対する競合が消滅または低減する。そして、この結果
として、ＣＰＵのパフォーマンスが向上すると共に、シ
ステム全体のパフォーマンスも向上する。

【００４７】また、ＤＭＡコントローラがメイン・メモ
リのシリアルポートを介してデータ転送を行えるように
したため、例えば、リフレッシュ・コントローラなどの
メイン・メモリに対するアクセスに妨害されることな
く、該ＤＭＡコントローラがデータ転送を高速な同期転
送により行えるコンピュータ・システムを容易に構築す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るコンピュータ・シ
ステムのハードウェア構成を示すブロック図である。

【図２】図１に示した第１の実施例に係るコンピュータ
・システムにおけるメイン・メモリのアクセスの２つの
形態例を示す図であり、（ａ）は、ＣＰＵのみがメイン
・メモリをアクセスした場合を示す図、（ｂ）は、ＣＰ
Ｕのアクセス中にＤＭＡコントローラとリフレッシュ・
コントローラとが割り込んでメイン・メモリをアクセス
した場合を示す図である。

【図３】本発明の第２の実施例に係るコンピュータ・シ
ステムのハードウェア構成を示すブロック図である。

【図４】図３に示した第２の実施例に係るコンピュータ
・システムにおけるメイン・メモリのアクセスの２つの
形態例を示す図であり、（ａ）は、ＣＰＵのみがメイン
・メモリをアクセスした場合を示す図、（ｂ）は、ＣＰ
Ｕのアクセス中にＤＭＡコントローラとリフレッシュ・
コントローラとが割り込んでメイン・メモリをアクセス
した場合を示す図である。

【図５】本発明の第３の実施例に係るコンピュータ・シ
ステムのハードウェア構成を示すブロック図である。

【図６】従来の一般的なコンピュータ・システムのハー
ドウェア構成を示すブロック図である。

【図７】図６に示した従来のコンピュータ・システムに
おけるメイン・メモリのアクセスの２つの形態例を示す
図であり、（ａ）は、ＣＰＵのみがメイン・メモリをア
クセスした場合を示す図、（ｂ）は、ＣＰＵのアクセス
中にＤＭＡコントローラとリフレッシュ・コントローラ
とが割り込んでメイン・メモリをアクセスした場合を示
す図である。

【符号の説明】

１１，２１，３１ａ，３１ｂ ＣＰＵ １２，２２，３２ａ，３２ｂ キャッシュ・システム １３，２３，３３ メイン・メモリ〔ＭＰＭ〕（マル
チポート・メモリ） １４，２４，３４ａ，３４ｂ ＤＭＡコントローラ １５，２５，３５ リフレッシュ・コントローラ １６，２６，３６ バス １７，２７，３７ データ入出力線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、該ＣＰＵのメイン・メモリ
   と、該メイン・メモリをアクセスする前記ＣＰＵ以外の
   他のバスマスタを有するコンピュータ・システムにおい
   て、 ランダム・アクセス・ポートと少なくとも１つのシリア
   ル・アクセス・ポートを備えたマルチポート・メモリか
   ら成るメイン・メモリと、 該メイン・メモリのシリアル・アクセス・ポートに接続
   されたデバイスを有し前記ＣＰＵは、前記ランダム・ア
   クセス・ポートを介して前記メイン・メモリをアクセス
   し、前記メイン・メモリから前記デバイスへのデータ転
   送が、前記シリアル・アクセス・ポートを介して行われ
   るように制御することを特徴とするコンピュータ・シス
   テム。
2. 【請求項２】 ＣＰＵと、該ＣＰＵのメイン・メモリ
   と、該メイン・メモリをアクセスする前記ＣＰＵ以外の
   他のバスマスタを有するコンピュータ・システムにおい
   て、 ランダム・アクセス・ポートと少なくとも１つのシリア
   ル・アクセス・ポートを備えたマルチポート・メモリか
   ら成るメイン・メモリと、 前記バスマスタとして、前記メイン・メモリのランダム
   ・アクセス・ポートとシリアル・アクセス・ポートと共
   に接続されたＤＭＡコントローラを有し、 前記ＤＭＡコントローラは、前記メイン・メモリに対す
   るアクセス制御は、前記ランダム・アクセス・ポートを
   介して行い、前記メイン・メモリとの間のデータ転送
   は、前記メイン・メモリのシリアル・アクセス・ポート
   を介して行うことを特徴とするコンピュータ・システ
   ム。