JPH08115357A - ネットリストのハードウェア言語への変換方法及び装置 - Google Patents
ネットリストのハードウェア言語への変換方法及び装置Info
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- JPH08115357A JPH08115357A JP6253510A JP25351094A JPH08115357A JP H08115357 A JPH08115357 A JP H08115357A JP 6253510 A JP6253510 A JP 6253510A JP 25351094 A JP25351094 A JP 25351094A JP H08115357 A JPH08115357 A JP H08115357A
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Abstract
(57)【要約】
【目的】状態遷移回路に基づく接続情報がリストされた
ネットリストのハードウェア記述言語への変換方法を提
供する。 【構成】フリップフロップで構成されるレジスタ部分と
レジスタ部分を制御する組み合わせ回路部分を有する状
態遷移回路に基づく接続情報がリストされたネットリス
トからフリップフロップ部分と組み合わせ回路部分を切
り出し、フリップフロップ部分の負論理出力を該組み合
わせ回路部分から取り除いて組み合わせ回路を真理値表
に変換し、真理値表の現状態コード、次状態コードの無
視論理を展開し、現状態コード、次状態コードを仮りの
状態名に置き換え、現状態名毎に該真理値表をまとめ、
次いで、状態名を含んだ真理値表からハードウェア記述
言語を生成する。
ネットリストのハードウェア記述言語への変換方法を提
供する。 【構成】フリップフロップで構成されるレジスタ部分と
レジスタ部分を制御する組み合わせ回路部分を有する状
態遷移回路に基づく接続情報がリストされたネットリス
トからフリップフロップ部分と組み合わせ回路部分を切
り出し、フリップフロップ部分の負論理出力を該組み合
わせ回路部分から取り除いて組み合わせ回路を真理値表
に変換し、真理値表の現状態コード、次状態コードの無
視論理を展開し、現状態コード、次状態コードを仮りの
状態名に置き換え、現状態名毎に該真理値表をまとめ、
次いで、状態名を含んだ真理値表からハードウェア記述
言語を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、ネットリストのハード
ウェア記述言語への変換方法及び装置に関し、特に、フ
リップフロップで構成されるレジスタ部分と該レジスタ
部分を制御する組み合わせ回路部分を有する状態遷移回
路に基づく接続情報がリストされたネットリストのハー
ドウェア記述言語への変換方法及び装置に関する。
ウェア記述言語への変換方法及び装置に関し、特に、フ
リップフロップで構成されるレジスタ部分と該レジスタ
部分を制御する組み合わせ回路部分を有する状態遷移回
路に基づく接続情報がリストされたネットリストのハー
ドウェア記述言語への変換方法及び装置に関する。
【０００２】
【従来の技術】従来回路設計を行うに際し回路図を直接
手で書いたり、或いはＣＡＤ（Computer Aided Design)
システムを用いずに、電気的特性に依存しない機能マク
ロを用いた機能図を使って回路設計を行う場合がある。
手で書いたり、或いはＣＡＤ（Computer Aided Design)
システムを用いずに、電気的特性に依存しない機能マク
ロを用いた機能図を使って回路設計を行う場合がある。
【０００３】即ち、設計者は、この機能図を基にして回
路の機能検証を行う機能シュミレーションや実際のセル
にマッピングを行う回路合成を行って、目的とする回路
を設計していた。
路の機能検証を行う機能シュミレーションや実際のセル
にマッピングを行う回路合成を行って、目的とする回路
を設計していた。
【０００４】しかし、機能図のみでは、目的とする回路
の機能を十分に表現出来ない。このために回路の動作を
ソフトウェアのプログラミング言語のように柔軟に記述
できるようにし、回路設計用のプログラミング言語で回
路を設計することが、現在の回路設計の主流になりつつ
ある。
の機能を十分に表現出来ない。このために回路の動作を
ソフトウェアのプログラミング言語のように柔軟に記述
できるようにし、回路設計用のプログラミング言語で回
路を設計することが、現在の回路設計の主流になりつつ
ある。
【０００５】一方、この回路設計用のプログラミング言
語は、ハードウェア記述言語（ＨＤＬ）と呼ばれ、世界
的に広く使用されているハードウェア記述言語（ＨＤ
Ｌ）として、ＶＨＤＬあるいは、Verilog-ＨＤＬと呼ば
れるものがある。
語は、ハードウェア記述言語（ＨＤＬ）と呼ばれ、世界
的に広く使用されているハードウェア記述言語（ＨＤ
Ｌ）として、ＶＨＤＬあるいは、Verilog-ＨＤＬと呼ば
れるものがある。
【０００６】市販されているシュミレータや回路合成シ
ステムもこれらのハードウェア記述言語（ＨＤＬ）を入
力とするものが多く有る。したがって、市販のＣＡＤシ
ステムを使用する時やさまざまなＣＡＤシステムとイン
タフェースをとる場合には、ハードウェア記述言語（Ｈ
ＤＬ）を経由して設計データをＣＡＤシステムに入力す
る必要が生じる。
ステムもこれらのハードウェア記述言語（ＨＤＬ）を入
力とするものが多く有る。したがって、市販のＣＡＤシ
ステムを使用する時やさまざまなＣＡＤシステムとイン
タフェースをとる場合には、ハードウェア記述言語（Ｈ
ＤＬ）を経由して設計データをＣＡＤシステムに入力す
る必要が生じる。
【０００７】しかし、かかるハードウェア記述言語（Ｈ
ＤＬ）ではない、接続情報のリストであるネットリスト
を資産として保有する場合は、これまでは、市販のＣＡ
Ｄシステムを使用しようとする場合、そのままでは使用
出来ないことになる。
ＤＬ）ではない、接続情報のリストであるネットリスト
を資産として保有する場合は、これまでは、市販のＣＡ
Ｄシステムを使用しようとする場合、そのままでは使用
出来ないことになる。
【０００８】したがって、ネットリストをハードウェア
記述言語（ＨＤＬ）に変換する必要がある。この変換に
際し、セルで記述されたランダムロジックは、対応する
論理をそのままハードウェア記述言語（ＨＤＬ）の論理
式に変換すればよい。
記述言語（ＨＤＬ）に変換する必要がある。この変換に
際し、セルで記述されたランダムロジックは、対応する
論理をそのままハードウェア記述言語（ＨＤＬ）の論理
式に変換すればよい。
【０００９】しかし、フリップフロップ（ＦＦ）で構成
された制御部分とランダムロジックで構成された組み合
わせ回路部分を持つような状態遷移回路については、ハ
ードウェア記述言語（ＨＤＬ）に変換する場合、割りつ
けられた状態コードを見つけ出す技術が必要であった。
された制御部分とランダムロジックで構成された組み合
わせ回路部分を持つような状態遷移回路については、ハ
ードウェア記述言語（ＨＤＬ）に変換する場合、割りつ
けられた状態コードを見つけ出す技術が必要であった。
【００１０】そして、この割りつけられた状態コードを
見つけ出す技術として、これまで適当な方法がなく、し
たがって、保有するネットリスト資産を市販のＣＡＤシ
ステムにおいて使用することが出来ないと言う問題が存
在した。
見つけ出す技術として、これまで適当な方法がなく、し
たがって、保有するネットリスト資産を市販のＣＡＤシ
ステムにおいて使用することが出来ないと言う問題が存
在した。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
目的は、保有するネットリスト資産をハードウェア記述
言語（ＨＤＬ）に変換するハードウェア記述言語への変
換方法及び装置を提供することにある。
目的は、保有するネットリスト資産をハードウェア記述
言語（ＨＤＬ）に変換するハードウェア記述言語への変
換方法及び装置を提供することにある。
【００１２】更に、本発明の目的は、特にフリップフロ
ップ（ＦＦ）で構成された制御部分とランダムロジック
で構成された組み合わせ回路部分を持つような状態遷移
回路についてのネットリスト資産をハードウェア記述言
語（ＨＤＬ）に変換するハードウェア記述言語への変換
方法及び装置を提供することにある。
ップ（ＦＦ）で構成された制御部分とランダムロジック
で構成された組み合わせ回路部分を持つような状態遷移
回路についてのネットリスト資産をハードウェア記述言
語（ＨＤＬ）に変換するハードウェア記述言語への変換
方法及び装置を提供することにある。
【００１３】また、本発明の目的は、ハードウェア記述
言語に依存しないで、保有するネットリスト資産をハー
ドウェア記述言語（ＨＤＬ）に変換するハードウェア記
述言語への変換方法及び装置を提供することにある。
言語に依存しないで、保有するネットリスト資産をハー
ドウェア記述言語（ＨＤＬ）に変換するハードウェア記
述言語への変換方法及び装置を提供することにある。
【００１４】
【課題を解決するための手段及び作用】本発明にしたが
うネットリストのハードウェア記述言語への変換方法
は、先ずフリップフロップで構成されるレジスタ部分と
このレジスタ部分を制御する組み合わせ回路部分を有す
る状態遷移回路に基づく接続情報がリストされたネット
リストからフリップフロップ部分と組み合わせ回路部分
を切り出す。
うネットリストのハードウェア記述言語への変換方法
は、先ずフリップフロップで構成されるレジスタ部分と
このレジスタ部分を制御する組み合わせ回路部分を有す
る状態遷移回路に基づく接続情報がリストされたネット
リストからフリップフロップ部分と組み合わせ回路部分
を切り出す。
【００１５】次いで、フリップフロップ部分の負論理出
力を組み合わせ回路部分から取り除いて、組み合わせ回
路を真理値表に変換し、この真理値表の現状態コード、
次状態コードのdon't care（無視論理) を展開し、現状
態コード、次状態コードを仮りの状態名に置き換え、現
状態名毎に真理値表をまとる。
力を組み合わせ回路部分から取り除いて、組み合わせ回
路を真理値表に変換し、この真理値表の現状態コード、
次状態コードのdon't care（無視論理) を展開し、現状
態コード、次状態コードを仮りの状態名に置き換え、現
状態名毎に真理値表をまとる。
【００１６】次いで、状態名を含んだ真理値表からハー
ドウェア記述言語を生成するようにする。
ドウェア記述言語を生成するようにする。
【００１７】更に、本発明にしたがうネットリストのハ
ードウェア記述言語への変換装置は、フリップフロップ
で構成されるレジスタ部分とこのレジスタ部分を制御す
る組み合わせ回路部分を有する状態遷移回路に基づく接
続情報がリストされたネットリストを記憶する第一のメ
モリと、状態名変換テーブルを記憶する第二のメモリ
と、特定のハードウェア記述言語への変換情報を記憶す
る第三のメモリと、演算処理装置を有する。
ードウェア記述言語への変換装置は、フリップフロップ
で構成されるレジスタ部分とこのレジスタ部分を制御す
る組み合わせ回路部分を有する状態遷移回路に基づく接
続情報がリストされたネットリストを記憶する第一のメ
モリと、状態名変換テーブルを記憶する第二のメモリ
と、特定のハードウェア記述言語への変換情報を記憶す
る第三のメモリと、演算処理装置を有する。
【００１８】そして、演算処理装置は、第一のメモリか
らのネットリストからフリップフロップ部分と組み合わ
せ回路部分を切り出する切り出す。フリップフロップ部
分の負論理出力を組み合わせ回路部分から取り除いて、
組み合わせ回路を真理値表に変換する。
らのネットリストからフリップフロップ部分と組み合わ
せ回路部分を切り出する切り出す。フリップフロップ部
分の負論理出力を組み合わせ回路部分から取り除いて、
組み合わせ回路を真理値表に変換する。
【００１９】そして、真理値表の現状態コード、次状態
コードのdon't care（無視論理) を展開し、現状態コー
ド、次状態コードを該第二のメモリからの状態名変換テ
ーブルに基づき、仮りの状態名に置き換え、現状態名毎
に該真理値表をまとめる。
コードのdon't care（無視論理) を展開し、現状態コー
ド、次状態コードを該第二のメモリからの状態名変換テ
ーブルに基づき、仮りの状態名に置き換え、現状態名毎
に該真理値表をまとめる。
【００２０】次いで、状態名を含んだ真理値表から第三
のメモリからの特定のハードウェア記述言語への変換情
報に基づき、ハードウェア記述言語を生成するように構
成される。
のメモリからの特定のハードウェア記述言語への変換情
報に基づき、ハードウェア記述言語を生成するように構
成される。
【００２１】
【実施例】図１は、本発明にしたがうネットリストのハ
ードウェア記述言語への変換装置の実施例ブロック図で
ある。更に図２は、図１に対応する実施例処理フローで
ある。
ードウェア記述言語への変換装置の実施例ブロック図で
ある。更に図２は、図１に対応する実施例処理フローで
ある。
【００２２】図１において、１は、状態遷移回路の接続
情報を記述するネットリストを記憶するメモリ装置であ
る。１３は、本発明にしたがうネットリストのハードウ
ェア記述言語への変換方法を実行制御する装置であり、
演算処理装置によって構成される。
情報を記述するネットリストを記憶するメモリ装置であ
る。１３は、本発明にしたがうネットリストのハードウ
ェア記述言語への変換方法を実行制御する装置であり、
演算処理装置によって構成される。
【００２３】この変換方法を実行制御する装置１３内に
は、各実行制御の過程の機能を回路部分として示し以
下、回路として説明するが、ハード回路部分として実現
することも、或いは対応する回路機能をソフトウェア処
理により実行することも可能である。
は、各実行制御の過程の機能を回路部分として示し以
下、回路として説明するが、ハード回路部分として実現
することも、或いは対応する回路機能をソフトウェア処
理により実行することも可能である。
【００２４】５は、後に説明するネットリストのハード
ウェア記述言語への変換方法の実行の際に真理値表に状
態名を設定する際の状態名を記述する状態名変換テーブ
ルを記憶するメモリである。
ウェア記述言語への変換方法の実行の際に真理値表に状
態名を設定する際の状態名を記述する状態名変換テーブ
ルを記憶するメモリである。
【００２５】９は、複数のＨＤＬ変換情報であり、例え
ば既述したＶＨＤＬ、Verilog-ＨＤＬ等のハードウェア
記述言語（ＨＤＬ）の変換情報を記憶するメモリであ
る。この内、オペレータの操作により変換ＨＤＬ信号９
１を入力して、変換を行うべき対応するハードウェア記
述言語（ＨＤＬ）の変換情報が選択される。
ば既述したＶＨＤＬ、Verilog-ＨＤＬ等のハードウェア
記述言語（ＨＤＬ）の変換情報を記憶するメモリであ
る。この内、オペレータの操作により変換ＨＤＬ信号９
１を入力して、変換を行うべき対応するハードウェア記
述言語（ＨＤＬ）の変換情報が選択される。
【００２６】１２は、変換されたハードウェア記述言語
（ＨＤＬ）を記憶するメモリ装置である。
（ＨＤＬ）を記憶するメモリ装置である。
【００２７】次に変換方法を実行制御する装置１３にお
ける変換の実際を以下に説明する。
ける変換の実際を以下に説明する。
【００２８】図２の動作フローにおいて、変換処理がス
タートすると先ず図１の切り出し回路２において、記憶
装置１のネットリストから状態遷移回路のフリップフロ
ップ部分と組み合わせ回路の切り出しを行う（ステップ
Ｓ１）。
タートすると先ず図１の切り出し回路２において、記憶
装置１のネットリストから状態遷移回路のフリップフロ
ップ部分と組み合わせ回路の切り出しを行う（ステップ
Ｓ１）。
【００２９】即ち、レジスタ（フリップフロップＦＦ０
〜ＦＦｎ部分）とそれを制御する組み合わせ回路部分３
０により構成される状態遷移回路が図３に示すように一
般的に示される。このような状態遷移回路がメモリ装置
１に記憶されるネットリストから切り出される。
〜ＦＦｎ部分）とそれを制御する組み合わせ回路部分３
０により構成される状態遷移回路が図３に示すように一
般的に示される。このような状態遷移回路がメモリ装置
１に記憶されるネットリストから切り出される。
【００３０】この時、非同期リセット信号の有無を判断
する（ステップＳ２）。非同期リセット信号がある場合
は、非同期のリセット条件式を求める（ステップＳ
３）。この非同期リセット信号の有無の判断及び非同期
のリセット条件式を求める処理も切り出し回路２におい
て行われる。
する（ステップＳ２）。非同期リセット信号がある場合
は、非同期のリセット条件式を求める（ステップＳ
３）。この非同期リセット信号の有無の判断及び非同期
のリセット条件式を求める処理も切り出し回路２におい
て行われる。
【００３１】次に切り出された状態遷移回路の内、フリ
ップフロップ（ＦＦ）部分で負論理の出力ＱNnが着目し
ている組み合わせ部分３０に接続している場合、出力負
論理変換回路３によりＦＦの負論理出力を組み合わせ回
路から取り除く処理を行う（ステップＳ４）。
ップフロップ（ＦＦ）部分で負論理の出力ＱNnが着目し
ている組み合わせ部分３０に接続している場合、出力負
論理変換回路３によりＦＦの負論理出力を組み合わせ回
路から取り除く処理を行う（ステップＳ４）。
【００３２】即ち、図４に示されるように、ＦＦ部分で
負論理の出力ＱNnが着目している組み合わせ部分３０に
接続している場合〔図４（１）〕、Ｑn にインバータ４
０を挿入し、出力ＱNnを使用しないように変更する〔図
４（２）〕。
負論理の出力ＱNnが着目している組み合わせ部分３０に
接続している場合〔図４（１）〕、Ｑn にインバータ４
０を挿入し、出力ＱNnを使用しないように変更する〔図
４（２）〕。
【００３３】この段階で、図５に示すように、ＦＦ部分
で負論理の出力ＱNnを使用しないレジスタ部分（ＦＦ０
〜ＦＦｎ）と組み合わせ回路３０の状態遷移回路ブロッ
ク図を得る。
で負論理の出力ＱNnを使用しないレジスタ部分（ＦＦ０
〜ＦＦｎ）と組み合わせ回路３０の状態遷移回路ブロッ
ク図を得る。
【００３４】次いで、真理値表変換回路４において、組
み合わせ回路３０を真理値表に変換する（ステップＳ
５）。この時、真理値表変換回路４には、先に求めた非
同期のリセット条件式（非同期リセット生成信号）が入
力される。
み合わせ回路３０を真理値表に変換する（ステップＳ
５）。この時、真理値表変換回路４には、先に求めた非
同期のリセット条件式（非同期リセット生成信号）が入
力される。
【００３５】真理値表変換回路４により変換された結果
は、図６に示す如くである。図６において、Ａ０で示さ
れる入力データ及び対応する現状態コードは、１または
０のいずれも取りうるdon't care（無視論理）部分であ
る。
は、図６に示す如くである。図６において、Ａ０で示さ
れる入力データ及び対応する現状態コードは、１または
０のいずれも取りうるdon't care（無視論理）部分であ
る。
【００３６】これを現状態コード、次状態コードのdon'
t care（無視論理）を展開する（ステップＳ６）。この
展開された状態が図７に示される。図６のＡ０の部分が
図７でＡ１、Ａ２に展開されている。
t care（無視論理）を展開する（ステップＳ６）。この
展開された状態が図７に示される。図６のＡ０の部分が
図７でＡ１、Ａ２に展開されている。
【００３７】次いで、図７に展開された真理値表に対
し、状態コードに仮の状態名を割り当てる（ステップＳ
７）。この仮の状態名の割り当ては、任意に設定出来る
が、仮の状態名として、メモリ５に記憶されている状態
名変換テーブル５に登録されているものが使用される。
し、状態コードに仮の状態名を割り当てる（ステップＳ
７）。この仮の状態名の割り当ては、任意に設定出来る
が、仮の状態名として、メモリ５に記憶されている状態
名変換テーブル５に登録されているものが使用される。
【００３８】即ち、図１の状態名設定回路６において、
メモリ５に記憶されている状態名変換テーブルの状態名
を用いて任意に割り当てが行われる。この結果例えば、
図８のように入力データ、出力データに対して仮の状態
名ＳＴ０〜ＳＴ３等が設定される。
メモリ５に記憶されている状態名変換テーブルの状態名
を用いて任意に割り当てが行われる。この結果例えば、
図８のように入力データ、出力データに対して仮の状態
名ＳＴ０〜ＳＴ３等が設定される。
【００３９】仮の状態名ＳＴ０〜ＳＴ３等が設定された
真理値表に対し、並べ変え回路７により、更に現状態名
でソートし、現状態名毎にまとめが行われる（ステップ
Ｓ８）。このようにしてまとめられた真理値表は、図９
に示される如くになる。
真理値表に対し、並べ変え回路７により、更に現状態名
でソートし、現状態名毎にまとめが行われる（ステップ
Ｓ８）。このようにしてまとめられた真理値表は、図９
に示される如くになる。
【００４０】したがって、この図９に対応する状態遷移
図が図１０に示される。例えば、図１０において、状態
ＳＴ０の時、入力データが１．．．１１であれば、次の
状態は、状態ＳＴ1 となり、入力データが０．．．１−
であれば、次の状態は、状態ＳＴ２となるように遷移す
ることが理解出来る。
図が図１０に示される。例えば、図１０において、状態
ＳＴ０の時、入力データが１．．．１１であれば、次の
状態は、状態ＳＴ1 となり、入力データが０．．．１−
であれば、次の状態は、状態ＳＴ２となるように遷移す
ることが理解出来る。
【００４１】このような状態遷移図に対応して、真理値
表変換回路４からの真理値出力と、並べ変え回路７から
の出力に基づき、論理式に変換する。
表変換回路４からの真理値出力と、並べ変え回路７から
の出力に基づき、論理式に変換する。
【００４２】次いで、ＨＤＬ変換回路１１において、切
り出し回路２からの非同期リセット生成信号が入力され
ているか否かを判断し（ステップＳ９）、非同期リセッ
ト生成信号が入力されている場合は、セレクタ１０から
出力される、変換ＨＤＬ選択信号９１に対応するハード
ウェア変換情報に基づき非同期のリセット条件式から上
記変換された論理式をハードウェア記述言語変換し、生
成する（ステップＳ１０）。
り出し回路２からの非同期リセット生成信号が入力され
ているか否かを判断し（ステップＳ９）、非同期リセッ
ト生成信号が入力されている場合は、セレクタ１０から
出力される、変換ＨＤＬ選択信号９１に対応するハード
ウェア変換情報に基づき非同期のリセット条件式から上
記変換された論理式をハードウェア記述言語変換し、生
成する（ステップＳ１０）。
【００４３】更に、状態名を含んだ真理値表（図９）か
らハードウェア記述言語を生成して（ステップＳ１１）
処理を終了する。この生成されたハードウェア記述言語
は、後のＣＡＤシステムの運用のためにメモリ１２に記
憶蓄積される。
らハードウェア記述言語を生成して（ステップＳ１１）
処理を終了する。この生成されたハードウェア記述言語
は、後のＣＡＤシステムの運用のためにメモリ１２に記
憶蓄積される。
【００４４】図１１は、上記のハードウェア記述言語
（本例ではＶＨＤＬ）への変換の対象とした状態遷移回
路の一例を示す図である。
（本例ではＶＨＤＬ）への変換の対象とした状態遷移回
路の一例を示す図である。
【００４５】図１１の状態遷移回路は、フリップフロッ
プ１１０、１１１を含み、更にこれらを制御する組み合
わせ回路としてアンドゲート１１２〜１１６、オアゲー
ト１１７、１１８及びインバータ１１９〜１２１を有し
ている。
プ１１０、１１１を含み、更にこれらを制御する組み合
わせ回路としてアンドゲート１１２〜１１６、オアゲー
ト１１７、１１８及びインバータ１１９〜１２１を有し
ている。
【００４６】更に、図１１の状態遷移回路の接続情報の
みをリストしたネットリストが図１２に示される。そし
て、このネットリストを先に図１乃至図１０に基づき説
明した本発明の実施例にしたがい、ハードウェア記述言
語であるＶＨＤＬに変換した結果が図１３及び図１４に
示される。尚、図１４は、図１３の記述に継続する記述
である。
みをリストしたネットリストが図１２に示される。そし
て、このネットリストを先に図１乃至図１０に基づき説
明した本発明の実施例にしたがい、ハードウェア記述言
語であるＶＨＤＬに変換した結果が図１３及び図１４に
示される。尚、図１４は、図１３の記述に継続する記述
である。
【００４７】
【発明の効果】以上実施例にしたがい説明したように本
発明により、既存の回路をハードウェア記述言語に変換
することができ、これにより電気的特性やテクノロジに
依存しない機能シュミレーションあるいは、他のシステ
ムへの移植性を高めることが可能となる。
発明により、既存の回路をハードウェア記述言語に変換
することができ、これにより電気的特性やテクノロジに
依存しない機能シュミレーションあるいは、他のシステ
ムへの移植性を高めることが可能となる。
【００４８】更に、ハードウェア記述言語に変換するこ
とにより、ゲート数を少なくし、また処理スピードを高
める目的にあったセルにマッピングが可能である。ま
た、状態割り付け（状態のコード付け）の変更が可能と
なる。
とにより、ゲート数を少なくし、また処理スピードを高
める目的にあったセルにマッピングが可能である。ま
た、状態割り付け（状態のコード付け）の変更が可能と
なる。
【図１】本発明の実施例構成のブロック図である。
【図２】本発明の実施例の処理フローである。
【図３】ＦＦのＱN 端子を含む状態遷移回路のブロック
である。
である。
【図４】ＱN 端子の省略を説明する図である。
【図５】図３のＱN 端子を削除した時の状態遷移回路の
ブロックである。
ブロックである。
【図６】組み合わせ回路３０を真理値表に変換した結果
を示す図である。
を示す図である。
【図７】図６の現状態コード、次状態コードのdon't ca
re（無視論理）を展開した真理値表である。
re（無視論理）を展開した真理値表である。
【図８】図７に現状態、次の状態に仮の状態名を設定し
た真理値表である。
た真理値表である。
【図９】現状態名でソートし、現状態名毎にまとめた真
理値表である。
理値表である。
【図１０】変換された状態遷移図である。
【図１１】状態遷移回路の一例である。
【図１２】図１１の状態遷移回路に対応するネットリス
トの一例である。
トの一例である。
【図１３】変換されたハードウェア記述言語（ＶＨＤ
Ｌ）（その１）である。
Ｌ）（その１）である。
【図１４】変換されたハードウェア記述言語（ＶＨＤ
Ｌ）（その２）である。
Ｌ）（その２）である。
１ ネットリストを記憶するメモリ ２ 切り出し回路 ３ 出力負論理変換回路 ４ 真理値表変換回路 ５ 状態名変換テーブルを記憶するメモリ ６ 状態名設定回路 ７ 並び変え回路 ８ 論理式変換回路 ９ ＨＤＬ変換情報 ９１ 変換ＨＤＬ選択信号 １０ セレクタ １１ ＨＤＬ変換回路 １２ 変換されたＨＤＬを記憶するメモリ １３ 変換処理を実行する演算処理装置
Claims (2)
- 【請求項１】フリップフロップで構成されるレジスタ部
分と該レジスタ部分を制御する組み合わせ回路部分を有
する状態遷移回路に基づく接続情報がリストされたネッ
トリストから該フリップフロップ部分と組み合わせ回路
部分を切り出し、 該フリップフロップ部分の負論理出力を該組み合わせ回
路部分から取り除いて該組み合わせ回路を真理値表に変
換し、 該真理値表の現状態コード、次状態コードの無視論理を
展開し、 該現状態コード、次状態コードを仮りの状態名に置き換
え、 現状態名毎に該真理値表をまとめ、 次いで、状態名を含んだ真理値表からハードウェア記述
言語を生成するようにしたことを特徴とするネットリス
トのハードウェア記述言語への変換方法。 - 【請求項２】フリップフロップで構成されるレジスタ部
分と該レジスタ部分を制御する組み合わせ回路部分を有
する状態遷移回路に基づく接続情報がリストされたネッ
トリストを記憶する第一のメモリと、 状態名変換テーブルを記憶する第二のメモリと、 特定のハードウェア記述言語への変換情報を記憶する第
三のメモリと、 演算処理装置を有し、 該演算処理装置は、該第一のメモリからのネットリスト
から該フリップフロップ部分と組み合わせ回路部分を切
り出する切り出し、 該フリップフロップ部分の負論理出力を該組み合わせ回
路部分から取り除いて該組み合わせ回路を真理値表に変
換し、 該真理値表の現状態コード、次状態コードの無視論理を
展開し、 該現状態コード、次状態コードを該第二のメモリからの
状態名変換テーブルに基づき、仮りの状態名に置き換
え、 現状態名毎に該真理値表をまとめ、 次いで、状態名を含んだ真理値表から該第三のメモリか
らの特定のハードウェア記述言語への変換情報に基づ
き、ハードウェア記述言語を生成するように構成された
ことを特徴とするネットリストのハードウェア記述言語
への変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253510A JPH08115357A (ja) | 1994-10-19 | 1994-10-19 | ネットリストのハードウェア言語への変換方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253510A JPH08115357A (ja) | 1994-10-19 | 1994-10-19 | ネットリストのハードウェア言語への変換方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115357A true JPH08115357A (ja) | 1996-05-07 |
Family
ID=17252382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253510A Withdrawn JPH08115357A (ja) | 1994-10-19 | 1994-10-19 | ネットリストのハードウェア言語への変換方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115357A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052753A1 (fr) * | 1999-03-04 | 2000-09-08 | Hitachi, Ltd. | Circuit integre a semiconducteur, et procede de conception de circuits integres logiques comprenant ledit circuit |
| US6668359B1 (en) * | 2001-10-31 | 2003-12-23 | Lsi Logic Corporation | Verilog to vital translator |
-
1994
- 1994-10-19 JP JP6253510A patent/JPH08115357A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052753A1 (fr) * | 1999-03-04 | 2000-09-08 | Hitachi, Ltd. | Circuit integre a semiconducteur, et procede de conception de circuits integres logiques comprenant ledit circuit |
| US6668359B1 (en) * | 2001-10-31 | 2003-12-23 | Lsi Logic Corporation | Verilog to vital translator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |