JPH08122814A

JPH08122814A - 薄膜電子装置

Info

Publication number: JPH08122814A
Application number: JP25226694A
Authority: JP
Inventors: Tatsuya Wakimoto; 竜也脇本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-10-18
Filing date: 1994-10-18
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】絶縁層を介した各導電層間が重なる部分の層
間絶縁の破壊による短絡または切断の発生を防止する。【構成】画素導電層の面積Ｓ１に対してゲート導電層
の面積Ｓ２の比Ｓ′が１／２≦Ｓ′≦２、もしくは同一
となるように配線する。これにより、ゲート，ソース配
線６，７間の短絡不良検出とスクリーニングを目的とす
るゲート，ソース検査配線９，11、終端部12を絶縁層を
挾んだ画素導電層とゲート導電層の２層の構成となる配
線が可能となる。更にゲート電極上に酸化膜等の絶縁層
をスパッタ装置により成膜できゲート電極とソース電極
の短絡を防ぎ、線欠陥等の低減ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜層を形成してなる
薄膜電子装置に関するものである。

【０００２】

【従来の技術】薄膜を形成した電子装置は近年の技術を
支えるものであり、特に液晶表示装置は多方面で利用さ
れている。単位画素ごとにスイッチング素子を設け、駆
動するアクティブマトリクス方式が商品化されてから、
液晶画像表示装置の用途はパーソナルコンピュータから
カーナビゲーション等まで飛躍的に広がった。３インチ
から10インチクラスのものが既に商品化され、次代のフ
ラットディスプレイとして、各界から非常に大きな期待
を寄せられている。

【０００３】まず、図１にアクティブマトリクス方式液
晶表示装置における薄膜トランジスタ基板の概略図を示
す。ここでは、有効エリアが２行２列の４面付けの複数
面取りの場合を示しており、有効エリアの１パネル分の
単位有効領域をチップと呼ぶことにする。また、以下の
各図において同一作用効果のものには同一符号を付す。

【０００４】図１において、１はガラス基板、２は画面
表示装置として必要な薄膜トランジスタ基板の有効エリ
ア、３は有効エリア２の内側に液晶をスイッチング駆動
するアクティブマトリクス素子である薄膜トランジスタ
をマトリクス状に配置した画像表示部、４は外部より駆
動信号を入力させるためのゲート信号入力端子、５は外
部より駆動信号を入力させるためのソース信号入力端
子、６はゲート信号入力端子４に接続されたゲート配
線、７はソース信号入力端子５に接続されたソース配
線、８は、画像表示部３においてゲート配線６とソース
配線７は絶縁層を挾み交差しており、交差部での短絡不
良検出のためにゲート信号入力端子４の端部を一括して
接続し、有効エリア２の外部に引き出した全チップ共通
のゲート検査端子、９は一括したゲート信号入力端子４
の端部をゲート検査端子８に接続するゲート検査配線、
10は、ソース信号入力端子５の端部を一括して接続し、
有効エリア２の外部に引き出した全チップ共通のソース
検査端子、11は一括したソース信号入力端子５の端部を
ソース検査端子10に接続するソース検査配線、12はゲー
ト信号入力端子４，ソース信号入力端子５の終端部であ
る。

【０００５】通常は薄膜トランジスタ基板の完成工程に
おいては、ゲート検査端子８とソース検査端子10の間に
層間絶縁層の耐圧以下で一定のＤＣ電圧を一定時間以上
印加し、その電流値を測定することによって短絡不良の
検出と、半短絡品の完全短絡化、つまりスクリーニング
を併せて行っている。

【０００６】仮に１チップに初期的な短絡不良を持って
いる場合、電圧降下が起き、他の３チップに正規の印加
電圧がかからなくなる。また、短絡不良を持ったチップ
に対しても、短絡不良部へ過電流が流れ破壊領域が広が
る。このため、他のチップへの印加電圧の降下を低減す
るために、各検査端子に一括して接続されたゲート検査
配線９およびソース検査配線11は低抵抗が望ましく、例
えばゲート配線等に用いられる導電層(以下、ゲート導
電層という)が使用される。また、ゲート信号入力端子
４とソース信号入力端子５の終端部12は高抵抗であるこ
とが望ましく、高抵抗とすることで短絡不良部の破壊領
域の低減の効果も併せて得られる。材質としては、例え
ば画素電極等に用いられる導電層(以下、画素導電層と
いう)が使用される。したがって、画素導電層とゲート
導電層を用いた２層となるような各チップからのゲート
検査端子８，ソース検査端子10までのゲート検査配線
９，ソース検査配線11，終端部12が構成されることにな
る。

【０００７】次に、図２はアクティブマトリクス方式液
晶表示装置の薄膜トランジスタ基板の部分断面図を示
す。図２において、20は半導体層、21はガラス基板１上
の画素電極、22は走査線(ゲート配線６)であり走査信号
を供給するゲート電極(ＴＦＴ部)、23は信号線(ソース
配線７)であるソース電極、24はドレイン電極(ＴＦＴ
部)、25は走査信号を供給するゲート電極(前段ゲート
部)、26はドレイン電極(前段ゲート部)、27はオーミッ
クコンタクト層、28はガラス基板１上の第１絶縁層、29
はゲート絶縁層、30は第３絶縁層である。

【０００８】ここでは、画素電位を固定する補助容量が
前段のゲート電極で形成されている。ガラス基板１上に
画素電極21，第１絶縁層28，ゲート電極(ＴＦＴ部)22，
ゲート電極(前段ゲート部)25の順に形成され、更にその
上にゲート絶縁層29，半導体層20，オーミックコンタク
ト層27が順次形成される。そして、その上にドレイン電
極(ＴＦＴ部)24，ドレイン電極(前段ゲート部)26，ソー
ス電極23が形成され、最後に第３絶縁層30が形成され
る。

【０００９】ここで、ソース電極23とゲート電極(ＴＦ
Ｔ部)22が短絡した場合、画像表示上はソース線欠陥と
して観察される。このような線欠陥は、通常短絡部のソ
ース電極23の両端をレーザー等で切断し、ソース電極23
の終端に信号線を接続することで救済していた。しかし
ながら、ガラス基板１上の１有効エリア２から多面付け
によって多くのチップを得る場合、このような処理は行
われず、線欠陥が不良に結びついていた。このような線
欠陥を低減するために、さまざまな方法が考案されてお
り、その方法の１つに、短絡の原因となる異物の低減を
進めるとともに、ゲート電極(ＴＦＴ部)22とソース電極
23間のゲート絶縁層29を酸化膜で構成することがあげら
れる。酸化膜の材料としては、ＴaＯx，ＡlＯx，ＳiＯ₂
等があげられる。

【００１０】図３は薄膜トランジスタ基板上に構成され
るゲート絶縁層29を酸化膜と第２絶縁層で構成した部分
断面図で、31は酸化膜、32は第２絶縁層である。この場
合、ゲート電極(ＴＦＴ部)22，ゲート電極(前段ゲート
部)25が形成された後、スパッタ装置により酸化膜31を
形成し、第２絶縁層32，半導体層20，オーミックコンタ
クト層27が順次形成される。このような構成とすること
で、ゲート電極と、ソース電極，ドレイン電極の間に強
固な絶縁層が形成され、ゲート電極とソース電極の短絡
を防ぎ、線欠陥等の低減効果が得られることとなる。

【００１１】図４は対向式のスパッタ装置の概略断面図
を示し、41はターゲット材、42はアース設置されている
ＲＦ電源、43はガラス基板１を固定するホルダーであ
る。このときのターゲット材41としてＴaを使用してい
る。ターゲット材41とガラス基板１の間にはＡr等のガ
スが適度の圧力で封入されている。この構成において、
ＲＦ電源42によりターゲット材41が負に励起され、スパ
ッタリングの原理でガラス基板１上にＴaＯxの酸化膜31
が形成されることとなる。

【００１２】このとき、負に帯電したＴaＯxがゲート電
極(ＴＦＴ部)22，ゲート電極(前段ゲート部)25上に成膜
されるため、ゲート電極(ＴＦＴ部)22，ゲート電極(前
段ゲート部)25が負に帯電し、第１絶縁層28を介して画
素電極21が正に帯電することになる。したがって、絶縁
層を介して形成される画素導電層とゲート導電層におい
ても同様に帯電され、画素導電層とゲート導電層が重な
ったところでは、容量が形成されることとなる。

【００１３】

【発明が解決しようとする課題】しかしながら、このよ
うな構成において、酸化膜をスパッタ装置で形成する場
合に、絶縁層を介した画素導電層とゲート導電層が重な
るところでは、画素導電層の面積に対してゲート導電層
の面積が著しく小さい場合に、形成される容量のバラン
スが崩れ、層間絶縁層を破壊して電荷の移動が生じ、逆
の場合も同様である。このような破壊が生じると、前記
画素導電層とゲート導電層の２つの層で形成された部分
の一部が短絡または切断されるという問題があった。

【００１４】本発明は、前記従来技術の問題を解決する
ものであり、絶縁層を介した画素導電層とゲート導電層
が重なるところで、各導電層間の層間絶縁の破壊による
短絡または切断の発生を防止することを目的とする。

【００１５】

【課題を解決するための手段】この目的を達成するため
に、本発明は、絶縁基板上に形成された第１の導電層
と、第１の導電層上に形成された第１の絶縁層を介し対
極するように形成された第２の導電層と、更に第１，第
２の導電層が形成された絶縁基板上に第２の絶縁層を形
成する構成の薄膜電子装置において、第１の導電層の面
積Ｓ１と第２の導電層の面積Ｓ２との比Ｓ′が１／２≦
Ｓ′≦２とすることを特徴とする。

【００１６】また、第２の絶縁層がプラズマ放電によっ
て形成されることを特徴とする。

【００１７】また、第２の絶縁層がスパッタ法によって
形成されることを特徴とする。

【００１８】また、第１の導電層と第２の導電層による
２層の構成を配線に使用することを特徴とする。

【００１９】また、第１の導電層を画素電極，第２の導
電層を走査線電極に用いられる部材の２層の構成を、信
号線と走査線の短絡検査とスクリーニングを目的とした
検査配線に使用するように構成したものである。

【００２０】

【作用】前記構成によれば、絶縁基板上に形成された第
１の導電層の面積Ｓ１と、第１の導電層上で第１の絶縁
層を介し対極するように形成された第２の導電層の面積
Ｓ２との面積の比Ｓ′を１／２≦Ｓ′≦２となるよう
に、好ましくは同一とすることで、スパッタ装置による
各導電層に帯電する電荷が、絶縁層を挾んで均一化され
るため、容量のバランス崩れによる層間絶縁破壊は発生
しなくなる。

【００２１】

【実施例】以下、図面を参照して実施例を詳細に説明す
る。図１は従来例でも説明した液晶表示装置の薄膜トラ
ンジスタ基板の概略図である。この実施例は、ガラス基
板１上の有効エリア２に２行２列の４面付けのチップの
場合を示し、画像表示部３でゲート信号入力端子４，ソ
ース信号入力端子５と接続されたゲート配線６，ソース
配線７が交差し、その交差点近傍には薄膜トランジスタ
が形成されている。ゲート検査端子８は各チップからの
びたゲート検査配線９が一括して接続され、ソース検査
端子10は各チップからのびたソース検査配線11が一括し
て接続されており、全チップ共通の端子である。

【００２２】以上のような構成の液晶表示装置の薄膜ト
ランジスタ基板の完成工程において、通常はゲート検査
端子８とソース検査端子10の間に層間絶縁層の耐圧以下
で一定のＤＣ電圧を一定時間以上印加し、その電流値を
測定することによって電圧印加時間に依存しない初期短
絡不良の検出と、電圧印加時間に依存して抵抗値の変化
する不安定な半短絡品の完全短絡化のスクリーニングを
併せて行っている。仮に１チップに初期的な短絡不良を
持っている場合、電圧降下が起き、他の３チップに正規
の印加電圧がかからなくなる。また、短絡不良を持った
チップに対しても、短絡不良部へ過電流が流れ破壊領域
が広がる。このため、他のチップへの印加電圧の降下を
低減するために、各検査端子に一括して接続されたゲー
ト検査配線９およびソース検査配線11は低抵抗が望まし
く、例えばゲート導電層が使用される。また、ゲート信
号入力端子４とソース信号入力端子５の終端部12は高抵
抗であることが望ましく、例えば画素導電層が使用さ
れ、高抵抗とすることで短絡不良部の破壊領域の低減の
効果も併せて得られる。

【００２３】したがって、一例として絶縁層を挾んだ画
素導電層とゲート導電層の２層となるようなゲート検査
配線９，ソース検査配線11，終端部12が構成されること
になる。ところが、図２に示すゲート絶縁層29を、図３
のような酸化膜31を設ける方法として、例えばＴaＯx等
を図４に示すスパッタ装置で成膜した場合、絶縁層を挾
み画素導電層とゲート導電層の重なる部分の面積が著し
く異なると層間絶縁破壊が生じて、ゲート検査配線９，
ソース検査配線11の終端が断線してしまうことがあっ
た。

【００２４】図５は画素導電層の面積と画素導電層に対
するゲート導電層の面積比をパラメータとする層間絶縁
破壊の発生状況を示す図である。図５に示すように、画
素導電層とゲート導電層の重なる部分の面積比Ｓ′が１
／２≦Ｓ′≦２の範囲内であれば、画素導電層の面積に
よらず層間絶縁の破壊は生じていない。以上のことか
ら、絶縁層を挾んだ画素導電層の面積Ｓ１に対するゲー
ト導電層の面積Ｓ２の比を１／２≦Ｓ′≦２となるよう
に、好ましくは同一となるように配することにより、前
記画素導電層とゲート導電層のそれぞれに逆の電荷が帯
電しても、帯電が起因する層間絶縁層の破壊を防ぐこと
が可能となる。

【００２５】したがって、完成工程における短絡不良の
検査、スクリーニングに用いられる前記画素導電層とゲ
ート導電層による２層となるような構造の配線が可能と
なるため、ゲート，ソース配線６，７の短絡不良が発生
しても電圧降下が少なく、短絡不良を持ったチップの破
壊を抑えることが可能な配線構成を有した液晶表示基板
が実現できる。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
絶縁層を挾んだ画素導電層の面積Ｓ１に対するゲート導
電層の面積Ｓ２の比を１／２≦Ｓ′≦２となるように、
好ましくは同一となるように配することにより、画素導
電層とゲート導電層の重なる部分において、前記各導電
層にそれぞれ逆の電荷が帯電しても、帯電が起因する層
間絶縁層の破壊を防ぐことが可能となる。したがって、
絶縁層を挾み画素導電層とゲート導電層が２層となるよ
うな構成が可能であり、更にゲート電極上に酸化膜等の
絶縁層をスパッタ装置により成膜することができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】アクティブマトリクス方式液晶表示装置におけ
る薄膜トランジスタ基板を示す概略図である。

【図２】アクティブマトリクス方式液晶表示装置におけ
る薄膜トランジスタ基板を示す部分断面図である。

【図３】図２におけるゲート絶縁層を酸化膜と絶縁層で
成膜した薄膜トランジスタ基板を示す部分断面図であ
る。

【図４】スパッタ装置を示す概略断面図である。

【図５】画素導電層の面積と画素導電層に対するゲート
導電層の面積比をパラメータとする層間絶縁破壊の発生
状況を示す図である。

【符号の説明】

１…ガラス基板、２…有効エリア、３…画像表示
部、４…ゲート信号入力端子、５…ソース信号入力
端子、６…ゲート配線、７…ソース配線、８…ゲ
ート検査端子、９…ゲート検査配線、 10…ソース検
査端子、 11…ソース検査配線、 12…終端部、 20…
半導体層、 21…画素電極、 22…ゲート電極(ＴＦＴ
部)、 23…ソース電極、 24…ドレイン電極(ＴＦＴ
部)、 25…ゲート電極(前段ゲート部)、 26…ドレイ
ン電極(前段ゲート部)、 27…オーミックコンタクト
層、 28…第１絶縁層、 29…ゲート絶縁層、 30…第
３絶縁層、31…酸化膜、 32…第２絶縁層、 41…ター
ゲット材、 42…ＲＦ電源、 43…ホルダー。

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成された第１の導電層
と、該第１の導電層上に形成された第１の絶縁層を介し
対極するように形成された第２の導電層と、更に前記第
１，第２の導電層が形成された前記絶縁基板上に第２の
絶縁層を形成する構成の薄膜電子装置において、前記第
１の導電層の面積Ｓ１と前記第２の導電層の面積Ｓ２と
の比Ｓ′が１／２≦Ｓ′≦２とすることを特徴とする薄
膜電子装置。
【請求項２】第２の絶縁層がプラズマ放電によって形
成されることを特徴とする請求項１記載の薄膜電子装
置。
【請求項３】第２の絶縁層がスパッタ法によって形成
されることを特徴とする請求項１記載の薄膜電子装置。
【請求項４】第１の導電層と第２の導電層による２層
の構成を配線に使用することを特徴とする請求項１記載
の薄膜電子装置。
【請求項５】第１の導電層を画素電極，第２の導電層
を走査線電極に用いられる部材の２層の構成を、信号線
と走査線の短絡検査とスクリーニングを目的とした検査
配線に使用することを特徴とする請求項１記載の薄膜電
子装置。