JPH08123770A - データ通信制御装置 - Google Patents
データ通信制御装置Info
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- JPH08123770A JPH08123770A JP6265672A JP26567294A JPH08123770A JP H08123770 A JPH08123770 A JP H08123770A JP 6265672 A JP6265672 A JP 6265672A JP 26567294 A JP26567294 A JP 26567294A JP H08123770 A JPH08123770 A JP H08123770A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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- G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F13/38—Information transfer, e.g. on bus
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- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 本発明は、データ通信制御装置に関し、不正
常な送信タイミングを確実に検出して送信先に通知する
ことを目的とする。 【構成】 上り伝送路からの単位長の情報を同期信号に
同期して直ー並列変換する受信レジスタと、その完了を
検出して得られた情報から伝送情報を復元する受信制御
手段と、所定語長の情報が与えられて同期信号に同期し
て並ー直列変換し、下り伝送路に送出する送信レジスタ
と、複数の単位語長の情報が与えられてその変換の完了
時に送信レジスタに順次与える送信制御手段と、上下の
伝送路に並行して伝送される情報について、送信制御手
段の最小許容処理速度に応じた送信レジスタの送出と直
ー並列変換との完了の時間差が与えられ、その変換の完
了時から時間差以上経過時にその送出の完了を判定する
送信状態監視手段を備える。
常な送信タイミングを確実に検出して送信先に通知する
ことを目的とする。 【構成】 上り伝送路からの単位長の情報を同期信号に
同期して直ー並列変換する受信レジスタと、その完了を
検出して得られた情報から伝送情報を復元する受信制御
手段と、所定語長の情報が与えられて同期信号に同期し
て並ー直列変換し、下り伝送路に送出する送信レジスタ
と、複数の単位語長の情報が与えられてその変換の完了
時に送信レジスタに順次与える送信制御手段と、上下の
伝送路に並行して伝送される情報について、送信制御手
段の最小許容処理速度に応じた送信レジスタの送出と直
ー並列変換との完了の時間差が与えられ、その変換の完
了時から時間差以上経過時にその送出の完了を判定する
送信状態監視手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサに機
能分散あるいは負荷分散がはかられた電子機器におい
て、全二重の直列伝送路を介してこれらのプロセッサ相
互間の通信を可能とするデータ通信制御装置に関する。
能分散あるいは負荷分散がはかられた電子機器におい
て、全二重の直列伝送路を介してこれらのプロセッサ相
互間の通信を可能とするデータ通信制御装置に関する。
【０００２】
【従来の技術】複数のプロセッサに機能分散あるいは負
荷分散がはかられたカメラその他の電子機器では、個々
のプロセッサは、相互間の確実な同期の下で連携動作を
行うために種々の制御情報を送受する。また、このよう
な制御情報の伝送方式としては、複数の通信路を介して
伝送情報の全ビットを同時に並列伝送する方式に比べて
伝送速度の低下が少なく、かつ安価に実現可能な全二重
の直列伝送方式が多く採用されている。
荷分散がはかられたカメラその他の電子機器では、個々
のプロセッサは、相互間の確実な同期の下で連携動作を
行うために種々の制御情報を送受する。また、このよう
な制御情報の伝送方式としては、複数の通信路を介して
伝送情報の全ビットを同時に並列伝送する方式に比べて
伝送速度の低下が少なく、かつ安価に実現可能な全二重
の直列伝送方式が多く採用されている。
【０００３】図７は、従来のデータ通信制御装置の構成
例を示す図である。図において、上述した電子機器に搭
載された複数（ここでは、簡単のため２台とする。）の
プロセッサの内、一方を構成する主局７１は、他方を構
成する従局７２に下り伝送路７３D 、上り伝送路７３U
、ＣＳ信号線７４およびクロック信号線７５を介して
接続される。
例を示す図である。図において、上述した電子機器に搭
載された複数（ここでは、簡単のため２台とする。）の
プロセッサの内、一方を構成する主局７１は、他方を構
成する従局７２に下り伝送路７３D 、上り伝送路７３U
、ＣＳ信号線７４およびクロック信号線７５を介して
接続される。
【０００４】主局７１では、上り伝送路７３U は受信レ
ジスタ(ＲＤＲ)７６の直列入力に接続され、その制御出
力は受信ステータスレジスタ(ＲＥ(以下、単に「ＲＥ」
という。))７７の入力に接続される。下り伝送路７３D
には送信レジスタ（ＴＤＲ）７８の直列出力が接続さ
れ、その送信レジスタ７８の制御出力は送信ステータス
レジスタ(ＴＥ(以下、単に「ＴＥ」という。))７９の入
力に接続される。クロック信号線７５は、受信レジスタ
７６、送信レジスタ７８のクロック入力に接続される。
受信レジスタ７６の並列出力はプロセッサ(ＣＰＵ)８０
の対応する入力ポートに接続され、そのプロセッサ８０
の第一および第二の出力ポートはそれぞれＣＳ信号線７
４と送信レジスタ７８の並列入力とに接続される。プロ
セッサ８０の特定の入出力ポートはＲＥ７７およびＴＥ
７９のアクセス端子に接続される。
ジスタ(ＲＤＲ)７６の直列入力に接続され、その制御出
力は受信ステータスレジスタ(ＲＥ(以下、単に「ＲＥ」
という。))７７の入力に接続される。下り伝送路７３D
には送信レジスタ（ＴＤＲ）７８の直列出力が接続さ
れ、その送信レジスタ７８の制御出力は送信ステータス
レジスタ(ＴＥ(以下、単に「ＴＥ」という。))７９の入
力に接続される。クロック信号線７５は、受信レジスタ
７６、送信レジスタ７８のクロック入力に接続される。
受信レジスタ７６の並列出力はプロセッサ(ＣＰＵ)８０
の対応する入力ポートに接続され、そのプロセッサ８０
の第一および第二の出力ポートはそれぞれＣＳ信号線７
４と送信レジスタ７８の並列入力とに接続される。プロ
セッサ８０の特定の入出力ポートはＲＥ７７およびＴＥ
７９のアクセス端子に接続される。
【０００５】このような構成の従来例では、プロセッサ
８０は、図８および図９に示すように、図示されない主
記憶上に送信バッファ(ＴＤＩ)８１、暫定格納領域（Ｒ
ＢＵＦ）８２および常駐格納領域（ＲＤ）８３に併せ
て、送信バッファ８１および暫定格納領域８２の書き込
み先アドレスを示すポインタｉとを有する。なお、以下
では、簡単のため、従局７２に送信すべき伝送情報（パ
ケット）は予めその送信バッファ８１に格納されている
ものとする。
８０は、図８および図９に示すように、図示されない主
記憶上に送信バッファ(ＴＤＩ)８１、暫定格納領域（Ｒ
ＢＵＦ）８２および常駐格納領域（ＲＤ）８３に併せ
て、送信バッファ８１および暫定格納領域８２の書き込
み先アドレスを示すポインタｉとを有する。なお、以下
では、簡単のため、従局７２に送信すべき伝送情報（パ
ケット）は予めその送信バッファ８１に格納されている
ものとする。
【０００６】プロセッサ８０は、予め決められた周期で
通信処理タスクを起動し、先ず、上述したポインタｉに
初期値「１」を設定すると共に、所定の伝送単位（ここ
では、簡単のため８ビットとする。）毎の通信が完了し
たか否かを示すフラグＣＯＭＥをリセットする（図１０
(1))。
通信処理タスクを起動し、先ず、上述したポインタｉに
初期値「１」を設定すると共に、所定の伝送単位（ここ
では、簡単のため８ビットとする。）毎の通信が完了し
たか否かを示すフラグＣＯＭＥをリセットする（図１０
(1))。
【０００７】また、プロセッサ８０は、このような初期
設定に続いてポインタｉで示される送信バッファ８１の
領域から送信すべき伝送情報を構成する単位情報（上述
した伝送単位に等しい語長を有するものとする。）を読
み出し、送信レジスタ７８に書き込む（図１０(2))。
設定に続いてポインタｉで示される送信バッファ８１の
領域から送信すべき伝送情報を構成する単位情報（上述
した伝送単位に等しい語長を有するものとする。）を読
み出し、送信レジスタ７８に書き込む（図１０(2))。
【０００８】さらに、プロセッサ８０は、ＲＥ７７およ
びＴＥ７９をリセットして（図１０(3))受信割り込みを
受け付け可能とし（図１０(4))、かつＣＳ信号線の論理
レベルをローレベルに設定して（図１０(5))フラグＣＯ
ＭＥがセットされるまで待機する（図１０(6))。
びＴＥ７９をリセットして（図１０(3))受信割り込みを
受け付け可能とし（図１０(4))、かつＣＳ信号線の論理
レベルをローレベルに設定して（図１０(5))フラグＣＯ
ＭＥがセットされるまで待機する（図１０(6))。
【０００９】一方、従局７２では、このようにしてＣＳ
信号線の論理レベルがローレベルになったことを認識す
ると（図１１(1))クロック信号線７５にクロック信号を
送出し（図１１(2))、かつ主局７１に伝送すべき伝送情
報の内、語長が上述した伝送単位に等しい単位情報をそ
のクロックに同期して上り伝送路７３U に送出する（図
１１(3))。
信号線の論理レベルがローレベルになったことを認識す
ると（図１１(1))クロック信号線７５にクロック信号を
送出し（図１１(2))、かつ主局７１に伝送すべき伝送情
報の内、語長が上述した伝送単位に等しい単位情報をそ
のクロックに同期して上り伝送路７３U に送出する（図
１１(3))。
【００１０】また、主局７１では、送信レジスタ７８は
先行して書き込まれた単位情報を上述したクロック信号
に同期して直列に下り伝送路７３D に送出し、並行して
受信レジスタ７６は上り伝送路７３U を介して従局７２
から与えられる単位情報を直−並列変換する。
先行して書き込まれた単位情報を上述したクロック信号
に同期して直列に下り伝送路７３D に送出し、並行して
受信レジスタ７６は上り伝送路７３U を介して従局７２
から与えられる単位情報を直−並列変換する。
【００１１】従局７２は、このようにしてクロック信号
線７５に送出されるクロック信号の周期の数をカウント
してその数が「８」となると、そのクロック信号の送出
および上り伝送路７３U に対する単位情報の送出を一旦
停止する。
線７５に送出されるクロック信号の周期の数をカウント
してその数が「８」となると、そのクロック信号の送出
および上り伝送路７３U に対する単位情報の送出を一旦
停止する。
【００１２】また、主局７１では、受信レジスタ７６は
このような単位情報を構成する最終ビットが蓄積された
時点でＲＥ７７をセットし、そのＲＥはプロセッサ８０
に受信割り込み信号を与える。プロセッサ８０は、この
ような受信割り込み信号に応じて受信割り込み処理を起
動し、先ず受信レジスタ７８に保持された単位情報を読
み出してポインタｉで示される暫定格納領域ＲＢＵＦ
(i) に一旦格納する（図１２(1))。また、プロセッサ８
０は、ＲＥ７７をリセットすることにより、受信レジス
タ７６が従局７２から受信される後続の単位情報を直−
並列変換して蓄積可能な状態とする（図１２(2))と共
に、ポインタｉの値と伝送情報のサイズＮ（ここでは、
簡単のため伝送単位の数で与えられるものとする。）の
値とを比較する。さらに、プロセッサ８０は、このよう
な比較により前者が後者より小さいと認識した場合に
は、ポインタＩをインクリメントし、そのポインタの値
で示される送信バッファＴＤＩ(i) から後続の単位情報
を読み出して送信レジスタ７８に書き込むと共に、ＴＥ
７９をリセットして受信割り込み処理を完結する（図１
２(3))。
このような単位情報を構成する最終ビットが蓄積された
時点でＲＥ７７をセットし、そのＲＥはプロセッサ８０
に受信割り込み信号を与える。プロセッサ８０は、この
ような受信割り込み信号に応じて受信割り込み処理を起
動し、先ず受信レジスタ７８に保持された単位情報を読
み出してポインタｉで示される暫定格納領域ＲＢＵＦ
(i) に一旦格納する（図１２(1))。また、プロセッサ８
０は、ＲＥ７７をリセットすることにより、受信レジス
タ７６が従局７２から受信される後続の単位情報を直−
並列変換して蓄積可能な状態とする（図１２(2))と共
に、ポインタｉの値と伝送情報のサイズＮ（ここでは、
簡単のため伝送単位の数で与えられるものとする。）の
値とを比較する。さらに、プロセッサ８０は、このよう
な比較により前者が後者より小さいと認識した場合に
は、ポインタＩをインクリメントし、そのポインタの値
で示される送信バッファＴＤＩ(i) から後続の単位情報
を読み出して送信レジスタ７８に書き込むと共に、ＴＥ
７９をリセットして受信割り込み処理を完結する（図１
２(3))。
【００１３】受信レジスタ７６および送信レジスタ７８
は、それぞれこのようにしてリセットされたＲＥ７７お
よびＴＥ７９の制御の下で後続の単位情報を受信したり
送信可能な状態となり、従局７２はＣＳ信号線７４を介
して与えられるＣＳ信号の論理値が「０」である限り、
予め主局との取決めにより設定された伝送情報のサイズ
Ｎに等しい単位情報を上述した手順（図１０(1)〜(6)、
図１２(1)〜(3)) に基づいて順次送出する（図１１
(4))。
は、それぞれこのようにしてリセットされたＲＥ７７お
よびＴＥ７９の制御の下で後続の単位情報を受信したり
送信可能な状態となり、従局７２はＣＳ信号線７４を介
して与えられるＣＳ信号の論理値が「０」である限り、
予め主局との取決めにより設定された伝送情報のサイズ
Ｎに等しい単位情報を上述した手順（図１０(1)〜(6)、
図１２(1)〜(3)) に基づいて順次送出する（図１１
(4))。
【００１４】また、プロセッサ８０は、上述した比較に
より前者が後者以上となったことを認識した場合には、
フラグＣＯＭＥをセットして受信割り込み処理を完結す
る（図１２(4))。
より前者が後者以上となったことを認識した場合には、
フラグＣＯＭＥをセットして受信割り込み処理を完結す
る（図１２(4))。
【００１５】一方、通信処理タスクでは、プロセッサ８
０は、このようにしてフラグＣＯＭＥがセットされる
と、ＣＳ信号線７４の論理レベルをハイレベルに設定す
ることにより、従局７２に後続の伝送情報の送信開始を
保留することを要求する（図１０(7),図１１(5))と共
に、受信割り込みの受け付けを禁止する（図１０(8))。
さらに、プロセッサ８０は、このような状態において暫
定格納領域８２に蓄積された全ての単位情報を常駐格納
領域８３に転送して通信処理を完結する（図１０(9))。
０は、このようにしてフラグＣＯＭＥがセットされる
と、ＣＳ信号線７４の論理レベルをハイレベルに設定す
ることにより、従局７２に後続の伝送情報の送信開始を
保留することを要求する（図１０(7),図１１(5))と共
に、受信割り込みの受け付けを禁止する（図１０(8))。
さらに、プロセッサ８０は、このような状態において暫
定格納領域８２に蓄積された全ての単位情報を常駐格納
領域８３に転送して通信処理を完結する（図１０(9))。
【００１６】また、このようにして常駐格納領域８３に
転送された伝送情報は、主局７１では、プロセッサ８０
が実現すべき処理の過程で演算対象として適宜参照され
る。
転送された伝送情報は、主局７１では、プロセッサ８０
が実現すべき処理の過程で演算対象として適宜参照され
る。
【００１７】
【発明が解決しようとする課題】ところで、このような
従来例では、プロセッサ８０には、一般に、上述した受
信割り込みに併せて、内蔵されたタイマによって与えら
れるタイマ割り込み、外部の入出力デバイスから与えら
れる割り込みその他にかかわる多くの割り込み信号が与
えられるが、その受信割り込みの優先順位は必ずしも最
上位には設定されない。また、これらの割り込み信号に
応じて起動される個々の割り込み処理の過程では、資源
の排他制御その他の目的で一時的に割り込みプロセッサ
８０を割り込み禁止状態に設定して演算が行われる場合
が多い。
従来例では、プロセッサ８０には、一般に、上述した受
信割り込みに併せて、内蔵されたタイマによって与えら
れるタイマ割り込み、外部の入出力デバイスから与えら
れる割り込みその他にかかわる多くの割り込み信号が与
えられるが、その受信割り込みの優先順位は必ずしも最
上位には設定されない。また、これらの割り込み信号に
応じて起動される個々の割り込み処理の過程では、資源
の排他制御その他の目的で一時的に割り込みプロセッサ
８０を割り込み禁止状態に設定して演算が行われる場合
が多い。
【００１８】したがって、受信割り込み処理は実際に受
信割り込みが生起した時点から大幅に遅れて起動され、
かつ後続する単位情報の送信起動を行う処理（図１２
(3))は、先行する処理（図１２(1),(2))の実行処理時間
以上遅れて開始される可能性があった。
信割り込みが生起した時点から大幅に遅れて起動され、
かつ後続する単位情報の送信起動を行う処理（図１２
(3))は、先行する処理（図１２(1),(2))の実行処理時間
以上遅れて開始される可能性があった。
【００１９】しかし、このような送信起動が従局７２か
ら後続の単位情報が送出された後まで遅れた場合には、
その送信起動に応じて送出される単位情報の先頭ビット
の送出タイミングは正規のタイミングから数ビット分シ
フトし、後続の受信割り込みが発生した時点では送信レ
ジスタ７８に未送信の残留ビットが蓄積された状態とな
る。さらに、従局７２では、このような状態が発生した
ことを認識することができず、下り伝送路７３D を介し
て受信される単位情報を正規の単位情報と認識して処理
が続行される場合があった。
ら後続の単位情報が送出された後まで遅れた場合には、
その送信起動に応じて送出される単位情報の先頭ビット
の送出タイミングは正規のタイミングから数ビット分シ
フトし、後続の受信割り込みが発生した時点では送信レ
ジスタ７８に未送信の残留ビットが蓄積された状態とな
る。さらに、従局７２では、このような状態が発生した
ことを認識することができず、下り伝送路７３D を介し
て受信される単位情報を正規の単位情報と認識して処理
が続行される場合があった。
【００２０】本発明は、割り込み処理の起動タイミング
の遅延に起因した不正常な送信動作を確実に検出し、さ
らに、送信先においてその送信動作に適応した復旧処理
を円滑に起動できるデータ通信制御装置を提供すること
を目的とする。
の遅延に起因した不正常な送信動作を確実に検出し、さ
らに、送信先においてその送信動作に適応した復旧処理
を円滑に起動できるデータ通信制御装置を提供すること
を目的とする。
【００２１】
【課題を解決するための手段】図１は、請求項１ないし
請求項３に記載の発明の原理ブロック図である。請求項
１に記載の発明は、全二重回線を形成する上り伝送路と
下り伝送路とを介して対向する機器からその上り伝送路
を介して与えられる単位長の情報を取り込み、入力され
る同期信号に同期して直ー並列変換する受信レジスタ１
１と、直ー並列変換の進捗状況を監視してその完了を検
出し、かつ前記受信レジスタ１１によって直ー並列変換
された情報を順次組み合わせて機器から上り伝送路に送
出された伝送情報を復元する受信制御手段１２と、所定
語長の情報が与えられ、その情報を同期信号に同期して
並ー直列変換して下り伝送路に送出する送信レジスタ１
３と、機器に伝送すべき伝送情報を語長毎に分割して生
成された複数の情報が与えられ、並ー直列変換の進捗状
況を監視してその並ー直列変換の完了を検出したときに
その情報を順次送信レジスタ１３に与える送信制御手段
１４とを備えたデータ通信制御装置において、下り伝送
路と上り伝送路とに一部あるいは全てが並行して伝送さ
れる情報について、送信制御手段１４に許容される最小
処理速度に基づいて送信レジスタ１３が行う送出の完了
と、受信レジスタ１１が行う直ー並列変換の完了との時
間差が予め与えられ、その直ー並列変換が完了した時点
からその時間差以上経過したときに送出が完了したか否
か判定し、その結果を送信状態情報として出力する送信
状態監視手段１５を備えたことを特徴とする。
請求項３に記載の発明の原理ブロック図である。請求項
１に記載の発明は、全二重回線を形成する上り伝送路と
下り伝送路とを介して対向する機器からその上り伝送路
を介して与えられる単位長の情報を取り込み、入力され
る同期信号に同期して直ー並列変換する受信レジスタ１
１と、直ー並列変換の進捗状況を監視してその完了を検
出し、かつ前記受信レジスタ１１によって直ー並列変換
された情報を順次組み合わせて機器から上り伝送路に送
出された伝送情報を復元する受信制御手段１２と、所定
語長の情報が与えられ、その情報を同期信号に同期して
並ー直列変換して下り伝送路に送出する送信レジスタ１
３と、機器に伝送すべき伝送情報を語長毎に分割して生
成された複数の情報が与えられ、並ー直列変換の進捗状
況を監視してその並ー直列変換の完了を検出したときに
その情報を順次送信レジスタ１３に与える送信制御手段
１４とを備えたデータ通信制御装置において、下り伝送
路と上り伝送路とに一部あるいは全てが並行して伝送さ
れる情報について、送信制御手段１４に許容される最小
処理速度に基づいて送信レジスタ１３が行う送出の完了
と、受信レジスタ１１が行う直ー並列変換の完了との時
間差が予め与えられ、その直ー並列変換が完了した時点
からその時間差以上経過したときに送出が完了したか否
か判定し、その結果を送信状態情報として出力する送信
状態監視手段１５を備えたことを特徴とする。
【００２２】請求項２に記載の発明は、請求項１に記載
のデータ通信制御装置において、同期信号として下り伝
送路と上り伝送路とを介して伝送される情報の伝送速度
を与えるビット同期信号が用いられたことを特徴とす
る。 請求項３に記載の発明は、請求項１に記載のデー
タ通信制御装置において、下り伝送路を介して伝送され
る情報と上り伝送路を介して伝送される情報との語長が
等しいことを特徴とする。
のデータ通信制御装置において、同期信号として下り伝
送路と上り伝送路とを介して伝送される情報の伝送速度
を与えるビット同期信号が用いられたことを特徴とす
る。 請求項３に記載の発明は、請求項１に記載のデー
タ通信制御装置において、下り伝送路を介して伝送され
る情報と上り伝送路を介して伝送される情報との語長が
等しいことを特徴とする。
【００２３】図２は、請求項４および請求項５に記載の
発明の原理ブロック図である。請求項４に記載の発明
は、請求項１ないし請求項３の何れか１項に記載のデー
タ通信制御装置において、送信状態監視手段１５によっ
て出力された送信状態情報を下り伝送路以外のパスを介
して機器に通知する通知手段２１を備えたことを特徴と
する。
発明の原理ブロック図である。請求項４に記載の発明
は、請求項１ないし請求項３の何れか１項に記載のデー
タ通信制御装置において、送信状態監視手段１５によっ
て出力された送信状態情報を下り伝送路以外のパスを介
して機器に通知する通知手段２１を備えたことを特徴と
する。
【００２４】請求項５に記載の発明は、請求項４に記載
のデータ通信制御装置において、上り伝送路に対する情
報の送出を機器に要求しあるいは下り伝送路に対する情
報の送出開始をその機器に通知する信号の信号線２３を
有し、信号線がパスとして共用されたことを特徴とす
る。
のデータ通信制御装置において、上り伝送路に対する情
報の送出を機器に要求しあるいは下り伝送路に対する情
報の送出開始をその機器に通知する信号の信号線２３を
有し、信号線がパスとして共用されたことを特徴とす
る。
【００２５】
【作用】請求項１に記載の発明にかかわるデータ通信制
御装置では、受信レジスタ１１は、対向する機器から上
り伝送路を介して与えられる単位長の情報を同期信号に
同期して直ー並列変換する。受信制御手段１２は、この
ようにして行われる直ー並列変換の進捗状況を監視して
その完了を検出すると、その直ー並列変換によって得ら
れた情報を組み合わせて上述した機器から送出された伝
送情報を復元する。また、送信制御手段１４は、下り伝
送路を介して対向する機器に伝送すべき伝送情報を所定
語長毎に分割して生成された複数の情報が与えられ、上
述した直ー並列変換が完了するとその時点から予め与え
られた時間差経過したときにその複数の情報を順次送信
レジスタ１３に与える。
御装置では、受信レジスタ１１は、対向する機器から上
り伝送路を介して与えられる単位長の情報を同期信号に
同期して直ー並列変換する。受信制御手段１２は、この
ようにして行われる直ー並列変換の進捗状況を監視して
その完了を検出すると、その直ー並列変換によって得ら
れた情報を組み合わせて上述した機器から送出された伝
送情報を復元する。また、送信制御手段１４は、下り伝
送路を介して対向する機器に伝送すべき伝送情報を所定
語長毎に分割して生成された複数の情報が与えられ、上
述した直ー並列変換が完了するとその時点から予め与え
られた時間差経過したときにその複数の情報を順次送信
レジスタ１３に与える。
【００２６】ところで、このようにして送信レジスタ１
３に情報を与える処理については、送信制御手段１４が
上述した直ー並列変換の完了に応じ起動する割り込み処
理の過程で行われる場合には、その時点で全ての割り込
み処理の起動が規制されているときにはその規制が解除
されるまで遅延して開始され、また、既に優先順位が高
い他の割り込み処理が起動されているときには、その割
り込み処理が完了するまで遅延して開始される。さら
に、上述したように送信レジスタ１３に情報を与える処
理は、その処理より優先順位が高い処理の起動により中
断され、遅れて開始される場合があった。
３に情報を与える処理については、送信制御手段１４が
上述した直ー並列変換の完了に応じ起動する割り込み処
理の過程で行われる場合には、その時点で全ての割り込
み処理の起動が規制されているときにはその規制が解除
されるまで遅延して開始され、また、既に優先順位が高
い他の割り込み処理が起動されているときには、その割
り込み処理が完了するまで遅延して開始される。さら
に、上述したように送信レジスタ１３に情報を与える処
理は、その処理より優先順位が高い処理の起動により中
断され、遅れて開始される場合があった。
【００２７】しかし、送信状態監視手段１５は、上述し
た直ー並列変換が完了した時点から予め与えられた時間
差以上経過したときに、上述したように送信レジスタ１
３に与えられた情報の下り伝送路に対する送出が完了し
たか否か判定し、その結果を送信状態情報として出力す
る。また、上述した時間差が下り伝送路と上り伝送路と
に一部あるいは全てが並行して伝送される情報について
上述した遅延が生じる環境下において、送信制御手段１
４に許容され得る実効的な処理速度の最小値に基づい
て、送信レジスタ１３が行う送出の完了と受信レジスタ
１１が行う直ー並列変換の完了との時間差として与えら
れる。
た直ー並列変換が完了した時点から予め与えられた時間
差以上経過したときに、上述したように送信レジスタ１
３に与えられた情報の下り伝送路に対する送出が完了し
たか否か判定し、その結果を送信状態情報として出力す
る。また、上述した時間差が下り伝送路と上り伝送路と
に一部あるいは全てが並行して伝送される情報について
上述した遅延が生じる環境下において、送信制御手段１
４に許容され得る実効的な処理速度の最小値に基づい
て、送信レジスタ１３が行う送出の完了と受信レジスタ
１１が行う直ー並列変換の完了との時間差として与えら
れる。
【００２８】したがって、このような送信状態情報は上
述した遅延に起因して不正規のタイミングで下り伝送路
に対する情報の送出が行われたか否かを確実に示し、そ
の送信状態情報に適応した通信処理を施すことが可能と
なる。
述した遅延に起因して不正規のタイミングで下り伝送路
に対する情報の送出が行われたか否かを確実に示し、そ
の送信状態情報に適応した通信処理を施すことが可能と
なる。
【００２９】請求項２に記載の発明にかかわるデータ通
信制御装置では、請求項１に記載の発明にかかわるデー
タ通信制御装置において、同期信号として下り伝送路お
よび上り伝送路とを介して伝送される情報の伝送速度を
与えるビット同期信号が用いられるので、これらの伝送
路を介して対向する各機器は、このようなビット同期信
号を生成するハードウエアを含まずに構成され、低廉
化、小型化および消費電力の節減がはかられる。
信制御装置では、請求項１に記載の発明にかかわるデー
タ通信制御装置において、同期信号として下り伝送路お
よび上り伝送路とを介して伝送される情報の伝送速度を
与えるビット同期信号が用いられるので、これらの伝送
路を介して対向する各機器は、このようなビット同期信
号を生成するハードウエアを含まずに構成され、低廉
化、小型化および消費電力の節減がはかられる。
【００３０】請求項３に記載の発明にかかわるデータ通
信制御装置では、請求項１に記載の発明にかかわるデー
タ通信制御装置において、下り伝送路を介して伝送され
る情報と上り伝送路を介して伝送される情報との語長が
等しいので、受信制御手段１２および送信制御手段１４
は、送信および受信すべき情報について共通のフレーム
同期をとることができ、ハードウエアの構成が簡略化さ
れる。
信制御装置では、請求項１に記載の発明にかかわるデー
タ通信制御装置において、下り伝送路を介して伝送され
る情報と上り伝送路を介して伝送される情報との語長が
等しいので、受信制御手段１２および送信制御手段１４
は、送信および受信すべき情報について共通のフレーム
同期をとることができ、ハードウエアの構成が簡略化さ
れる。
【００３１】請求項４に記載の発明にかかわるデータ通
信制御装置では、請求項１ないし請求項３の何れか１項
に記載の発明にかかわるデータ通信制御装置において、
通知手段２１が送信状態監視手段１５によって出力され
た送信状態情報を下り伝送路以外のパスを介して機器に
通知する。
信制御装置では、請求項１ないし請求項３の何れか１項
に記載の発明にかかわるデータ通信制御装置において、
通知手段２１が送信状態監視手段１５によって出力され
た送信状態情報を下り伝送路以外のパスを介して機器に
通知する。
【００３２】したがって、このような機器では、下り伝
送路を介して受信される情報が正規のタイミングでは受
信されないことを確実に認識することができ、その認識
の結果に適応した通信処理を起動することができる。
送路を介して受信される情報が正規のタイミングでは受
信されないことを確実に認識することができ、その認識
の結果に適応した通信処理を起動することができる。
【００３３】請求項５に記載の発明にかかわるデータ通
信制御装置では、請求項４に記載の発明にかかわるデー
タ通信制御装置において、上り伝送路に対する情報の送
出を機器に要求しあるいは下り伝送路に対する情報の送
出をその機器に通知する信号の信号線２３を有し、その
信号線がパスとして共用される。
信制御装置では、請求項４に記載の発明にかかわるデー
タ通信制御装置において、上り伝送路に対する情報の送
出を機器に要求しあるいは下り伝送路に対する情報の送
出をその機器に通知する信号の信号線２３を有し、その
信号線がパスとして共用される。
【００３４】したがって、請求項４に記載の発明で行わ
れた通知が、これらの伝送路を介して行われる通信のハ
ンドシェークにかかかわる信号線を利用して確実にかつ
安価に行われる。
れた通知が、これらの伝送路を介して行われる通信のハ
ンドシェークにかかかわる信号線を利用して確実にかつ
安価に行われる。
【００３５】
【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。本実施例のハードウエアの構成につ
いては、図７に示す従来例と同じであるから、ここでは
簡単のためその説明を省略する。さらに、以下では、簡
単のため、プロセッサ８０には、通信処理タスクを起動
するタイマに併せて後述のハードウエアタイマが内蔵さ
れているものとする。
て詳細に説明する。本実施例のハードウエアの構成につ
いては、図７に示す従来例と同じであるから、ここでは
簡単のためその説明を省略する。さらに、以下では、簡
単のため、プロセッサ８０には、通信処理タスクを起動
するタイマに併せて後述のハードウエアタイマが内蔵さ
れているものとする。
【００３６】図３は、本実施例の動作フローチャート
（１）である。図４は、本実施例の動作フローチャート
（２）である。これらの図において、図１０及び図１２
に示すものと同じ処理については、同じ番号を付与して
示し、以下ではその説明を省略する。
（１）である。図４は、本実施例の動作フローチャート
（２）である。これらの図において、図１０及び図１２
に示すものと同じ処理については、同じ番号を付与して
示し、以下ではその説明を省略する。
【００３７】図５は、本実施例の動作フローチャート
（３）である。図６は、本実施例の動作タイミングチャ
ートである。図において、(1)〜(3)は、それぞれ図１１
(1)〜(3)にそれぞれ示すタイミングと同じであるから、
ここではその説明を省略する。
（３）である。図６は、本実施例の動作タイミングチャ
ートである。図において、(1)〜(3)は、それぞれ図１１
(1)〜(3)にそれぞれ示すタイミングと同じであるから、
ここではその説明を省略する。
【００３８】なお、本実施例と図１及び図２に示すブロ
ック図との対応関係については、受信レジスタ７６は受
信レジスタ１１に対応し、送信レジスタ７８は送信レジ
スタ１３に対応し、ＲＥ７７、ＴＥ７９およびプロセッ
サ８０は受信制御部１２、送信制御手段１４、送信状態
監視手段１５および通知手段２１に対応し、ＣＳ信号線
７４は信号線２３に対応する。
ック図との対応関係については、受信レジスタ７６は受
信レジスタ１１に対応し、送信レジスタ７８は送信レジ
スタ１３に対応し、ＲＥ７７、ＴＥ７９およびプロセッ
サ８０は受信制御部１２、送信制御手段１４、送信状態
監視手段１５および通知手段２１に対応し、ＣＳ信号線
７４は信号線２３に対応する。
【００３９】以下、図３〜図６及び図７を参照して請求
項１ないし請求項３に記載の発明に対応した本実施例の
動作を説明する。プロセッサ８０は、主記憶上にエラー
フラグＥＲＲ（図示されない。）を有し、通信処理タク
スの初期設定の過程（図３(1))でそのエラーフラグの論
理レベルを「０」に初期設定する（図３(a))。なお、以
下では、このような通信処理タスク及び上述した受信割
り込み処理の手順に基づいて行われる正常な単位情報
（伝送情報）の送受については、従来例と同じであるか
ら、ここではその説明を省略する。
項１ないし請求項３に記載の発明に対応した本実施例の
動作を説明する。プロセッサ８０は、主記憶上にエラー
フラグＥＲＲ（図示されない。）を有し、通信処理タク
スの初期設定の過程（図３(1))でそのエラーフラグの論
理レベルを「０」に初期設定する（図３(a))。なお、以
下では、このような通信処理タスク及び上述した受信割
り込み処理の手順に基づいて行われる正常な単位情報
（伝送情報）の送受については、従来例と同じであるか
ら、ここではその説明を省略する。
【００４０】このような単位情報の送受の過程では、プ
ロセッサ８０が割り込み禁止状態で処理を行っていたり
優先順位が高い他の割り込み処理を実行しているときに
受信割り込みが発生したり、従局７２から後続の単位情
報の送出が開始された後に、その受信割り込み処理が起
動されたり送信レジスタ７８に後続の単位情報が書き込
まれる（図６(4),(5))と、その単位情報はクロック信号
線７５を介して従局７２から与えられるクロック信号の
第二番目以降の周期から下り伝送路に送出される（図６
(6))。
ロセッサ８０が割り込み禁止状態で処理を行っていたり
優先順位が高い他の割り込み処理を実行しているときに
受信割り込みが発生したり、従局７２から後続の単位情
報の送出が開始された後に、その受信割り込み処理が起
動されたり送信レジスタ７８に後続の単位情報が書き込
まれる（図６(4),(5))と、その単位情報はクロック信号
線７５を介して従局７２から与えられるクロック信号の
第二番目以降の周期から下り伝送路に送出される（図６
(6))。
【００４１】また、このような状態で後続の受信割り込
みが発生したときには、送信レジスタ７８に未送信のビ
ットが残留しているために、ＴＥ７９はセットされな
い。プロセッサ８０は、このような受信割り込みに応じ
て起動される受信割り込み処理の過程で受信レジスタ７
６に保持された単位情報を暫定格納領域８２に格納し、
かつＲＥ７７をリセットした（図４(1),(2))時点でＴＥ
７９の論理値を読み取ってチェックし（図４(a))、その
論理値が「１」であると先行する単位情報の送信が正常
に完了したと認識して従来例と同様の処理（図４(3),
(4))を行う。
みが発生したときには、送信レジスタ７８に未送信のビ
ットが残留しているために、ＴＥ７９はセットされな
い。プロセッサ８０は、このような受信割り込みに応じ
て起動される受信割り込み処理の過程で受信レジスタ７
６に保持された単位情報を暫定格納領域８２に格納し、
かつＲＥ７７をリセットした（図４(1),(2))時点でＴＥ
７９の論理値を読み取ってチェックし（図４(a))、その
論理値が「１」であると先行する単位情報の送信が正常
に完了したと認識して従来例と同様の処理（図４(3),
(4))を行う。
【００４２】しかし、反対にＴＥ７９の論理値が「０」
である場合には、プロセッサ８０は、先行する単位情報
の送信が遅れて開始されたものと認識し、エラーフラグ
ＥＲＲの論理値を「１」に設定し、かつ上述したハード
ウエアタイマにカウント値Ｔ err を設定してそのハード
ウエアタイマの最終カウントに応じた割り込みの受け付
けを可能として処理を完結する（図４(b),図６(a))。
である場合には、プロセッサ８０は、先行する単位情報
の送信が遅れて開始されたものと認識し、エラーフラグ
ＥＲＲの論理値を「１」に設定し、かつ上述したハード
ウエアタイマにカウント値Ｔ err を設定してそのハード
ウエアタイマの最終カウントに応じた割り込みの受け付
けを可能として処理を完結する（図４(b),図６(a))。
【００４３】ハードウエアタイマは、上述したカウント
値Ｔerr のカウントを行い、最終カウントの時点でプロ
セッサ８０に割り込み信号を与える。プロセッサ８０
は、このような割り込み信号に応じて図５に示す割り込
み処理を起動し、その割り込み処理の過程でフラグＣＯ
ＭＥの論理値を「１」に設定して処理を完結する（図５
(a))。
値Ｔerr のカウントを行い、最終カウントの時点でプロ
セッサ８０に割り込み信号を与える。プロセッサ８０
は、このような割り込み信号に応じて図５に示す割り込
み処理を起動し、その割り込み処理の過程でフラグＣＯ
ＭＥの論理値を「１」に設定して処理を完結する（図５
(a))。
【００４４】一方、通信処理タスクでは、プロセッサ８
０は、上述したように単位情報の送信が不正常に遅れた
場合にもフラグＣＯＭＥの論理値が確実に「１」に設定
されるので、従来例と同様にしてＣＳ信号線７４の論理
レベルをハイレベルに設定することにより、従局７２に
後続の伝送情報の送信開始を保留することを要求し（図
３(7),図６(b))と共に、受信割り込みの受け付けを禁止
する（図１０(8))。さらに、プロセッサ８０は、エラー
フラグＥＲＲの論理値を参照し、その論理値が「０」で
あると全ての単位情報が正常に送信されたと認識して暫
定格納領域８２に蓄積された全ての単位情報を常駐格納
領域８３に転送した後に処理を完結する（図３(9))。
０は、上述したように単位情報の送信が不正常に遅れた
場合にもフラグＣＯＭＥの論理値が確実に「１」に設定
されるので、従来例と同様にしてＣＳ信号線７４の論理
レベルをハイレベルに設定することにより、従局７２に
後続の伝送情報の送信開始を保留することを要求し（図
３(7),図６(b))と共に、受信割り込みの受け付けを禁止
する（図１０(8))。さらに、プロセッサ８０は、エラー
フラグＥＲＲの論理値を参照し、その論理値が「０」で
あると全ての単位情報が正常に送信されたと認識して暫
定格納領域８２に蓄積された全ての単位情報を常駐格納
領域８３に転送した後に処理を完結する（図３(9))。
【００４５】しかし、エラーフラグＥＲＲの論理値が
「１」である場合には、プロセッサ８０は、送信された
単位情報の何れかが上述したにように不正常に遅れて送
信されて従局７２は正確に受信できないので、常駐格納
領域８３に暫定格納領域８２の内容を転送する処理を省
略して処理を完結する。
「１」である場合には、プロセッサ８０は、送信された
単位情報の何れかが上述したにように不正常に遅れて送
信されて従局７２は正確に受信できないので、常駐格納
領域８３に暫定格納領域８２の内容を転送する処理を省
略して処理を完結する。
【００４６】このように本実施例によれば、受信割り込
み処理の起動が遅れたりその割り込み処理の過程で優先
順位の高い割り込み処理が起動されることに起因して、
送信レジスタ７８に後続の単位情報が書き込まれるタイ
ミングが遅れ、その単位情報の送信が正常に行われなか
ったことが確実に検出されるので、データの転送効率の
低下を抑えつつ送信処理の打ち切り、再送その他の対応
策を円滑に施すことが可能となる。
み処理の起動が遅れたりその割り込み処理の過程で優先
順位の高い割り込み処理が起動されることに起因して、
送信レジスタ７８に後続の単位情報が書き込まれるタイ
ミングが遅れ、その単位情報の送信が正常に行われなか
ったことが確実に検出されるので、データの転送効率の
低下を抑えつつ送信処理の打ち切り、再送その他の対応
策を円滑に施すことが可能となる。
【００４７】以下、請求項３及び請求項４に記載の発明
に対応した本実施例の動作を説明する。プロセッサ８０
は、全ての単位情報が正常に送信された場合には、最終
の単位情報を受信したときに受信割り込み処理の過程で
フラグＣＯＭＥの論理値を「１」に設定し（図４(4))、
かつ通信処理タスクにおいてそのフラグを認識してＣＳ
信号線７４の論理レベルをハイレベルに設定する（図３
（６）,(7))。
に対応した本実施例の動作を説明する。プロセッサ８０
は、全ての単位情報が正常に送信された場合には、最終
の単位情報を受信したときに受信割り込み処理の過程で
フラグＣＯＭＥの論理値を「１」に設定し（図４(4))、
かつ通信処理タスクにおいてそのフラグを認識してＣＳ
信号線７４の論理レベルをハイレベルに設定する（図３
（６）,(7))。
【００４８】しかし、何れかの単位情報が上述した理由
により正常に送信されなかった場合には、ハードウエア
タイマが出力する割り込み信号に応じて起動される割り
込み処理の過程でフラグＣＯＭＥの論理値が「１」に設
定され（図５(a))、かつそのフラグが同様にしてプロセ
ッサ８０によって認識される（図３(6))まで、ＣＳ信号
線７４の論理レベルがローレベルに保持される。
により正常に送信されなかった場合には、ハードウエア
タイマが出力する割り込み信号に応じて起動される割り
込み処理の過程でフラグＣＯＭＥの論理値が「１」に設
定され（図５(a))、かつそのフラグが同様にしてプロセ
ッサ８０によって認識される（図３(6))まで、ＣＳ信号
線７４の論理レベルがローレベルに保持される。
【００４９】従局７２は、最終の単位情報の送出を完了
した時点（図６(c))からＣＳ信号線７４の論理レベルが
ハイレベルに復帰するまでの所用時間を計測し、全ての
単位情報が正常に送信された場合にその所用時間（図１
１(a)〜(5)) の最大値を超える場合には、上述したよう
に何れかの単位情報が正常に受信されていないと認識す
る。
した時点（図６(c))からＣＳ信号線７４の論理レベルが
ハイレベルに復帰するまでの所用時間を計測し、全ての
単位情報が正常に送信された場合にその所用時間（図１
１(a)〜(5)) の最大値を超える場合には、上述したよう
に何れかの単位情報が正常に受信されていないと認識す
る。
【００５０】このように本実施例によれば、従局７２
は、自局が受信した単位情報の何れかが対向する主局７
１における割り込み処理の起動が遅れたために正規のも
のでないことを確実に認識し、かつこのような事態に適
応した処理を速やかに起動することができる。
は、自局が受信した単位情報の何れかが対向する主局７
１における割り込み処理の起動が遅れたために正規のも
のでないことを確実に認識し、かつこのような事態に適
応した処理を速やかに起動することができる。
【００５１】なお、上述した実施例では、送信レジスタ
７８に単位情報が書き込まれるタイミングが従局７２が
その単位情報の送出タイミングを与えるクロック信号を
出力した後となったことが、その従局にＣＳ信号線７４
を介して伝達されているが、本発明はこのような構成に
限定されず、確実に同様の通知に供せられるものであれ
ば、例えば、従局７２との間に専用の信号線を設けても
よい。
７８に単位情報が書き込まれるタイミングが従局７２が
その単位情報の送出タイミングを与えるクロック信号を
出力した後となったことが、その従局にＣＳ信号線７４
を介して伝達されているが、本発明はこのような構成に
限定されず、確実に同様の通知に供せられるものであれ
ば、例えば、従局７２との間に専用の信号線を設けても
よい。
【００５２】また、このような専用の信号線が設けられ
た場合には、上述したハードウエアタイマを用いず、そ
の信号線にアクセス可能であれば、上述した事態を速や
かに伝送することも可能である。
た場合には、上述したハードウエアタイマを用いず、そ
の信号線にアクセス可能であれば、上述した事態を速や
かに伝送することも可能である。
【００５３】さらに、上述した各実施例では、個々の割
り込み処理がモノレベルで実行されているが、本発明
は、このような構成に限定されず、多重割り込みが許容
される機器にも同様に適用可能である。
り込み処理がモノレベルで実行されているが、本発明
は、このような構成に限定されず、多重割り込みが許容
される機器にも同様に適用可能である。
【００５４】また、上述した各実施例では、送信と受信
とが並行して行われているが、本発明は、このような機
器に限定されず、両者の時間差が既知であってその値の
偏差が所定の範囲内に限られているならば、如何なる機
器にも適用可能である。
とが並行して行われているが、本発明は、このような機
器に限定されず、両者の時間差が既知であってその値の
偏差が所定の範囲内に限られているならば、如何なる機
器にも適用可能である。
【００５５】さらに、上述した各実施例では、下り伝送
路に対する単位情報の送信タイミングが不正常となった
場合に、その単位情報と並行して上り伝送路を介して従
局から受信された単位情報が廃棄されているが、その単
位情報を処理する事が可能であって有用であるならば、
廃棄しなくてもよい。
路に対する単位情報の送信タイミングが不正常となった
場合に、その単位情報と並行して上り伝送路を介して従
局から受信された単位情報が廃棄されているが、その単
位情報を処理する事が可能であって有用であるならば、
廃棄しなくてもよい。
【００５６】また、上述した各実施例では、従局７２に
よって生成されたクロック信号が主局７１に供給されて
いるが、本発明は、このような構成に限定されず、例え
ば、主局７１が生成して従局７２に供給したり、これら
の局に共通のクロック発生器を別途設けてもよい。
よって生成されたクロック信号が主局７１に供給されて
いるが、本発明は、このような構成に限定されず、例え
ば、主局７１が生成して従局７２に供給したり、これら
の局に共通のクロック発生器を別途設けてもよい。
【００５７】さらに、このようなクロック信号について
は、下り伝送路と上り伝送路とを介して伝送される単位
情報の伝送速度を与えるものに限定されず、例えば、そ
の単位情報の伝送タイミングを与える同期信号であって
もよく、その同期信号については上り伝送路と下り伝送
路とに伝送される単位情報の語長および伝送速度の異同
および組み合わせに適応したものに設定可能である。
は、下り伝送路と上り伝送路とを介して伝送される単位
情報の伝送速度を与えるものに限定されず、例えば、そ
の単位情報の伝送タイミングを与える同期信号であって
もよく、その同期信号については上り伝送路と下り伝送
路とに伝送される単位情報の語長および伝送速度の異同
および組み合わせに適応したものに設定可能である。
【００５８】また、上述した各実施例では、上り伝送路
と下り伝送路との伝送方式として調歩同期方式が適用さ
れているが、単位情報の語長、伝送速度、パリティビッ
ト、スタートビット、ストップビットその他について
は、如何なるものを適用してもよい。
と下り伝送路との伝送方式として調歩同期方式が適用さ
れているが、単位情報の語長、伝送速度、パリティビッ
ト、スタートビット、ストップビットその他について
は、如何なるものを適用してもよい。
【００５９】
【発明の効果】以上説明したように請求項１に記載の発
明では、上り伝送路を介して受信される情報の受信完了
に応じた処理に並行して、先行して下り伝送路に情報が
所定時間以上遅れて送信されているか否かが判定され、
その結果が送信状態情報として出力される。
明では、上り伝送路を介して受信される情報の受信完了
に応じた処理に並行して、先行して下り伝送路に情報が
所定時間以上遅れて送信されているか否かが判定され、
その結果が送信状態情報として出力される。
【００６０】したがって、送信制御手段の処理の遅れに
起因して不正規なタイミングで下り伝送路に対する情報
の送出が行われたことが的確に検出され、このような状
態に適応した通信処理を確実に施すことが可能となる。
起因して不正規なタイミングで下り伝送路に対する情報
の送出が行われたことが的確に検出され、このような状
態に適応した通信処理を確実に施すことが可能となる。
【００６１】請求項２に記載の発明では、同期信号とし
て下り伝送路と上り伝送路とを介して伝送される情報の
伝送速度を与えるビット同期信号が用いられ、ハードウ
エアがこのようなビット同期信号を生成するハードウエ
アを含まず構成され、低廉化、小型化、および消費電力
の節減がはかられる。
て下り伝送路と上り伝送路とを介して伝送される情報の
伝送速度を与えるビット同期信号が用いられ、ハードウ
エアがこのようなビット同期信号を生成するハードウエ
アを含まず構成され、低廉化、小型化、および消費電力
の節減がはかられる。
【００６２】請求項３に記載の発明では、下り伝送路と
上り伝送路とを介して伝送される各情報の語長が等しい
ので、これらの情報について共通のフレーム同期をとる
ことが可能となってハードウエアの構成が簡略化され
る。 請求項４に記載の発明では、送信状態監視手段に
よって出力された送信状態情報が下り伝送路以外のパス
を介してその伝送路を介して対向する機器に通知される
ので、その機器は、上述した情報が正規のタイミングで
は受信されていないことを確実に認識することができ、
その認識の結果に適応した通信処理を起動することがで
きる。
上り伝送路とを介して伝送される各情報の語長が等しい
ので、これらの情報について共通のフレーム同期をとる
ことが可能となってハードウエアの構成が簡略化され
る。 請求項４に記載の発明では、送信状態監視手段に
よって出力された送信状態情報が下り伝送路以外のパス
を介してその伝送路を介して対向する機器に通知される
ので、その機器は、上述した情報が正規のタイミングで
は受信されていないことを確実に認識することができ、
その認識の結果に適応した通信処理を起動することがで
きる。
【００６３】請求項５に記載の発明では、上り伝送路に
対する情報の送出を機器に要求しあるいは下り伝送路に
対する情報の送出期間をその機器に通知する２値信号の
信号線がパスとして共用されるので、これらの伝送路を
介して行われる通信のハンドシェークにかかかわる信号
線を利用して同様の通知が確実にかつ安価に行われる。
対する情報の送出を機器に要求しあるいは下り伝送路に
対する情報の送出期間をその機器に通知する２値信号の
信号線がパスとして共用されるので、これらの伝送路を
介して行われる通信のハンドシェークにかかかわる信号
線を利用して同様の通知が確実にかつ安価に行われる。
【００６４】したがって、本発明が適用された電子機器
では、個々の機能や負荷を分担するプロセッサのハード
ウエアおよびソフトウエアにかかわる制約を抑えつつ、
機能分散や負荷分散による連携動作が確実に行われ、信
頼性および性能が高められる。また、このような制約に
適応した種々の技術を適用することによるハードウエア
やソフトウエアの構成の複雑化が軽微であるので、低廉
化および小型化が並行してはかられる。
では、個々の機能や負荷を分担するプロセッサのハード
ウエアおよびソフトウエアにかかわる制約を抑えつつ、
機能分散や負荷分散による連携動作が確実に行われ、信
頼性および性能が高められる。また、このような制約に
適応した種々の技術を適用することによるハードウエア
やソフトウエアの構成の複雑化が軽微であるので、低廉
化および小型化が並行してはかられる。
【図１】請求項１ないし請求項３に記載の発明の原理ブ
ロック図である。
ロック図である。
【図２】請求項４および請求項５に記載の発明の原理ブ
ロック図である。
ロック図である。
【図３】本実施例の動作フローチャート(1)である。
【図４】本実施例の動作フローチャート(2)である。
【図５】本実施例の動作フローチャート(3)である。
【図６】本実施例の動作タイミングチャートである。
【図７】従来のデータ通信制御装置の構成例を示す図で
ある。
ある。
【図８】送信バッファの構成を示す図である。
【図９】受信バッファの構成を示す図である。
【図１０】従来例の動作フローチャート(1)である。
【図１１】従来例の動作タイミングチャートである。
【図１２】従来例の動作フローチャート(2)である。
１１ 受信レジスタ １２ 受信制御手段 １３ 送信レジスタ １４ 送信制御手段 １５ 送信状態監視手段 ２１ 通知手段 ２３ 信号線 ７１ 主局 ７２ 従局 ７３U 上り伝送路 ７３D 下り伝送路 ７４ ＣＳ信号線 ７５ クロック信号線 ７６ 受信レジスタ ７７ 受信ステータスレジスタ（ＲＥ） ７８ 送信レジスタ ７９ 送信ステータスレジスタ（ＴＥ） ８０ プロセッサ（ＣＰＵ） ８１ 送信バッファ（ＴＤＩ） ８２ 暫定格納領域（ＲＢＵＦ） ８３ 常駐格納領域（ＲＤ）
Claims (5)
- 【請求項１】 全二重回線を形成する上り伝送路と下り
伝送路とを介して対向する機器からその上り伝送路を介
して与えられる単位長の情報を取り込み、入力される同
期信号に同期して直ー並列変換する受信レジスタと、 前記直ー並列変換の進捗状況を監視してその完了を検出
し、かつ前記受信レジスタによって直ー並列変換された
情報を順次組み合わせて前記機器から前記上り伝送路に
送出された伝送情報を復元する受信制御手段と、 所定語長の情報が与えられ、その情報を前記同期信号に
同期して並ー直列変換して前記下り伝送路に送出する送
信レジスタと、 前記機器に伝送すべき伝送情報を前記語長毎に分割して
生成された複数の情報が与えられ、前記並ー直列変換の
進捗状況を監視してその並ー直列変換の完了を検出した
ときにその情報を順次前記送信レジスタに与える送信制
御手段とを備えたデータ通信制御装置において、 前記下り伝送路と前記上り伝送路とに一部あるいは全て
が並行して伝送される情報について、前記送信制御手段
に許容される最小処理速度に基づいて前記送信レジスタ
が行う送出の完了と、前記受信レジスタが行う直ー並列
変換の完了との時間差が予め与えられ、その直ー並列変
換が完了した時点からその時間差以上経過したときに送
出が完了したか否か判定し、その結果を送信状態情報と
して出力する送信状態監視手段を備えたことを特徴とす
るデータ通信制御装置。 - 【請求項２】 請求項１に記載のデータ通信制御装置に
おいて、 同期信号として下り伝送路と上り伝送路とを介して伝送
される情報の伝送速度を与えるビット同期信号が用いら
れたことを特徴とするデータ通信制御装置。 - 【請求項３】 請求項１に記載のデータ通信制御装置に
おいて、 下り伝送路を介して伝送される情報と上り伝送路を介し
て伝送される情報との語長が等しいことを特徴とするデ
ータ通信制御装置。 - 【請求項４】 請求項１ないし請求項３の何れか１項に
記載のデータ通信制御装置において、 送信状態監視手段１５によって出力された送信状態情報
を下り伝送路以外のパスを介して機器に通知する通知手
段を備えたことを特徴とするデータ通信制御装置。 - 【請求項５】 請求項４に記載のデータ通信制御装置に
おいて、 上り伝送路に対する情報の送出を機器に要求しあるいは
下り伝送路に対する情報の送出開始をその機器に通知す
る信号の信号線を有し、 前記信号線がパスとして共用されたことを特徴とするデ
ータ通信制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265672A JPH08123770A (ja) | 1994-10-28 | 1994-10-28 | データ通信制御装置 |
| US08/522,661 US5745704A (en) | 1994-10-28 | 1995-09-01 | Data communication control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265672A JPH08123770A (ja) | 1994-10-28 | 1994-10-28 | データ通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08123770A true JPH08123770A (ja) | 1996-05-17 |
Family
ID=17420394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265672A Pending JPH08123770A (ja) | 1994-10-28 | 1994-10-28 | データ通信制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5745704A (ja) |
| JP (1) | JPH08123770A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103078727A (zh) * | 2013-01-06 | 2013-05-01 | 中国电子科技集团公司第十研究所 | 提高数传接收机帧同步性能的方法 |
| JP2015513853A (ja) * | 2012-02-28 | 2015-05-14 | ヴァレオ システム ドゥ コントロール モトゥール | 全二重同期シリアルリンクを用いる、少なくとも１つの第１のシステムと少なくとも１つの第２のシステムとの間の定期通信の方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3254434B2 (ja) * | 1999-04-13 | 2002-02-04 | 三菱電機株式会社 | データ通信装置 |
| WO2003045033A1 (en) * | 2001-11-22 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Data transmission system, data transmission apparatus, data reception apparatus, and data transmission method |
| US9244872B2 (en) | 2012-12-21 | 2016-01-26 | Ati Technologies Ulc | Configurable communications controller |
| US9208113B2 (en) | 2013-01-15 | 2015-12-08 | Apple Inc. | Deferred inter-processor interrupts |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710871A (en) * | 1982-11-01 | 1987-12-01 | Ncr Corporation | Data transmitting and receiving apparatus |
| JPS62159947A (ja) * | 1986-01-08 | 1987-07-15 | Matsushita Electric Ind Co Ltd | 通信端末装置 |
| US4744079A (en) * | 1986-10-01 | 1988-05-10 | Gte Communication Systems Corporation | Data packet multiplexer/demultiplexer |
| US4815099A (en) * | 1987-07-30 | 1989-03-21 | Iwatsu Electric Co., Ltd. | Data circuit-terminating equipment |
| JP2863653B2 (ja) * | 1991-07-16 | 1999-03-03 | 三菱電機株式会社 | 通信装置内蔵マイクロコンピュータ |
-
1994
- 1994-10-28 JP JP6265672A patent/JPH08123770A/ja active Pending
-
1995
- 1995-09-01 US US08/522,661 patent/US5745704A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015513853A (ja) * | 2012-02-28 | 2015-05-14 | ヴァレオ システム ドゥ コントロール モトゥール | 全二重同期シリアルリンクを用いる、少なくとも１つの第１のシステムと少なくとも１つの第２のシステムとの間の定期通信の方法 |
| CN103078727A (zh) * | 2013-01-06 | 2013-05-01 | 中国电子科技集团公司第十研究所 | 提高数传接收机帧同步性能的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5745704A (en) | 1998-04-28 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040701 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |