JPH08123838A - Ａｓｉｃメモリおよびそれを用いたマイクロコンピュータ、ならびにメモリ設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 顧客の要求によって多様に変化するメモリの
構成、容量に応じて最適な制御信号発生タイミングを設
定し、構成、容量に見合った最高性能が実現できるＡＳ
ＩＣメモリ、マイクロコンピュータおよびメモリ設計技
術を提供する。 【構成】 セミカスタムＬＳＩ用コンパイルドメモリで
あって、複数のメモリセルＭ．Ｃによるメモリアレイ
Ｍ．ＡＲＹ、ＸメインデコーダＸ−ＤＥＣおよびＹメイ
ンデコーダＹ−ＤＥＣ、ＸプリデコーダＸ−ＰＤＥＣお
よびＹプリデコーダＹ−ＰＤＥＣ、Ｘ／Ｙ入力バッファ
Ｘ／Ｙ−ＩＮ、Ｙ選択回路Ｙ−ＳＥＬ、センスアンプ
Ｓ．Ａ、出力バッファＯ．Ｂ、書き込みアンプＷ．Ａに
加えて、タイミング調整回路Ｔ．Ｃが追加され、自動設
計プログラムによってタイミング調整回路Ｔ．Ｃの遅延
時間およびＣＭＯＳインバータのゲート長または段数が
算出されてレイアウトに反映されるようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＳＩＣ(Application
Specific Integrated Circuit) メモリの設計技術に関
し、たとえばＡＳＩＣ、セルベースＩＣなどのセミカス
タムＬＳＩ用コンパイルドメモリ、特に拡散層から最適
化設計を行う高性能メモリモジュール（Embedded Array
用 Diffused RAM ）の自動設計に用いて好適なＡＳＩＣ
メモリおよびそれを用いたマイクロコンピュータ、なら
びにメモリ設計方法に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、拡散層から最適化設計を行う
高性能メモリモジュールに関しては、日経マグロウヒル
社、１９８５年９月９日発行の「日経エレクトロニク
ス」Ｐ１６６〜Ｐ１９２などに記載されており、ＡＳＩ
Ｃ、セルベースＩＣなどのセミカスタムＬＳＩ用コンパ
イルドメモリの設計は、構成、容量が異なる複数のメモ
リに対し、共通のセルライブラリから抽出された部品を
組み合わせてメモリを構築している。

【０００３】一方、メモリ内部の制御信号は、上記セル
ライブラリから抽出された部品の１つである制御信号発
生回路とタイミング設定回路によって作られており、設
計者は誤動作などの不良が発生しないように制御信号の
発生タイミングをタイミング設定回路によって調整して
いる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なタイミング設定回路技術においては、１つの制御信号
に対して１種類の制御信号発生タイミングしか用意され
ておらず、顧客の要求に応じてメモリ構成、容量が変化
しても制御信号発生タイミングは一律に設定されてい
る。

【０００５】従って、あらゆる構成で誤動作を防止する
ため、制御信号発生タイミングは最大構成、最大容量を
想定して設定されている。このため、本来、高速動作が
可能な小容量のメモリでも最大容量のメモリと同一の制
御信号発生タイミングを使わざるを得ず、動作速度を高
速化する妨げとなっている。

【０００６】また、このようなＡＳＩＣメモリは、ＤＲ
ＡＭ、ＳＲＡＭなどのようにメモリの構成および容量が
固定で、６４Ｋ，１６Ｋ，４Ｋのような専用に一種類の
設計で可能となる汎用メモリに対して、顧客の多様な要
求に対応して設計されるものであり、よってこのＡＳＩ
Ｃメモリには顧客の要求に最適な設計を共通のライブラ
リを用いて行うことが望まれている。

【０００７】そこで、本発明の目的は、顧客の要求によ
って多様に変化するメモリの構成、容量に応じて最適な
制御信号発生タイミングを設定し、構成、容量に見合っ
た最高性能を実現することができるＡＳＩＣメモリおよ
びそれを用いたマイクロコンピュータ、ならびにメモリ
設計方法を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明のＡＳＩＣメモリは、特
定の顧客または特定の機器用に開発する特定用途向け集
積回路のメモリであり、このメモリの構成および容量に
応じて遅延時間を任意に設定可能なタイミング調整手段
を内蔵するものである。

【００１１】また、本発明のマイクロコンピュータは、
前記ＡＳＩＣメモリの他に、少なくともＣＰＵおよびそ
の周辺回路を集積して構成するものであり、たとえばＥ
ＷＳ(Engineering Work Station)携帯電話などの通信機
器、ノート型パーソナルコンピュータなどのＯＡ機器、
カメラ一体型ＶＴＲなどの家電機器に内蔵するものであ
る。

【００１２】さらに、本発明のメモリ設計方法は、ＡＳ
ＩＣメモリの設計に適用され、メモリの構成および容量
に応じて変化するアドレス確定時間に対応し、タイミン
グ調整手段により制御信号内部タイミングを調整するも
のである。

【００１３】このＡＳＩＣメモリとして、拡散層から最
適化設計を行うＡＳＩＣ用高性能メモリモジュールを設
計する場合には、遅延時間を任意に設定するために、タ
イミング調整手段に２段のＣＭＯＳインバータを用い、
このＣＭＯＳインバータを構成するＭＯＳＦＥＴのゲー
ト長を変更するようにしたものである。

【００１４】また、ゲートアレイなどのＡＳＩＣ用メモ
リモジュールを設計する場合には、タイミング調整手段
にＣＭＯＳインバータを用い、このＣＭＯＳインバータ
の段数を変更するようにしたものである。

【００１５】さらに、ＡＳＩＣメモリの自動設計に適用
する場合には、タイミング調整手段の遅延時間およびＣ
ＭＯＳインバータのゲート長または段数を、メモリ構成
および容量を表すパラメータを用いて予め式化してお
き、顧客要求によりパラメータが決定すると、自動設計
プログラムによって自動的に遅延時間およびゲート長ま
たは段数を算出してレイアウトに反映するようにしたも
のである。

【００１６】

【作用】前記したＡＳＩＣメモリおよびそれを用いたマ
イクロコンピュータ、ならびにメモリ設計方法によれ
ば、遅延時間を任意に設定できるタイミング調整手段が
内蔵されているため、メモリの構成および容量に応じて
変化するアドレス確定時間に対応し、制御信号内部タイ
ミング、特に書き込みアンプ活性化信号の発生タイミン
グが調整でき、メモリの構成、容量に応じた最適な制御
信号内部タイミングを得ることができる。

【００１７】また、タイミング調整手段はＣＭＯＳイン
バータを用いた遅延回路からなるが、このＣＭＯＳイン
バータを構成するＭＯＳＦＥＴのゲート長を調整するこ
とによって遅延時間を制御しているため、特に拡散層か
ら最適化設計を行うＡＳＩＣ用高性能メモリモジュール
を設計する場合などに遅延時間を細かく調整することが
できる。

【００１８】さらに、ＣＭＯＳインバータの段数を変更
して遅延時間を調整する場合は、微調整には適さない
が、特にゲートアレイなどの固定ゲート長のＡＳＩＣ用
メモリモジュールを設計する場合に良好に適用可能とな
り、このように応用範囲を広くすることができる。

【００１９】これにより、制御信号内部タイミングを可
変とすることによって、メモリの構成、容量に応じた高
速動作を実現し、また必要十分な動作マージンを確保し
て誤書き込みなどの誤動作を防止することができる。

【００２０】特に、このＡＳＩＣメモリを自動設計によ
る特定の顧客または特定の機器用に開発するＡＳＩＣマ
イクロコンピュータ、さらにこのマイクロコンピュータ
を内蔵するＥＷＳなどの通信機器、ＯＡ機器、家電機器
などに用いた場合には、パラメータ（Ｒｏｗ，Ｃｏｌｕ
ｍｎ，Ｂｉｔ）と遅延時間およびゲート長または段数と
の関係に基づいて、自動設計による設計効率の向上を図
ることができる。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２２】（実施例１）図１は本発明の一実施例であ
る制御信号内部タイミング調整機能を有するＡＳＩＣメ
モリを示す概略回路構成図、図２は本実施例における制
御信号内部タイミング調整機能を説明するタイミングチ
ャート、図３はＡＳＩＣメモリにおける制御信号内部タ
イミング調整回路を示す概略回路図、図４(a),(b) はＣ
ＭＯＳインバータのゲート長変更または段数変更による
タイミング調整回路を示す回路図、図５は自動設計プロ
グラムを適用した場合の処理を示すフローチャート、図
６は本実施例のＡＳＩＣメモリを用いたマイクロコンピ
ュータを示す概略構成図である。

【００２３】まず、図１により本実施例のＡＳＩＣメモ
リの構成を説明する。

【００２４】本実施例のＡＳＩＣメモリは、たとえば特
定の顧客または特定の機器用に開発するセミカスタムＬ
ＳＩ用コンパイルドメモリとされ、複数のメモリセル
Ｍ．ＣによるメモリアレイＭ．ＡＲＹ、Ｘメインデコー
ダＸ−ＤＥＣおよびＹメインデコーダＹ−ＤＥＣ、Ｘプ
リデコーダＸ−ＰＤＥＣおよびＹプリデコーダＹ−ＰＤ
ＥＣ、Ｘ／Ｙ入力バッファＸ／Ｙ−ＩＮ、Ｙ選択回路Ｙ
−ＳＥＬ、センスアンプＳ．Ａ、出力バッファＯ．Ｂ、
書き込みアンプＷ．Ａに加えて、後述するタイミング調
整回路Ｔ．Ｃが追加されて構成されている。

【００２５】次に、本実施例の作用について、始めにＡ
ＳＩＣメモリの概略動作を図１により説明する。

【００２６】まず、Ｘアドレス信号ＡＤＤ０〜ｎはＸ／
Ｙ入力バッファＸ／Ｙ−ＩＮから取り込まれ、Ｘプリデ
コーダＸ−ＰＤＥＣ、ＸメインデコーダＸ−ＤＥＣによ
ってワードドライバを選択し、所望のワード線を立ち上
げる。同様に、Ｙアドレス信号ＡＤＤ０〜ｎはＸ／Ｙ入
力バッファＸ／Ｙ−ＩＮから取り込まれ、Ｙプリデコー
ダＹ−ＰＤＥＣ、ＹメインデコーダＹ−ＤＥＣによって
カラム選択線を立ち上げ、Ｙ選択回路Ｙ−ＳＥＬを介し
て所望のビット線対を選択する。

【００２７】たとえば、書き込み動作の場合は、所望の
ワード線が立ち上がるのを待って、書き込みアンプ活性
化信号ＷＥＰによって書き込みアンプＷ．Ａを活性化し
て入力データＤｉｎをメモリアレイＭ．ＡＲＹ内の選択
された所望のアドレスのメモリセルＭ．Ｃに書き込む。

【００２８】通常、メモリモジュールが選択（ＣＳＢ＝
０）されているときは、必ずいずれかのワード線が立ち
上がっており、所望のワード線が立ち上がる前に書き込
みアンプＷ．Ａを活性化すると、目的とは異なるアドレ
スのメモリセルＭ．Ｃに書き込みを行うことになり、誤
書き込みが発生する。これを防ぐためには、必ず所望の
ワード線が立ち上がってから書き込みアンプＷ．Ａを活
性化しなければならない。

【００２９】ところが、アドレス信号が入力されてから
ワード線が立ち上がるまでの時間（デコード時間）は、
メモリモジュールの構成や容量によって変化する。一般
的には、容量が大きいときにはこのデコード時間が長く
なり、小さいときには短くなる。

【００３０】たとえば、図２に示すように、従来の設計
方法では、メモリ構成（６４Ｋ，１６Ｋ，４Ｋ）によら
ず書き込みアンプ活性化信号（ＷＥＰ１）の発生タイミ
ングは一律であったため、上記デコード時間が最大の場
合に合わせて設計されている。このため、小容量のメモ
リではワード線が立ち上がってから書き込みアンプＷ．
Ａが活性化されるまでに無駄な待ち時間がある。

【００３１】そこで、本発明の実施例では、書き込みア
ンプ活性化信号（ＷＥＰ１，ＷＥＰ２，ＷＥＰ３）の発
生タイミングを可変とすることによって、この待ち時間
を無くしてメモリ構成（６４Ｋ，１６Ｋ，４Ｋ）、容量
に見合った高速書き込み動作を可能にしている。

【００３２】すなわち、図３に示すような書き込みアン
プ活性化信号ＷＥＰのタイミング調整回路（タイミング
調整手段）Ｔ．Ｃを設け、外部書き込み信号ＷＥＢを２
本に分け、一方は直接、もう一方は遅延回路を介して２
入力ＮＯＲゲートに入力されており、この２入力ＮＯＲ
ゲートの出力を書き込みアンプ活性化信号ＷＥＰとして
用いている。ここで遅延回路の遅延時間を調整すること
で書き込みアンプ活性化信号ＷＥＰの発生タイミングを
調整している。

【００３３】具体的には、図４に示すような遅延回路が
用いられ、図４(a) はゲート長変更による遅延時間の調
整手法を示している。遅延回路は２段のＣＭＯＳインバ
ータによって構成されている。ここで、ＣＭＯＳインバ
ータを構成するＭＯＳＦＥＴのゲート長を変更すること
によって遅延時間を調整することができる。

【００３４】たとえば、0.５μｍプロセスを用いた場
合、全てのＭＯＳＦＥＴのゲート長を0.０５μｍ拡大す
ると、遅延時間は約0.０４ｎｓ増加する。このゲート長
と遅延時間の関係は、使用するプロセスや電源、温度な
どの条件によって変化する。この手法は特に、拡散層か
ら最適設計される高性能メモリモジュールに適用して効
果的である。

【００３５】また、図４(b) はＣＭＯＳインバータの段
数変更による遅延時間の調整手法を示している。この遅
延回路を構成するＣＭＯＳインバータを２段で１組と
し、必要に応じて段数を増やすことによって遅延時間を
調整することができる。

【００３６】これには、２段のＣＭＯＳインバータを１
セルとし、メモリの構成や容量に応じてセルを追加する
方法と、１０段程度を１セルとして予め配置しておき、
ＡＬ配線によって必要な段数のみを接続し、使用しない
ＣＭＯＳインバータの入力をＬｏｗまたは（Ｈｉｇｈ）
に固定しておく方法がある。この手法では遅延時間の微
調整には適さないが、ゲートアレイなどのＭＯＳ定数が
固定の製品に適用して効果的である。

【００３７】続いて、自動設計に適用した場合の処理
を、図５のフローチャートに基づいて説明する。このＡ
ＳＩＣ用メモリモジュールの設計には、コンパイラと呼
ばれる自動設計プログラムが使用され、本実施例ではこ
の自動設計プログラムに上記の制御信号の調整方法が取
り入れられている。以下にその内容を説明する。

【００３８】まず、ステップ５０１において、セルライ
ブラリの設計段階でメモリの構成、容量によりデコード
時間がどのように変化するかをシミュレーションによっ
て調べる。これより、メモリの各構成、容量での書き込
みアンプ活性化信号の制御信号発生タイミングを決定す
る。

【００３９】そして、ステップ５０２において、発生タ
イミングをメモリの構成、容量を表すパラメータ（Ｒｏ
ｗ，Ｃｏｌｕｍｎ，Ｂｉｔ）で式化しておく。一方、遅
延回路におけるＣＭＯＳインバータのゲート長と遅延時
間の関係、またはＣＭＯＳインバータの段数と遅延時間
の関係を予め調べておく。

【００４０】このパラメータ（Ｒｏｗ，Ｃｏｌｕｍｎ，
Ｂｉｔ）のそれぞれは、メモリモジュールのメモリアレ
イにおけるＲｏｗ方向のメモリセルの数、Ｃｏｌｕｍｎ
方向のメモリセルの数、さらにメモリアレイの数による
Ｂｉｔ数を示している。

【００４１】この式化においては、たとえばアドレス確
定のデコード時間Ｔdec をＴdec ＝ｆ（Ｒｏｗ，Ｃｏｌ
ｕｍｎ，Ｂｉｔ）とし、また制御信号発生タイミングＴ
wepをＴwep ＝ｇ（Ｌｇ，Ｗ，段数）とした場合に、Ｔd
ec ＜Ｔwep となるように、ゲート長Ｌｇ、ゲート幅
Ｗ、段数を決定することが条件となる。

【００４２】さらに、ステップ５０３において、顧客の
要求でメモリの構成、容量が決定、すなわちＲｏｗ，Ｃ
ｏｌｕｍｎ，Ｂｉｔの各パラメータが決定すると、コン
パイラによって自動的に制御信号発生タイミングが算出
でき、このタイミングを得るためのＣＭＯＳインバータ
のゲート長または段数が決定する。

【００４３】そして、ステップ５０４において、コンパ
イラはセルライブラリからセルを抽出、配列してメモリ
を構築する際、この情報をもとに遅延回路におけるＣＭ
ＯＳインバータのゲート長、またはＣＭＯＳインバータ
の段数を自動的に変更して所望の制御信号発生タイミン
グを実現する。

【００４４】さらに、ステップ５０５〜５０７におい
て、メモリの構成、容量に応じた最適な制御信号発生タ
イミングを考慮して構築されたメモリモジュールとして
のデータをストリームフォーマットにしてデータベー
ス、さらにマスクデータとして格納することによって設
計効率が向上できる自動設計への適用が可能となる。

【００４５】従って、本実施例のＡＳＩＣメモリによれ
ば、遅延回路を含む書き込みアンプ活性化信号ＷＥＰの
タイミング調整回路Ｔ．Ｃが設けられていることによ
り、このタイミング調整回路Ｔ．Ｃによって書き込みア
ンプ活性化信号ＷＥＰの発生タイミングを調整すること
ができるので、顧客が要求するメモリの構成、容量に応
じた最適な制御信号発生タイミングを得ることができ
る。

【００４６】また、タイミング調整回路Ｔ．Ｃにおい
て、ＣＭＯＳインバータを構成するＭＯＳＦＥＴのゲー
ト長を変更する場合には、遅延時間を細かく調整するこ
とができるので、特に拡散層から最適化設計を行うＡＳ
ＩＣ用高性能メモリモジュールを設計する場合などに適
用できる。

【００４７】さらに、ＣＭＯＳインバータの段数を変更
する場合には、遅延時間の微調整には適さないが、特に
ゲートアレイなどの固定ゲート長のＡＳＩＣ用メモリモ
ジュールを設計する場合などに良好に適用することがで
きる。

【００４８】また、本実施例のようなＡＳＩＣメモリ
は、半導体技術が微細になり、小型を追求するユーザ・
ニーズの高まり、ユーザがＡＳＩＣの設計に慣れたこと
などから、たとえば図６に示すように、ＡＳＩＣメモリ
の他に、ユーザ・ロジック、ＣＰＵおよびその周辺回路
が１チップに集積して構成され、携帯電話などの通信機
器に内蔵されて用いられている。

【００４９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５０】たとえば、本実施例のＡＳＩＣメモリにつ
いては、携帯電話などの通信機器に内蔵されて用いられ
る場合について説明したが、本発明は前記実施例に限定
されるものではなく、ノート型パーソナルコンピュータ
などのＯＡ機器、カメラ一体型ＶＴＲなどの家電機器に
内蔵して用いる場合などについても広く適用可能であ
る。

【００５１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５２】(1).回路設計時に遅延時間を任意に設定可
能なタイミング調整手段が内蔵され、メモリの構成およ
び容量に応じて変化するアドレス確定時間に対応し、制
御信号内部タイミングを調整することにより、メモリの
構成、容量に応じた最適な制御信号内部タイミングを得
ることができるので、メモリの高速動作を実現すること
が可能となる。

【００５３】(2).前記(1) により、制御信号内部タイミ
ングを可変とすることができるので、メモリの構成、容
量に応じて必要十分な動作マージンを確保し、誤書き込
みなどの誤動作を防止することが可能となる。

【００５４】(3).前記(1) において、タイミング調整手
段に２段のＣＭＯＳインバータを用い、このＣＭＯＳイ
ンバータを構成するＭＯＳＦＥＴのゲート長を変更する
場合には、特に拡散層から最適化設計を行うＡＳＩＣ用
高性能メモリモジュールを設計する場合に遅延時間を細
かく調整することが可能となる。

【００５５】(4).前記(1) において、タイミング調整手
段にＣＭＯＳインバータを用い、このＣＭＯＳインバー
タの段数を変更する場合には、特にゲートアレイなどの
固定ゲート長のＡＳＩＣ用メモリモジュールを設計する
場合に良好に適用することが可能となる。

【００５６】(5).前記(1) において、自動設計に適用す
る場合には、顧客要求によりメモリ構成および容量を表
すパラメータが決定すると、自動設計プログラムによっ
て自動的に遅延時間およびゲート長または段数を算出し
てレイアウトに反映することができるので、ＡＳＩＣメ
モリ、これを用いたＡＳＩＣマイクロコンピュータ、さ
らにこのマイクロコンピュータを内蔵するＥＷＳなどの
通信機器、ＯＡ機器、家電機器などの設計効率の向上を
図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である制御信号内部タイミン
グ調整機能を有するＡＳＩＣメモリを示す概略回路構成
図である。

【図２】本実施例における制御信号内部タイミング調整
機能を説明するタイミングチャートである。

【図３】本実施例のＡＳＩＣメモリにおける制御信号内
部タイミング調整回路を示す概略回路図である。

【図４】(a),(b) は本実施例において、ＣＭＯＳインバ
ータのゲート長変更または段数変更によるタイミング調
整回路を示す回路図である。

【図５】本実施例において、自動設計プログラムを適用
した場合の処理を示すフローチャートである。

【図６】本実施例のＡＳＩＣメモリを用いたマイクロコ
ンピュータを示す概略構成図である。

【符号の説明】

Ｍ．Ｃ メモリセル Ｍ．ＡＲＹ メモリアレイ Ｘ−ＤＥＣ Ｘメインデコーダ Ｙ−ＤＥＣ Ｙメインデコーダ Ｘ−ＰＤＥＣ Ｘプリデコーダ Ｙ−ＰＤＥＣ Ｙプリデコーダ Ｘ／Ｙ−ＩＮ Ｘ／Ｙ入力バッファ Ｙ−ＳＥＬ Ｙ選択回路 Ｓ．Ａ センスアンプ Ｏ．Ｂ 出力バッファ Ｗ．Ａ 書き込みアンプ Ｔ．Ｃ タイミング調整回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 圭 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小川 浩章 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 特定の顧客または特定の機器用に開発す
   るＡＳＩＣメモリであって、回路設計時にメモリの構成
   および容量に応じて遅延時間を任意に設定可能なタイミ
   ング調整手段が内蔵されていることを特徴とするＡＳＩ
   Ｃメモリ。
2. 【請求項２】 請求項１記載のＡＳＩＣメモリを用いた
   マイクロコンピュータであって、前記ＡＳＩＣメモリの
   他に、少なくともＣＰＵおよびその周辺回路が集積され
   て構成されていることを特徴とするマイクロコンピュー
   タ。
3. 【請求項３】 請求項２記載のマイクロコンピュータで
   あって、前記マイクロコンピュータが、携帯電話などの
   通信機器、ノート型パーソナルコンピュータなどのＯＡ
   機器、カメラ一体型ＶＴＲなどの家電機器に内蔵されて
   いることを特徴とするマイクロコンピュータ。
4. 【請求項４】 特定の顧客または特定の機器用に開発す
   るＡＳＩＣメモリのメモリ設計方法であって、メモリの
   構成および容量に応じて変化するアドレス確定時間に対
   応し、タイミング調整手段により制御信号内部タイミン
   グを調整することを特徴とするメモリ設計方法。
5. 【請求項５】 請求項４記載のメモリ設計方法であっ
   て、拡散層から最適化設計を行うＡＳＩＣ用高性能メモ
   リモジュールを設計する場合には、前記タイミング調整
   手段に２段のＣＭＯＳインバータを用い、このＣＭＯＳ
   インバータを構成するＭＯＳＦＥＴのゲート長を変更す
   ることによって遅延時間を任意に設定することを特徴と
   するメモリ設計方法。
6. 【請求項６】 請求項４記載のメモリ設計方法であっ
   て、ゲートアレイなどのＡＳＩＣ用メモリモジュールを
   設計する場合には、前記タイミング調整手段にＣＭＯＳ
   インバータを用い、このＣＭＯＳインバータの段数を変
   更することによって遅延時間を任意に設定することを特
   徴とするメモリ設計方法。
7. 【請求項７】 請求項４、５または６記載のメモリ設計
   方法であって、前記タイミング調整手段の遅延時間およ
   び前記ＣＭＯＳインバータのゲート長または段数を、メ
   モリ構成および容量を表すパラメータを用いて予め式化
   しておき、顧客要求により前記パラメータが決定する
   と、自動設計プログラムによって自動的に前記遅延時間
   および前記ゲート長または段数を算出してレイアウトに
   反映することを特徴とするメモリ設計方法。