JPH08124872A

JPH08124872A - 薄膜半導体装置の製造方法

Info

Publication number: JPH08124872A
Application number: JP28135194A
Authority: JP
Inventors: Taketo Hikiji; 丈人曳地; Mutsuya Takahashi; 睦也高橋
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-10-19
Filing date: 1994-10-19
Publication date: 1996-05-17

Abstract

(57)【要約】【目的】マスクにレジスト膜を使用しても暴爆が起き
ないようにすると共に、不純物導入部を活性化するため
の水素がゲート電極の深部やチャネル部にまで到達しな
いようにすること。【構成】絶縁性基板１上に多結晶シリコン膜２，ゲー
ト絶縁膜３，ゲート電極５を形成する。そして、一方の
領域を覆うようにレジスト膜７を形成した後、導入時の
基板発熱量が少ない質量分離型イオン導入装置を用い、
レジスト膜７及びゲート電極５をマスクにして、多結晶
シリコン膜２のソース・ドレイン領域６にリンを導入す
る。次に、レジスト膜７を除去し、先にリンを導入した
領域を覆うようにレジスト膜９を形成した後、質量分離
型イオン導入装置を用いてソース・ドレイン領域８にほ
う素を導入する。そして、レジスト膜９を除去した後、
ソース・ドレイン領域６，８に低エネルギーで水素を導
入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶ディスプレイやイ
メージセンサ等に用いられる薄膜半導体装置の製造方法
に関するものである。

【０００２】

【従来の技術】従来、プレーナ型薄膜トランジスタのソ
ース・ドレイン電極の形成は、ゲート電極をマスクにし
て多結晶シリコン膜に不純物を導入した後、高温の熱処
理を施すことにより不純物を活性化し、抵抗率を下げる
といった方法で行われていた。しかし、その方法では、
熱処理の温度として 600℃以上の温度が必要であり、熱
に弱いガラス基板を用いた薄膜トランジスタに適用する
ことができなかった。そこで、不純物の導入を、非質量
分離型イオン導入装置を用い、かつ、水素希釈のドーピ
ングガスを用いて行うことにより、不純物と同時に水素
も導入することによって、高温度の熱処理を行うことな
く不純物を活性化する方法が提案された（1994年 1月26
日開催，応用電子物性分科会研究例会「ジャイアントマ
イクロエレクトロニクス」（ＴＦＴ関係）予稿集，P30-
35）。

【０００３】（第１従来例）図４は、第１従来例の工程
概略図である。図４において、１はガラス基板等の絶縁
性基板、２は多結晶シリコン膜、３はゲート絶縁膜、４
はゲート電極膜、５はゲート電極、６はソース・ドレイ
ン領域である。

【０００４】（イ）絶縁性基板１上に、アモルファス・
シリコン膜約 100nmをＣＶＤ（化学気相成長）法等によ
り堆積した後、固相成長法，レーザビーム照射等により
結晶化させる。その後、ＣＦ₄，ＳＦ₆等のガスを用い
たＲＩＥ（リアクティブ・イオン・エッチング）若しく
はＣＤＥ（ケミカル・ドライ・エッチング）等のドライ
・エッチングによりパターンニングして、島状の多結晶
シリコン膜２を形成する。

【０００５】（ロ）次に、例えば、ＣＶＤ法により酸化
シリコン（ＳｉＯ₂）膜を約 100nm堆積してゲート絶縁
膜３を形成し、さらにその上に、例えば、スパッタ法に
よりタンタル（Ｔａ）を約 300nm着膜してゲート電極膜
４を形成する。

【０００６】（ハ）続いて、ＣＦ₄，ＳＦ₆等のガスを
用いたＲＩＥ若しくはＣＤＥ等のドライ・エッチングに
より、ゲート電極膜４をパターンニングして、ゲート電
極５を形成する。

【０００７】（ニ）その後、ゲート電極５をマスクにし
て、非質量分離型イオン導入装置を用い、100keV，ドー
ズ量1E16cm^-2の条件で、多結晶シリコン膜２へのＰ⁺，
Ｈ⁺イオンの導入を行って、ソース・ドレイン領域６を
形成する。その際、ドーピングガスとしては、ホスフィ
ン（ＰＨ₃）ガスを水素（Ｈ₂）ガスで希釈したもの
で、ＰＨ₃の濃度を5.0mol％程度にしたものを用いる。

【０００８】以下図示しないが、欠陥準位を水素でパッ
シベートするための水素プラズマ処理を約 350℃で２時
間行った後、層間絶縁膜となるＳｉＯ₂膜約 800nmをＣ
ＶＤ法等で形成し、アルミニウム合金等の配線層をスパ
ッタ法等で着膜，パターンニングして薄膜トランジスタ
を完成させる。

【０００９】この方法であれば、不純物の活性化のため
の熱処理を別途行わずとも、あるいは、導入水素量を少
なくした場合は、 500℃以下の低温度で熱処理を行うこ
とにより、ソース・ドレイン領域６に導入した不純物
（Ｐ）は活性化されるため、ガラス基板を用いた薄膜ト
ランジスタに適用できる。

【００１０】（第２従来例）次に、ＣＭＯＳプレーナ型
薄膜トランジスタを製造する場合を説明する。図５は、
第２従来例の工程概略図である。符号は、図４のものに
対応し、８はソース・ドレイン領域、１３，１４はモリ
ブデン膜である。

【００１１】（イ）絶縁性基板１上に、アモルファス・
シリコン膜約 100nmをＣＶＤ法等により堆積した後、結
晶化させる。その後、ＣＦ₄，ＳＦ₆等のガスを用いた
ＲＩＥ若しくはＣＤＥ等のドライエッチングによりパタ
ーンニングして島状の多結晶シリコン膜２，２を形成す
る。

【００１２】（ロ）次に、例えば、ＣＶＤ法等によりＳ
ｉＯ₂膜を約 100nm堆積してゲート絶縁膜３を形成し、
さらにその上に、例えば、スパッタ法等によりＴａを約
300nm着膜し、続いて、ＣＦ₄，ＳＦ₆等のガスを用い
たＲＩＥ若しくはＣＤＥ等のドライエッチングによりパ
ターンニングして、ゲート電極５，５を形成する。

【００１３】（ハ）続いて、その上にモリブデンを着膜
し、フォトリソグラフィー法によりＣＭＯＳ薄膜トラン
ジスタのｐチャネル領域を覆うようにパターンニングし
て、モリブデン膜１３を形成する。そして、モリブデン
膜１３と他方のゲート電極５とをマスクとして、非質量
分離型イオン導入装置を用い、100keV，ドーズ量1E16cm
^-2の条件で、多結晶シリコン膜２へのＰ⁺，Ｈ⁺イオン
の導入を行って、ソース・ドレイン領域６を形成する。
その際、ドーピングガスとしては、ＰＨ₃ガスをＨ₂ガ
スで希釈したもので、ＰＨ₃の濃度を5.0mol％程度にし
たものを用いる。

【００１４】（ニ）モリブデン膜１０を除去した後、再
びモリブデンを着膜し、フォトリソグラフィー法により
ＣＭＯＳ薄膜トランジスタのｎチャネル領域を覆うよう
にパターンニングしてモリブデン膜１４を形成する。そ
して、モリブデン膜１４ともう一方のゲート電極５とを
マスクとして、非質量分離型イオン導入装置を用い、10
0keV，ドーズ量1E16cm^-2の条件で、多結晶シリコン膜２
へのＢ⁺，Ｈ⁺イオンの導入を行って、ソース・ドレイ
ン領域８を形成する。その際、ドーピングガスとして
は、ジボラン（Ｂ₂Ｈ₆）ガスをＨ₂ガスで希釈したも
ので、Ｂ₂Ｈ₆の濃度を5.0mol％程度にしたものを用い
る。

【００１５】以下図示しないが、欠陥準位を水素でパッ
シベートするための水素プラズマ処理を約 350℃で２時
間行った後、層間絶縁膜となるＳｉＯ₂膜約 800nmをＣ
ＶＤ法等で形成し、アルミニウム合金等の配線層をスパ
ッタ法等で着膜，パターンニングしてＣＭＯＳ薄膜トラ
ンジスタを完成させる。

【００１６】このように、ＣＭＯＳ薄膜トランジスタに
おいても、第１従来例と同様に、不純物の活性化のため
の熱処理を別途行わずとも、あるいは、導入水素量を少
なくした場合は、 500℃以下の低温度で熱処理を行うこ
とにより、ソース・ドレイン領域６，８に導入した不純
物（Ｐ，Ｂ）は活性化される。

【００１７】なお、このような薄膜半導体装置の製造方
法に関連する従来の文献としては、例えば、特開平 5−
129202号公報がある。

【００１８】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した各従来例には、次の
ような問題点があった。

【００１９】第１の問題点は、不純物活性化のために不
純物と共に導入する水素イオンが、トランジスタのチャ
ネル部まで、あるいはゲート電極５の深部まで到達して
しまい、トランジスタの特性を劣化させるという点であ
る。

【００２０】第２の問題点は、ＣＭＯＳ薄膜トランジス
タを製造する際に、ｐチャネル，ｎチャネルの打ち分け
のマスクとしてレジスト膜を使用することができず、第
２従来例のようにモリブデン膜１０を使用していたた
め、マスクの形成工程が複雑化すると共に、トランジス
タの信頼性が低下するという点である。

【００２１】（問題点の説明）まず第１の問題点につい
て説明する。上記各従来例では、不純物の導入を、非質
量分離型イオン導入装置を用い、不純物の導入と同時に
水素も導入するため、水素イオンも不純物イオンと同じ
高エネルギーで導入される。そのため、粒子が小さい水
素は、トランジスタのチャネル部、あるいはゲート電極
５の深部まで到達してしまう。

【００２２】水素イオンがトランジスタのチャネル部に
まで到達すると、多結晶シリコン膜２に結晶欠陥を発生
させる。また、水素イオンがトランジスタのチャネル部
にまで到達しなくても、ゲート電極５の深部にまで到達
すると、その影響がボンバードエネルギーとして伝達し
ていって、多結晶シリコン膜２とゲート絶縁膜３との界
面にまで届き、界面準位を発生させる。それら結晶欠
陥，界面準位が発生すると、トランジスタの特性に、し
きい電圧の上昇，サブスレッショルド領域の立ち上がり
のなまり，移動度の低下，オフ電流の増加等が生じる。
そのため、例えば、トランジスタが液晶ディスプレイの
画素スイッチとして用いられた場合、各画素に書込むべ
き電荷量を十分に伝送できず、また各画素でのデータの
保持が十分にできず、画像表示特性が劣悪となる。ま
た、トランジスタをシフトレジスタに用いた場合、駆動
速度の低下等を引き起こす。

【００２３】次に第２の問題点について説明する。基板
にイオンを注入すると、そのエネルギーが熱に変わる
が、非質量分離型イオン導入装置では、一度に多量のイ
オンを注入するため多量の熱が発生し、不純物導入時に
基板温度が 300℃程度まで上昇する。そのため、マスク
としてレジスト膜を使用すると、レジスト中の溶剤が蒸
発して、レジストが暴爆してしまい、ＣＭＯＳ薄膜トラ
ンジスタを製造する際に、ｐチャネル，ｎチャネルの打
ち分けのマスクとしてレジスト膜を使用することはでき
ない。

【００２４】一方、そのようなマスクに第２従来例のよ
うにモリブデン膜１３，１４を使用すると、暴爆のおそ
れはなくなる。しかし、モリブデン膜１３，１４を形成
する際に、モリブデンの着膜，レジスト膜の形成・パタ
ーンニング，モリブデン膜のエッチング等の工程が必要
になって、レジスト膜をマスクに用いる場合と比較し
て、モリブデンの着膜・エッチングの工程が余計にかか
ってしまい、マスクの形成工程が複雑化する。また、モ
リブデンの着膜工程において、所謂、ノックオン、すな
わち、モリブデン粒子がゲート電極５に衝突すると、そ
のエネルギーが玉突き状に伝わってゲート電極５の材料
がゲート絶縁膜３の中に入り込んでしまうという現象に
より、絶縁耐圧が低下する等、トランジスタの信頼性が
低下してしまう。本発明は、以上のような問題点を解決
することを課題とするものである。

【００２５】

【課題を解決するための手段】前記課題を解決するた
め、本発明の薄膜半導体装置の製造方法では、絶縁性基
板上に半導体層を所定の形状に形成する工程と、該半導
体層が形成された絶縁性基板上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する
工程と、質量分離型イオン導入装置を用い、前記ゲート
電極をマスクにして、前記半導体層に不純物を導入する
工程と、前記不純物が導入された半導体層に非質量分離
型イオン導入装置を用いて水素を導入する工程とを具え
ることとした。

【００２６】また、絶縁性基板上に半導体層を所定の形
状に形成する工程と、該半導体層が形成された絶縁性基
板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上にゲート電極を形成する工程と、前記ゲート電極が
形成された絶縁性基板上の一部を覆うようにレジスト膜
を形成する工程と、質量分離型イオン導入装置を用い、
前記レジスト膜をマスクにして、前記半導体層に不純物
を導入する工程と、前記不純物が導入された半導体層に
非質量分離型イオン導入装置を用いて水素を導入する工
程とを具えることとした。

【００２７】

【作用】絶縁性基板上に半導体層を所定の形状に形
成し、該半導体層が形成された絶縁性基板上にゲート絶
縁膜を形成する。そして、該ゲート絶縁膜上にゲート電
極を形成した後、質量分離型イオン導入装置を用い、前
記ゲート電極をマスクにして、前記半導体層に不純物を
導入する。その後、前記不純物が導入された半導体層に
非質量分離型イオン導入装置を用いて水素を導入する。

【００２８】そのようにして、不純物と水素とを分離し
て半導体層に導入するため、水素の導入は不純物導入時
より低いエネルギーで行える。そのため、粒子が小さい
水素でもトランジスタのチャネル部あるいはゲート電極
の深部まで到達するのを防止することができ、トランジ
スタの特性を劣化させることはなくなる。

【００２９】また、絶縁性基板上に半導体層を所定の形
状に形成し、該半導体層が形成された絶縁性基板上にゲ
ート絶縁膜を形成し、その上にゲート電極を形成する。
そして、前記ゲート電極が形成された絶縁性基板上の一
部を覆うようにレジスト膜を形成した後、質量分離型イ
オン導入装置を用い、前記レジスト膜をマスクにして、
前記半導体層に不純物を導入する。その後、前記不純物
が導入された半導体層に非質量分離型イオン導入装置を
用いて水素を導入する。

【００３０】そのように、レジスト膜をマスクにして
も、不純物の導入に質量分離型イオン導入装置を用いれ
ば、ビームをスキャンしながら不純物のイオンを導入す
ることになって、単位時間当たりのイオン数が少なくな
り、絶縁性基板の温度上昇があまり大きくならないの
で、レジスト膜に暴爆は起きない。そのため、ＣＭＯＳ
薄膜トランジスタ等を製造する際に必要なマスクとして
レジスト膜を使用することができ、マスクの形成工程が
簡単化すると共に、モリブデン・マスクを使用する場合
のようなトランジスタの信頼性低下は起きない。

【００３１】さらに、前記水素の導入は非質量分離型イ
オン導入装置を用いて行うため、別途、加熱を行わなく
ても、非質量分離型イオン導入装置によるイオン導入に
伴う温度上昇により、不純物導入領域の活性化に必要な
高温度が得られるので効率がよくなる。

【００３２】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明第１実施例の工程概略図で
ある。符号は、図４のものに対応している。

【００３３】（イ）まず、ガラス基板等の絶縁性基板１
上に、アモルファス・シリコン膜約100nmをＣＶＤ法等
により堆積した後、固相成長法，レーザビーム照射等に
より結晶化させる。その後、ＣＦ₄，ＳＦ₆等のガスを
用いたＲＩＥ若しくはＣＤＥ等のドライ・エッチングに
よりパターンニングして、島状の多結晶シリコン膜２を
形成する。

【００３４】（ロ）次に、例えば、ＣＶＤ法によりＳｉ
Ｏ₂膜を約 100nm堆積してゲート絶縁膜３を形成し、さ
らにその上に、例えば、スパッタ法によりＴａを約 300
nm着膜してゲート電極膜４を形成する。

【００３５】（ハ）続いて、ＣＦ₄，ＳＦ₆等のガスを
用いたＲＩＥ若しくはＣＤＥ等のドライ・エッチングに
より、ゲート電極膜４をパターンニングして、ゲート電
極５を形成した後、質量分離型イオン導入装置（イオン
・インプラ）を用い、ゲート電極５をマスクにして、10
0keV，ドーズ量1E16cm^-2の条件で、多結晶シリコン膜２
へのＰ⁺イオンの導入を行う。その際、ドーピングガス
は、前記各従来例のものと同様の、ＰＨ₃ガスをＨ₂ガ
スで希釈したもので、ＰＨ₃の濃度を5.0mol％程度にし
たものを用いる。なお、この状態では、ソース・ドレイ
ン領域６は、Ｐ⁺イオンのみが打ち込まれているので、
アモルファス化していて、抵抗値は高い。

【００３６】（ニ）その後、非質量分離型イオン導入装
置を用い、水素ガスをドーピングガスとして、20keV ，
ドーズ量1E16cm^-2の条件で、Ｈ⁺イオンの導入を行う。
これにより、ソース・ドレイン領域６は、結晶化が起こ
り抵抗値が低下する。また、ゲート電極５に打ち込まれ
るＨ⁺イオンは、低エネルギーであるため多結晶シリコ
ン膜２チャネル部へのダメージは起こらない。

【００３７】以下図示しないが、従来例と同様に、欠陥
準位を水素でパッシベートするための水素プラズマ処理
を約 350℃で２時間行った後、層間絶縁膜となるＳｉＯ
₂膜約 800nmをＣＶＤ法等で形成し、アルミニウム合金
等の配線層をスパッタ法等で着膜，パターンニングして
薄膜トランジスタを完成させる。

【００３８】（第２実施例）次に、本発明をＣＭＯＳ薄
膜トランジスタの製造に適用した実施例を示す。図２
は、本発明第２実施例の工程概略図である。符号は、図
５のものに対応し、７，９はレジスト膜、８はｐ型のソ
ース・ドレイン領域である。

【００３９】（イ）絶縁性基板１上に、アモルファス・
シリコン膜約 100nmをＣＶＤ法等により堆積した後、結
晶化させる。その後、ＣＦ₄，ＳＦ₆等のガスを用いた
ＲＩＥ若しくはＣＤＥ等のドライエッチングによりパタ
ーンニングして島状の多結晶シリコン膜２，２を形成す
る。

【００４０】（ロ）次に、例えば、ＣＶＤ法等によりＳ
ｉＯ₂膜を約 100nm堆積してゲート絶縁膜３を形成し、
さらにその上に、例えば、スパッタ法等によりＴａを約
300nm着膜し、続いて、ＣＦ₄，ＳＦ₆等のガスを用い
たＲＩＥ若しくはＣＤＥ等のドライエッチングによりパ
ターンニングして、ゲート電極５，５を形成する。

【００４１】（ハ）続いて、ＣＭＯＳ薄膜トランジスタ
のｐチャネル領域を覆うように、フォトリソグラフィー
法によりパターンニングしてレジスト膜７を形成する。
そして、レジスト膜７と他方のゲート電極５とをマスク
にして、質量分離型イオン導入装置（イオン・インプ
ラ）を用い、100keV，ドーズ量1E16cm^-2の条件で、多結
晶シリコン膜２へのＰ⁺イオンの導入を行って、ｎ型の
ソース・ドレイン領域６を形成する。その際、ドーピン
グガスは、第１実施例のものと同様の、ＰＨ₃ガスをＨ
₂ガスで希釈したもので、ＰＨ₃の濃度を5.0mol％程度
にしたものを用いる。この際、質量分離型イオン導入装
置（イオン・インプラ）では、ビームをスキャンしなが
らＰ⁺イオンを導入することになるので、非質量分離法
の場合と比べて単位時間当たりのイオン数が少なくな
り、絶縁性基板の温度上昇はあまり大きくならない。

【００４２】（ニ）レジスト膜７を除去した後、再びフ
ォトリソグラフィー法によりＣＭＯＳ薄膜トランジスタ
のｎチャネル領域を覆うようにパターンニングしてレジ
スト膜９を形成する。そして、レジスト膜９ともう一方
のゲート電極５とをマスクにして、質量分離型イオン導
入装置を用い、100keV，ドーズ量1E16cm^-2の条件で、多
結晶シリコン膜２へのＢ⁺イオンの導入を行って、ｐ型
のソース・ドレイン領域８を形成する。その際、ドーピ
ングガスは、ジボラン（Ｂ₂Ｈ₆）ガスをＨ₂ガスで希
釈したもので、Ｂ₂Ｈ₆の濃度を5.0mol％程度にしたも
のを用いる。この際も上記（ハ）の工程と同様に、絶縁
性基板の温度上昇はあまり大きくならない。なお、この
状態では、各ソース・ドレイン領域６，８は、Ｐ⁺イオ
ン，Ｂ⁺イオンのみが打ち込まれていて、アモルファス
化しているため、まだ抵抗値は高い。

【００４３】（ホ）レジスト膜９を除去した後、非質量
分離型イオン導入装置を用い、水素ガスをドーピングガ
スとして、20keV ，ドーズ量1E16cm^-2の条件で、Ｈ⁺イ
オンの導入を行う。これにより、ソース・ドレイン領域
６，８は、結晶化が起こり、抵抗値が低下する。また、
ゲート電極５に打ち込まれるＨ⁺イオンは、低エネルギ
ーであるために多結晶シリコン膜２チャネル部へのダメ
ージは起こらない。

【００４４】以下図示しないが、従来例及び第１実施例
と同様に、欠陥準位を水素でパッシベートするための水
素プラズマ処理を約 350℃で２時間行った後、層間絶縁
膜となるＳｉＯ₂膜約 800nmをＣＶＤ法等で形成し、ア
ルミニウム合金等の配線層をスパッタ法等で着膜，パタ
ーンニングしてＣＭＯＳ薄膜トランジスタを完成させ
る。

【００４５】（第３実施例）次に、本発明をＬＤＤ(lig
htly Doped Drain) 構造の薄膜トランジスタの製造に適
用した実施例を示す。図３は、本発明第３実施例の工程
概略図である。符号は、図１のものに対応し、１０，１
２は不純物低濃度領域、１１はレジスト膜である。

【００４６】重複するので図示はしないが、まず、図１
（イ），（ロ）と同様な工程により、絶縁性基板１上に
多結晶シリコン膜２，ゲート絶縁膜３及びゲート電極膜
４を形成する。

【００４７】（イ）次に、ＣＦ₄，ＳＦ₆等のガスを用
いたＲＩＥ若しくはＣＤＥ等のドライ・エッチングによ
り、ゲート電極膜をパターンニングして、ゲート電極５
を形成した後、質量分離型イオン導入装置（イオン・イ
ンプラ）を用い、ゲート電極５をマスクにして、多結晶
シリコン膜２へ低濃度でＰ⁺イオンの導入を行って、不
純物低濃度領域１０を形成する。

【００４８】（ロ）続いて、ゲート電極５及びゲート絶
縁膜３の一部を覆うように、フォトリソグラフィー法に
よりパターンニングしてレジスト膜１１を形成する。そ
して、レジスト膜１１をマスクにして、質量分離型イオ
ン導入装置を用い、100keV，ドーズ量1E16cm^-2の条件
で、多結晶シリコン膜２へのＰ⁺イオンの導入を行っ
て、Ｐ⁺イオンが高濃度で導入されたソース・ドレイン
領域６を形成する。その際、前記不純物低濃度領域１０
の内、レジスト膜１１の陰になる部分は、不純物低濃度
領域１２として残る。この際、質量分離型イオン導入装
置では、ビームをスキャンしながらＰ⁺イオンを導入す
ることになるので、非質量分離法の場合と比べて単位時
間当たりのイオン数が少なくなり、絶縁性基板の温度上
昇はあまり大きくならない。

【００４９】（ハ）その後、非質量分離型イオン導入装
置を用い、水素ガスをドーピングガスとして、20keV ，
ドーズ量1E16cm^-2の条件で、Ｈ⁺イオンの導入を行う。
これにより、ソース・ドレイン領域６は、結晶化が起こ
り抵抗値が低下する。そのようにして、ソース・ドレイ
ン領域６とチャネル領域との間に不純物低濃度領域１２
が存在するＬＤＤ構造が形成される。

【００５０】以下図示しないが、従来例及び第１，第２
実施例と同様に、欠陥準位を水素でパッシベートするた
めの水素プラズマ処理を約 350℃で２時間行った後、層
間絶縁膜となるＳｉＯ₂膜約 800nmをＣＶＤ法等で形成
し、アルミニウム合金等の配線層をスパッタ法等で着
膜，パターンニングして薄膜トランジスタを完成させ
る。

【００５１】なお、上記各実施例では、質量分離型イオ
ン導入装置としてイオン・インプラを例にあげている
が、ビームスキャンを行わない方式のイオン導入装置で
も、磁場の印加により質量分離が可能であり、また、絶
縁性基板１の背面にヘリウムガスを循環させることによ
り、基板温度を 100℃程度にコントロールすることがで
きるので、同様な効果が得られる。さらに、上記各実施
例では、水素の導入を非質量分離型イオン導入装置を用
いて行っているが、基板温度を 350℃程度に維持しなが
ら行えば、イオン・インプラによっても同様な効果が得
られる。しかし、非質量分離型イオン導入装置を用いた
方が、ソース・ドレイン領域６，８の活性化に必要な基
板加熱を行わずとも、基板の表面温度が上昇するので、
効率がよい。

【００５２】

【発明の効果】以上述べた如く、本発明の薄膜半導体装
置の製造方法によれば、不純物と水素とを分離して導入
するため、水素の導入は不純物導入時より低いエネルギ
ーで行える。そのため、粒子が小さい水素でもトランジ
スタのチャネル部あるいはゲート電極の深部まで到達す
るのを防止することができ、トランジスタの特性を劣化
させることはなくなる。

【００５３】また、不純物の導入を質量分離法を用い、
ビームをスキャンしながら不純物のイオンを導入するこ
とになるので、非質量分離法の場合と比べて単位時間当
たりのイオン数が少なくなり、絶縁性基板の温度上昇が
あまり大きくならない。そのため、ＣＭＯＳ薄膜トラン
ジスタやＬＤＤ構造の薄膜トランジスタを製造する際に
必要なマスクとしてレジスト膜を使用することができ、
マスクの形成工程が簡単化すると共に、モリブデン・マ
スクを使用する場合のようなトランジスタの信頼性低下
は起こらない。

【００５４】さらに、前記水素の導入に非質量分離型イ
オン導入装置を用いたので、別途、加熱を行わなくて
も、非質量分離型イオン導入装置によるイオン導入に伴
う温度上昇により、基板に不純物導入領域の活性化に必
要な高温度が得られるので効率がよくなる。

【図面の簡単な説明】

【図１】本発明第１実施例の工程概略図

【図２】本発明第２実施例の工程概略図

【図３】本発明第３実施例の工程概略図

【図４】第１従来例の工程概略図

【図５】第２従来例の工程概略図

【符号の説明】

１…絶縁性基板、２…多結晶シリコン膜、３…ゲート絶
縁膜、４…ゲート電極膜、５…ゲート電極、６，８…ソ
ース・ドレイン領域、７，９，１１…レジスト膜、１
０，１２…不純物低濃度領域、１３，１４…モリブデン
膜

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に半導体層を所定の形状に
形成する工程と、該半導体層が形成された絶縁性基板上
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
にゲート電極を形成する工程と、質量分離型イオン導入
装置を用い、前記ゲート電極をマスクにして、前記半導
体層に不純物を導入する工程と、前記不純物が導入され
た半導体層に非質量分離型イオン導入装置を用いて水素
を導入する工程とを具えたことを特徴とする薄膜半導体
装置の製造方法。
【請求項２】絶縁性基板上に半導体層を所定の形状に
形成する工程と、該半導体層が形成された絶縁性基板上
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
にゲート電極を形成する工程と、前記ゲート電極が形成
された絶縁性基板上の一部を覆うようにレジスト膜を形
成する工程と、質量分離型イオン導入装置を用い、前記
レジスト膜をマスクにして、前記半導体層に不純物を導
入する工程と、前記不純物が導入された半導体層に非質
量分離型イオン導入装置を用いて水素を導入する工程と
を具えたことを特徴とする薄膜半導体装置の製造方法。