JPH08125040A

JPH08125040A - ポリ間複合体とその製造方法

Info

Publication number: JPH08125040A
Application number: JP6247455A
Authority: JP
Inventors: Un Cho; 張▼うん▲; Fukuka Yu; 福嘉熊; Shingi Ko; 進義黄; ▼ぼう▲逎眞; Shushin Bo
Original assignee: OKO DENSHI KOFUN YUGENKOSHI
Current assignee: OKO DENSHI KOFUN YUGENKOSHI
Priority date: 1994-10-13
Filing date: 1994-10-13
Publication date: 1996-05-17

Abstract

(57)【要約】（修正有）【目的】ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュＥ
ＰＲＯＭのような非揮発性メモリセルの浮遊ゲートを制
御ゲートから絶縁する酸化物／窒化物／酸化物（ＯＮ
Ｏ）層からなる誘電性絶縁用複合体を提供する。【構成】本誘電性絶縁用複合体は、浮遊ゲート１８上
に形成された二酸化シリコンの底層１２と、この二酸化
シリコンの底層上に形成された窒化シリコンの層１４
と、この窒化シリコンの層上に形成された二酸化シリコ
ンの頂層１６とを含み、最終的な複合体内の窒化シリコ
ンの層は二酸化シリコンの底層及び頂層の何れよりも薄
い厚みを有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭ及びフラッシュＥＰＲＯＭ装置のような非揮発性メ
モリ装置内にポリ間( interpoly ) 誘電体として使用さ
れる誘電性複合体に関する。

【０００２】

【従来の技術】ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシ
ュＥＰＲＯＭ装置のような非揮発性メモリ装置は公知で
ある。一般的に、非揮発性メモリ装置はメモリセルとし
て動作する一連のトランジスタからなる。各トランジス
タは、ｎもしくはｐ型半導体サブストレートの表面に形
成されているソース及びドレイン領域と、これらのソー
ス領域とドレイン領域との間に位置決めされていて半導
体サブストレートの表面に形成されている絶縁層と、こ
の絶縁層上に位置決めされていて電荷を保持するための
浮遊ゲートと、この浮遊ゲート上に形成され、この浮遊
ゲートを絶縁し、それによって浮遊ゲートがその電荷を
保持することを可能にするための絶縁用誘電体の層と、
この絶縁用誘電体層の上に位置決めされている制御ゲー
トとを含んでいる。２進データのビットは、高レベルも
しくは低レベルの何れかの電荷として各メモリセルの浮
遊ゲート内に蓄積される。高レベル電荷は第１のデータ
値（例えば１）に対応し、低レベル電荷は第２のデータ
値（例えば０）に対応する。浮遊ゲート内に蓄積される
データの値は、浮遊ゲート内に蓄積されるデータのサイ
ズの関数であるから、浮遊ゲートによる電荷の損失もし
くは利得がメモリセル内に蓄積されるデータの値を変化
させることがあり得る。従って、非揮発性メモリ装置
は、各浮遊ゲートが長期間にわたって電荷を保持できる
ようにすることが不可欠である。

【０００３】浮遊ゲートの電荷を保持する能力は、主と
して浮遊ゲートを絶縁するために使用される誘電性絶縁
材料によって決定される。電荷の損失を防ぐために、誘
電体は高い降伏電圧を有していなければならない。例え
ば、プログラミング中に高い電位が制御ゲートに印加さ
れる場合には、浮遊ゲートから制御ゲートへの電子を阻
止するために誘電体は充分に高い降伏電圧を有していな
ければならない。電荷が浮遊ゲート内に導入された後
は、誘電体は電荷が浮遊ゲートから漏洩するのを阻止で
きなければならない。一般的には、電荷の漏洩は誘電体
層内の“ピンホール”及び他の欠陥を通して発生する。
従って絶縁用誘電体は、一般にピンホールの濃度を低く
するように高度な構造的完全性を有していることが重要
である。電荷は、なだれ注入、チャネル注入及びファウ
ラ・ノルトハイムトンネリングのような種々の方法によ
って浮遊ゲートへ転送される。これらの全ての方法にお
いて浮遊ゲート内へ電荷を注入するために費やされるエ
ネルギは、浮遊ゲートと制御ゲートとの間の容量の関数
であり、従って誘電体層の厚みに関係がある。電荷を浮
遊ゲート内へ、及び浮遊ゲートから出入させるのに必要
なエネルギの量を最小にするために、及び装置が生成す
る熱の量を最小にするためには、絶縁用誘電体層の厚み
を最小にすることが望ましい。しかし、一般的に誘電体
の厚みを薄くすると、誘電体内のピンホール及び他の欠
陥を通る電荷漏洩が増加する。

【０００４】従来、絶縁用誘電体層として二酸化シリコ
ンの単一の層が使用されてきた。しかしながら、単一の
二酸化シリコンの層の厚みの変動、及び単一の酸化物の
層内の欠陥（ピンホール）が、浮遊ゲートから電荷が漏
洩するのを阻止するその酸化物の層の有効性を制限して
いた。酸化物／窒化物／酸化物（ＯＮＯ）誘電性複合体
が開発されて単一の酸化物の層より優れた電荷保持特性
を呈する非揮発性メモリセルが開発されるに及んで、非
揮発性メモリセル内の単一の酸化物の層は殆どこの複合
体に置換されるに至った。一般的にＯＮＯとは、浮遊ゲ
ートに接して位置決めされている二酸化シリコンの底層
と、窒化シリコンからなる中間層と、この窒化シリコン
層を覆っている二酸化シリコンの層とを有する複合誘電
体のことを言う。制御ゲートは頂部の酸化物層上に位置
決めされる。ＯＮＯ誘電性複合体内の中間窒化物層は、
酸化物の底層内の厚みの変動を和らげ、またゲートコー
ナーにおいてゲートを局部的に薄くすることによって電
荷保持を向上させると考えられている。また窒化物層は
酸化物の底層内のピンホールのような欠陥を埋め、それ
によってこれらの欠陥を通る電荷漏洩を防ぐと考えられ
ている。窒化物層は浮遊ゲートから酸化物の底層を通し
て漏洩した電荷を捕捉するためにも使用されてきた。こ
れらの機能から、従来の窒化物層は伝統的にＯＮＯ複合
体における最も厚い、もしくは二番目に厚い層にされて
いた。

【０００５】例えば合衆国特許 4,630,086号は、浮遊ゲ
ートから漏洩した電荷を捕捉し、それによって電荷が浮
遊ゲートから制御ゲートへ漏洩するのを防ぐために窒化
物の層を使用することを提唱している。この特許は、窒
化物の層内に捕捉された電荷が浮遊ゲートへ漏洩するの
を防ぐために酸化物の頂層を使用することも提唱してい
る。特定的には、この特許のＯＮＯ複合体の酸化物の底
層の厚みは 15 − 50オングストロームであり、中間窒
化物層の厚みは 50 − 150 オングストロームであり、
そして酸化物の頂層の厚みは 20 オングストロームであ
る。合衆国特許 5,104,819号に開示されている代替ＯＮ
Ｏ複合体の窒化シリコン層の厚みは 50 −150 オングス
トロームであり、酸化物の頂層の厚みは、その下の酸化
物層及び窒化物層に比して比較的厚くなっている。この
特許の酸化物の底層は誘電性複合体の機能にとって臨界
的ではなく、従って０− 80 オングストロームであって
よい。

【０００６】

【発明の概要】本発明は、ＥＰＲＯＭ、ＥＥＰＲＯＭ及
びフラッシュＥＰＲＯＭセルのような非揮発性メモリの
制御ゲートから浮遊ゲートを絶縁するための誘電性絶縁
用複合体に関する。この誘電性絶縁用複合体は、浮遊ゲ
ートの上に形成されている二酸化シリコンの底層と、こ
の二酸化シリコンの底層の上に形成されている窒化シリ
コンの層と、この窒化シリコンの層の上に形成されてい
る二酸化シリコンの頂層とを含み、最終的な複合体内の
窒化シリコンの層は二酸化シリコンの頂層及び底層より
薄い厚みを有している。二酸化シリコンの底層の厚みは
約１００オングストロームより薄いことが好ましく、約
２５乃至１００オングストロームであることが最も好ま
しい。窒化シリコンの層の厚みは約８０オングストロー
ムより薄いことが好ましく、若干の場合には誘電性複合
体から排除することができる。二酸化シリコンの頂層の
厚みは約１００オングストロームより薄いことが好まし
く、約４０乃至１００オングストロームであることが最
も好ましい。窒化シリコンの層内のピンホールには、酸
素を詰め込むことが好ましく、窒化シリコンの層の上に
二酸化シリコンの頂層を形成させる前に熱処理によって
そのようにすることが最も好ましい。

【０００７】本発明は非揮発性メモリセルにも関し、こ
の非揮発性メモリセルは、第１の導電型の半導体サブス
トレートと、このサブストレートの表面に形成されてい
るソース及びドレイン領域と、これらのソース及びドレ
イン領域の頂部に熱成長させた絶縁層と、この絶縁層上
に位置決めされていてソース及びドレイン領域から絶縁
されている浮遊ゲートと、この浮遊ゲート上に位置決め
されている本発明の誘電性複合体と、この誘電性複合体
の上に位置決めされている制御ゲートとを含んでいる。
本発明は、上記本発明の非揮発性メモリセルを製造する
方法にも関している。本発明の他の面及び長所は、以下
の添付図面に基づく説明及び特許請求の範囲から明白に
なるであろう。

【０００８】

【実施例】本発明は酸化物／窒化物／酸化物（ＯＮＯ）
複合誘電体に関し、この窒化物層は最終的な複合体内の
酸化物の頂層もしくは底層の何れよりも薄く、若干の場
合には複合体から排除されている。この要求を満たすた
めに、本発明のＯＮＯ複合誘電体は、従来のＯＮＯ複合
誘電体とは大きく異なり、窒化物層はそれを取り巻いて
いる酸化物層の少なくとも一方よりも概ね薄くしてあ
る。以下の表１は、若干の従来のＯＮＯ複合体と、本発
明の好ましいＯＮＯ複合体の３つの層を比較するための
ものである。表１から明白なように、両酸化物層を中央
の窒化物層より薄くするという事実が、本発明のＯＮＯ
構造を特徴付けている。表１ＯＮＯ複合体底酸化物層中央窒化物層頂酸化物層本発明の好ましい実施例 25-100 0-80 40-100 ＵＳＰ 4,769,340 200-250 250 30- 50 ＵＳＰ 4,720,323 300 150 60 ＵＳＰ 4,943,836 100-200 100-200 ≦ 15 ＵＳＰ 4,613,956 100 200 100 ＵＳＰ 4,630,986 15- 50 40-110 20 ＵＳＰ 5,104,819 ≦80 50-120 50-150 注：１）単位はオングストローム。２）窒化物層よりも薄くすることが明示されている酸化物層には下線を付してある。窒化物層が何れの酸化物層よりも薄くなるように本発明
のＯＮＯ複合体を設計することによって、電子が窒化物
層に捕捉されることに起因する電荷損失を低くすること
ができる。窒化物層内に捕捉された電子による窒化物層
内の電子伝導度によって発生する電荷損失も低下する。
その結果、本発明のＯＮＯ複合体は従来のＯＮＯ複合体
に比して電荷保持特性及びしきい値電圧（ＶＴ）が向上
する。本発明のＯＮＯ複合体は、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭ、フラッシュＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍ装置のような非揮発性メモリセル内のポリ間誘電体と
して使用することを企図している。図１に示すように、
ＯＮＯ複合体１０は二酸化シリコンの底層１２を含む。
この二酸化シリコンの底層１２は、浮遊ゲート１８内に
導入された熱い電子がこの層を横切って、二酸化シリコ
ンの頂層１６と窒化シリコンの層１４との間の界面にお
いて捕捉されることがないように充分な厚みを有してい
る。二酸化シリコンの底層１２に要求される最小限の厚
みは、二酸化シリコンの底層１２の完全性と、二酸化シ
リコンの底層１２がその下のポリ表面のトポロジに順応
して二酸化シリコンの底層１２が均一の厚みになれる能
力とに依存する。二酸化シリコンの底層１２がこれらの
特色を有しているか否かは、二酸化シリコンの底層１２
を形成させる方法に依存する。

【０００９】二酸化シリコンの底層１２は、例えばＯ₂
周囲環境内における熱成長、Ｎ₂Ｏ周囲環境内における
熱成長、低温化学蒸着（４００°Ｃ）、及び高温化学蒸
着（８００−１０００°Ｃ）のような種々の公知の方法
によって、セルの浮遊ゲート１８上に沈積させることが
できる。好ましくは、二酸化シリコンの底層１２は、二
酸化シリコンの底層１２をその下のポリ層の表面に順応
させ、酸化物薄膜内の欠陥の濃度を低くする高温化学蒸
着によって沈積させる。二酸化シリコンの底層１２の厚
みは、約２５乃至１００オングストロームとすることが
好ましい。本発明のＯＮＯ複合体内に使用される窒化シ
リコンの層１４は、最終的な複合体内の酸化物の底層１
２もしくは頂層１６の何れよりも薄くすべきである。沈
積させる時には、窒化物の層１４を酸化物の底層１２及
び頂層１６の両方もしくは何れか一方よりも厚くしても
差し支えない。しかしながら、窒化物層の酸化のような
爾後の処理段階において処理して、全複合体が完成した
時には窒化物の層１４が何れの酸化物の層よりも薄くな
っているようにすべきである。複合体が完成した時に
は、窒化物の層１４の厚みが約８０オングストロームに
等しいか、もしくはそれより薄いことが好ましい。機能
的には、窒化物の層１４は、最終的なＯＮＯ複合体が非
揮発性メモリ装置の動作中に発生する電界に抵抗し、満
足できる電荷保持特性を呈するのに充分な厚みを必要と
するだけである。例えば高温化学蒸着によって形成させ
た場合のように、二酸化シリコンの底層１２及び頂層１
６の両方もしくは何れか一方が高レベルの完全性を有し
ている場合には、窒化シリコンの層１４を排除すること
ができる。

【００１０】窒化シリコンの層１４は、例えば化学蒸着
沈積及び高速熱プロセス（ＲＴＰ）を含む公知の種々の
方法によって沈積させることができる。窒化物の層１４
は、６５０−７８０°ＣにおいてＳｉＨ₂Ｃｌ₂／ＮＨ
₃を使用する化学蒸着沈積によって形成させることが好
ましい。窒化物の層１４を沈積させた後に、任意選択的
にではあるが、窒化物の層１４をＯ₂もしくはＮ₂Ｏの
何れかの雰囲気中で８００−１０００°Ｃの温度で熱処
理することができる。熱処理は、複合体の３つの層を全
て沈積させた後に遂行しても差し支えない。一般に薄い
窒化物層内には高濃度にピンホールが存在する。酸素雰
囲気中で窒化物層１４を熱処理すると、薄い窒化物層１
４内のピンホール内に酸素で詰め込まれ、それによって
最終的なＯＮＯ複合体の（浮遊ゲート１８から電荷が漏
洩するのを防ぐ）能力が向上する。全ＯＮＯ複合体１０
が形成された後の複合体１０の酸化物の頂層１６の厚み
は窒化物層１４より厚くすべきであり、約４０乃至１０
０オングストロームの厚みとすることが好ましい。酸化
物の頂層１６は、プログラミング中に制御ゲート２０の
正電位が正孔を浮遊ゲート内へ注入するのを阻止するの
に役立つ。また酸化物の頂層１６は、窒化物層１４内に
捕捉された電子が酸化物の頂層１６を横切って制御ゲー
ト２０内へ漏洩するのを防ぎ、浮遊ゲート２０からの電
荷の漏洩を更に防ぐのにも役立っている。

【００１１】二酸化シリコンの頂層１６は、例えばＯ₂
周囲環境内での熱成長、Ｎ₂Ｏ周囲環境内での熱成長、
低温化学蒸着（４００°Ｃ）、及び高温化学蒸着（８０
０−１０００°Ｃ）のような種々の公知の方法によっ
て、窒化物層１４上に沈積させることができる。容量的
に測定した誘電体層の実効的な酸化物の厚みは、約１８
０オングストロームに等しいか、もしくはそれより薄く
することが好ましい。二酸化シリコンの頂層１６及び底
層１２は、高温化学蒸着沈積によって形成させることが
好ましい。高温化学蒸着沈積によってメモリセルの周縁
の回路上のゲート酸化物層を同時に形成させることがで
きるから、メモリ装置の製造に必要な多くの処理段階を
減少させることができるので高温化学蒸着沈積によって
酸化物層の少なくとも一方を形成させることが好ましい
のである。図２及び３に示すように、酸化物の頂層１６
をその下の層とは別に形成させることによって、一般的
に酸化物の底層１２及び頂層１６内に存在するピンホー
ル２２が互いに整列しなくなる。その結果、浮遊ゲート
２０からの電荷漏洩が効果的に妨害される。ピンホール
の濃度が低い高度な完全性を有する酸化物層を生じさせ
る、例えば高温化学蒸着のような方法によって酸化物の
底層１２及び頂層１６を沈積させることによって、窒化
物層１４を最小に、もしくは排除することが可能であ
る。窒化物層１４の厚みを最小にすることによって電子
を捕捉する窒化物が少なくなり、それによって複合体の
電荷保持特性が更に向上する。

【００１２】酸化物の頂層１６及び底層１２を充分に高
度な完全性をもって形成する場合には、満足できる電荷
保持特性を保ちながら窒化物層１４を完全に排除するこ
とができる。窒化物層１４を排除し、必要処理段階を簡
略化するためには単一の酸化物層を使用することが好ま
しい。単一の酸化物層を使用する場合には、容量的に測
定したその単一の酸化物層の実効的な酸化物の厚みが１
８０オングストロームに等しいか、もしくはそれより薄
いことが好ましい。単一の酸化物層は、高温化学蒸着に
よって単一の層として形成させることができる。しかし
ながら、この酸化物層は二酸化シリコンの頂層及び底層
として形成させることが好ましい。図３に示すように、
酸化物の頂層１６を酸化物の底層１２とは別に形成させ
ることによって、一般的に酸化物の頂層１６及び底層１
２内のピンホール２２は互いに整列しなくなる。その結
果、浮遊ゲート１８からの電荷漏洩が効果的に妨害され
るようになる。単一の酸化物層を酸化物の頂層及び底層
として形成させる場合には、これらの酸化物層をそれぞ
れ高温化学蒸着によって形成させることが好ましい。任
意選択的ではあるが、Ｎ₂Ｏの雰囲気中で２０−１２０
分にわたって８００−１０００°Ｃで酸化物の底層１２
を熱成長させ、次いで高温化学蒸着によって酸化物の頂
層を沈積させ、最終的に酸化物層が容量的に測定した酸
化物の実効厚みが１８０オングストロームに等しいか、
もしくはそれより薄くなるように形成させることができ
る。

【００１３】単一の酸化物層を上述したように使用する
場合には、この酸化物層をＯ₂もしくはＮ₂Ｏの何れか
の雰囲気中で８００−１０００°Ｃの温度で熱処理し、
この酸化物層を熱的に焼き戻すことが好ましい。図１に
示すように、ＯＮＯ複合体１０は非揮発性メモリセル内
に使用される。この非揮発性メモリセルは、ｎもしくは
ｐ型半導体サブストレート１５の表面に形成されている
ソース領域１１及びドレイン領域１３と、これらのソー
ス領域１１及びドレイン領域１３の上に熱的に成長させ
た絶縁層１７とを含んでいる。好ましくはパターン化の
後に、絶縁層１７が浮遊ゲート１８をソース領域１１及
びドレイン領域１３から絶縁するように浮遊ゲート１８
を絶縁層１７の上に位置決めする。ＯＮＯ複合体１０は
浮遊ゲート１８の上に位置決めされ、制御ゲート２０は
ＯＮＯ複合体１０の上に位置決めされる。図４乃至図８
に、本発明のＯＮＯ複合体１０が使用されている好まし
いＥＰＲＯＭセルの製造方法の順序を示す。図４は、能
動装置を形成すべきフィールド酸化物２７の領域２６を
画定するようにパターン化された第１のフォトレジスト
レベル２４を示す。図５では、第１のフォトレジストレ
ベル２４と、その下の窒化物の層２８は除去されて犠牲
酸化物３１が露出されている。次いで領域２６に対して
矢印２９で示すようにｎ型エンハンスメントの注入を
（例えば５０ｋｅＶのエネルギの硼素を４．２×１０¹²
／ｃｍ²で）遂行する。

【００１４】図６においては、フォトマスキングプロセ
スを使用して浮遊ゲート３２、及びｎ＋ソース及びドレ
イン拡散領域を画定する。詳述すれば、フォトマスク層
３０及び３０’を画定してポリ１３２内の浮遊ゲート
領域を保護する。ポリ１３２及び薄い窒化物層３４
は、フォトマスク層３０及び３０’によって保護されて
いる箇所を除いてエッチングされ、ソース及びドレイン
領域が露出される。次に矢印３６で示すように露出され
た領域内のｐ型サブストレート３８にｎ型のドーパント
が注入される。従ってこれらの領域は浮遊ゲート３２及
びフィールド酸化物領域４２及び４４に自己整列する。
図７においては、サブストレートが焼き戻されてドーパ
ントが活性化され、ドレイン拡散領域４６及び４８と、
ソース拡散領域５０とが画定される。またドレイン酸化
物５２、５４及びソース酸化物５６が、浮遊ゲートポリ
３２の側部をカバーする酸化物５８と共に成長させられ
る。次いでＯＮＯ複合体６２が浮遊ゲートポリ３２上に
沈積される。好ましい実施例においては、高温化学蒸着
（圧力０．４トル、８００°Ｃ、雰囲気Ｎ₂Ｏ（１８０
ｓｃｃｍ）ＳｉＨ₂Ｃｌ₂（９０ｓｃｃｍ）、時間４２
分）によって約６５オングストローム厚の酸化物の底層
６４が沈積される。次いで約５５オングストロームの薄
い窒化物層６６が高温化学蒸着（圧力０．５トル、７０
０°Ｃ、雰囲気ＮＨ₃（５００ｓｃｃｍ）ＳｉＨ₂Ｃｌ
₂（５０ｓｃｃｍ）、時間１５分）によって酸化物の底
層６４上に沈積される。次に窒化物層６６及び酸化物の
底層６４はＯ₂もしくはＮ₂Ｏの何れかの雰囲気中で３
０−１８０分にわたって８００−１０００°Ｃで熱処理
される。

【００１５】次に約７０オングストローム厚の酸化物の
頂層６８が高温化学蒸着（圧力０．４トル、８００°
Ｃ、雰囲気Ｎ₂Ｏ（１８０ｓｃｃｍ）ＳｉＨ₂Ｃｌ
₂（９０ｓｃｃｍ）、時間４７分）によって窒化物層６
６の上に沈積される。図８に示すように、制御ゲートと
して役立つ第２のポリ層７０をＯＮＯ複合体６２の上に
沈積させる。次いで珪化タングステンの層７２を制御ゲ
ート（ポリ２）７０上に沈積させ、語線の導電率を改善
させる。次に珪化タングステンの層７２上にフォトレジ
スト層７４を沈積させる。次いで装置をエッチングして
語線７６を画定する。上述したようにして形成されたＥ
ＰＲＯＭセルの電荷保持性能を、４ＭＥＰＲＯＭ装置
の初期しきい値電圧性能と、２５０°Ｃで１６８及び５
００時間にわたってベーキングした後のＥＰＲＯＭ装置
のしきい値電圧性能とを比較することによって試験し
た。電荷を浮遊ゲート内に配置した時に、メモリセルを
導通せしめるためにはあるしきい値電圧（ＶＴ）が必要
である。しかしながら、浮遊ゲート内に蓄積された電荷
が減少するにつれて、セルを導通せしめるために必要な
しきい値電圧は低下する。あるセルのこのしきい値電圧
をある時間にわたって測定することにより、そのセルの
電荷保持性能を監視することができる。

【００１６】図９は、ベーキング前と、２５０°Ｃで５
００時間にわたってベーキングした後のダイスのしきい
値電圧（ＶＴ）の分布を示す。図９に示すように、この
ダイス群の平均ＶＴ（ＶＴ_average）は８．２Ｖであっ
た。図９に示されているデータから明白なように、これ
らのダイスのしきい値電圧分布は５００時間のベーキン
グの後にも認知できる程に変化はしていない。図１０
は、ベーキングの前後のΔＶＴ_min（ΔＶＴはダイスの
アレイのベーキングの前後の最小ＶＴの変化、即ちΔＶ
Ｔ＝ＶＴ_min（ベーキング時間）−ＶＴ _min（初期値）
として定義される）を中心とするダイスの分布を示して
いる。図１０に示すように、２５０°Ｃで５００時間に
わたってベーキングした後も、殆どのダイスのＶＴ_min
は、ベーキング前のダイスのＶＴ_minに比して０．２Ｖ
以下しか低下していない。従って図１０は、本発明に従
って形成されたＥＰＲＯＭセルのアレイのＶＴ_minが、
２５０°Ｃで１６８時間及び５００時間にわたってベー
キングした後も大きく変化していないことを表してい
る。また図１０は、本発明のＯＮＯ複合体を使用したＥ
ＰＲＯＭセルの電荷保持の有効性をも示している。

【００１７】以上の本発明の好ましい実施例の説明は例
示の目的に過ぎない。これが本発明を余すところなく説
明しているものでも、もしくは開示した精密な形状に限
定するものでもない。明らかに、多くの変更及び変形を
考案することが可能である。従って、本発明の範囲は特
許請求の範囲によってのみ限定されるものであることを
理解されたい。

【図面の簡単な説明】

【図１】本発明のＯＮＯ複合体を示す図である。

【図２】ＯＮＯ複合体の層内のピンホールが整列せず、
それによって非揮発性メモリセルの電荷保持能力が向上
する様を示す図である。

【図３】二酸化シリコンの２つの独立した層を含む誘電
複合体内のピンホールが整列せず、それによって非揮発
性メモリセルの電荷保持能力が向上する様を示す図であ
る。

【図４】ＥＰＲＯＭ装置の能動領域を画定する最初の製
造段階を示す図である。

【図５】ＥＰＲＯＭ装置のチャネル領域を形成する次の
製造段階を示す図である。

【図６】ＥＰＲＯＭ装置の浮遊ゲート、及びｎ⁺ソース
及びドレイン拡散領域をフォトマスキングプロセスを使
用して画定する次の製造段階を示す図である。

【図７】ＥＰＲＯＭ装置のドレイン拡散及びソース拡散
領域を画定し、ドレイン及びソース酸化物を成長させ、
そしてＯＮＯ複合体を浮遊ゲート上に沈積させる次の製
造段階を示す図である。

【図８】ＥＰＲＯＭ装置の第２のポリ層、珪化タングス
テン層、及びフォトレジスト層を沈積させ、語線を画定
する次の製造段階を示す図である。

【図９】ベーキングする前と２５０°Ｃで５００時間に
わたってベーキングした後のＥＰＲＯＭセルのしきい値
電圧（ＶＴ）の分布を示す図である。

【図１０】ΔＶＴ_minをベーキングの前後のダイスのア
レイの最小ＶＴの変化と定義し、ΔＶＴ_minを中心とす
るダイスの分布を示す図である。

【符号の説明】

１０ＯＮＯ複合体１１ソース領域１２二酸化シリコンの底層１３ドレイン領域１４窒化シリコンの層１５半導体サブストレート１６二酸化シリコンの頂層１７絶縁層１８浮遊ゲート２０制御ゲート２２ピンホール２４フォトレジスト２７フィールド酸化物２８窒化物の層２９ｎ型注入３１犠牲酸化物３２浮遊ゲート３４窒化物の層３６ｎ型注入３８ｐ型サブストレート４２、４４フィールド酸化物領域４６、４８ドレイン拡散領域５０ソース拡散領域５２、５４ドレイン酸化物５６ソース酸化物５８ポリ１側部カバー酸化物６２ＯＮＯ複合体６４酸化物の底層６６窒化物の層６８酸化物の頂層７０第２のポリ層７２珪化タングステンの層７４フォトレジスト７６語線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/316 Ｍ 21/318 Ｍ 27/115

Claims

【特許請求の範囲】

【請求項１】非揮発性メモリセル内の制御ゲートから
浮遊ゲートを絶縁するための誘電性絶縁用複合体であっ
て、上記浮遊ゲート上に形成されている二酸化シリコンの底
層と、上記二酸化シリコンの底層の上に形成され、上記二酸化
シリコンの底層よりも薄い厚みを有する窒化シリコンの
層と、上記窒化シリコンの層の上に形成され、上記窒化シリコ
ンの層よりも厚い厚みを有する二酸化シリコンの頂層と
を備えていることを特徴とする誘電性絶縁用複合体。
【請求項２】上記窒化シリコンの層はピンホールを含
み、上記ピンホールを通して電荷が漏洩しないように上
記ピンホールには酸素が詰め込まれている請求項１に記
載の誘電性絶縁用複合体。
【請求項３】上記二酸化シリコンの底層の厚みは約１
００オングストロームに等しいかもしくはそれよりも薄
く、また上記二酸化シリコンの頂層の厚みは約１００オ
ングストロームに等しいかもしくはそれよりも薄い請求
項１に記載の誘電性絶縁用複合体。
【請求項４】上記二酸化シリコンの底層及び頂層は、
高温化学蒸着によって形成される請求項３に記載の誘電
性絶縁用複合体。
【請求項５】上記窒化シリコンの層は約８０オングス
トロームの厚みを有している請求項３に記載の誘電性絶
縁用複合体。
【請求項６】上記二酸化シリコンの底層は約２５乃至
１００オングストロームの厚みを有し、上記窒化シリコ
ンの層は約８０オングストロームより薄い厚みを有し、
そして上記二酸化シリコンの頂層は約４０乃至１００オ
ングストロームの厚みを有している請求項３に記載の誘
電性絶縁用複合体。
【請求項７】容量的に測定された上記誘電性絶縁用複
合体の実効的な酸化物の厚みは、約１８０オングストロ
ームに等しいかもしくはそれよりも薄い請求項６に記載
の誘電性絶縁用複合体。
【請求項８】上記二酸化シリコンの底層及び頂層は、
高温化学蒸着によって形成される請求項６に記載の誘電
性絶縁用複合体。
【請求項９】上記窒化シリコンの層はピンホールを含
み、上記ピンホールを通して電荷が漏洩しないように上
記ピンホールには酸素が詰め込まれている請求項６に記
載の誘電性絶縁用複合体。
【請求項１０】非揮発性メモリセルにおいて、ａ）第１の導電型の半導体サブストレートと、ｂ）上記サブストレートの表面に形成されているソース
及びドレイン領域と、ｃ）上記ソース及びドレイン領域の上に形成されている
絶縁層と、ｄ）上記絶縁層の上に位置決めされている浮遊ゲート
と、ｅ）上記浮遊ゲートの上に位置決めされている誘電性複
合体と、ｆ）上記誘電性複合体の上に位置決めされている制御ゲ
ートとを備え、上記誘電性複合体は、上記浮遊ゲートの上に形成されている二酸化シリコンの
底層と、上記二酸化シリコンの底層の上に形成され上記二酸化シ
リコンの底層よりも薄い厚みを有する窒化シリコンの層
と、上記窒化シリコンの層上に形成され上記窒化シリコンの
層よりも厚い厚みを有する二酸化シリコンの頂層とを含
むことを特徴とする非揮発性メモリセル。
【請求項１１】上記窒化シリコンの層はピンホールを
含み、上記ピンホールを通して電荷が漏洩しないように
上記ピンホールには酸素が詰め込まれている請求項１０
に記載の非揮発性メモリセル。
【請求項１２】上記二酸化シリコンの底層の厚みは約
１００オングストロームに等しいかもしくはそれよりも
薄く、また上記二酸化シリコンの頂層の厚みは約１００
オングストロームに等しいかもしくはそれよりも薄い請
求項１０に記載の非揮発性メモリセル。
【請求項１３】容量的に測定された上記誘電性複合体
の実効的な酸化物の厚みは、約１８０オングストローム
に等しいかもしくはそれよりも薄い請求項１０に記載の
非揮発性メモリセル。
【請求項１４】上記二酸化シリコンの底層及び頂層
は、高温化学蒸着によって形成される請求項１２に記載
の非揮発性メモリセル。
【請求項１５】上記窒化シリコンの層は約８０オング
ストロームの厚みを有している請求項１０に記載の非揮
発性メモリセル。
【請求項１６】上記二酸化シリコンの底層は約２５乃
至１００オングストロームの厚みを有し、上記窒化シリ
コンの層は約８０オングストロームより薄い厚みを有
し、そして上記二酸化シリコンの頂層は約４０乃至１０
０オングストロームの厚みを有している請求項１０に記
載の非揮発性メモリセル。
【請求項１７】容量的に測定された上記誘電性複合体
の実効的な酸化物の厚みは、約１８０オングストローム
に等しいかもしくはそれよりも薄い請求項１６に記載の
非揮発性メモリセル。
【請求項１８】上記二酸化シリコンの底層及び頂層
は、高温化学蒸着によって形成される請求項１６に記載
の非揮発性メモリセル。
【請求項１９】上記窒化シリコンの層はピンホールを
含み、上記ピンホールを通して電荷が漏洩しないように
上記ピンホールには酸素が詰め込まれている請求項１６
に記載の非揮発性メモリセル。
【請求項２０】上記非揮発性メモリセルは、上記制御
ゲートの上に位置決めされているタングステンの層をも
備えている請求項１０に記載の非揮発性メモリセル。
【請求項２１】非揮発性メモリセルの制御ゲートから
浮遊ゲートを絶縁するための誘電性絶縁体であって、二
酸化シリコンの層を備え、容量的に測定された上記二酸
化シリコンの層の実効的な酸化物の厚みは約１８０オン
グストロームに等しいかもしくはそれよりも薄いことを
特徴とする誘電性絶縁体。
【請求項２２】上記二酸化シリコンの層は、ピンホー
ルを有する二酸化シリコンの底層と、ピンホールを有す
る別の二酸化シリコンの頂層とを含み、上記底層内のピ
ンホールと上記頂層内のピンホールとが整列しないよう
に上記二酸化シリコンの頂層が上記二酸化シリコンの底
層の上に形成されている請求項２１に記載の誘電性絶縁
体。
【請求項２３】上記二酸化シリコンの底層及び頂層
は、高温化学蒸着によって形成される請求項２１に記載
の誘電性絶縁体。
【請求項２４】非揮発性メモリセルおいて、ａ）第１の導電型の半導体サブストレートと、ｂ）上記サブストレートの表面に形成されているソース
及びドレイン領域と、ｃ）上記ソース及びドレイン領域の上に形成されている
絶縁層と、ｄ）上記絶縁層の上に位置決めされている浮遊ゲート
と、ｅ）上記浮遊ゲートの上に位置決めされている誘電性絶
縁体と、ｆ）上記誘電性絶縁体の上に位置決めされている制御ゲ
ートとを備え、容量的に測定された上記誘電性絶縁体の実効的な酸化物
の厚みは、約１８０オングストロームに等しいかもしく
はそれよりも薄い二酸化シリコンの層を含むことを特徴
とする非揮発性メモリセル。
【請求項２５】上記二酸化シリコンの層の少なくとも
一部分は、高温化学蒸着によって形成される請求項２４
に記載の非揮発性メモリセル。
【請求項２６】高温化学蒸着によって形成される上記
酸化物層の部分は、熱的に焼き戻されている請求項２５
に記載の非揮発性メモリセル。
【請求項２７】上記二酸化シリコンの層の少なくとも
一部分は、Ｎ₂Ｏが存在する中で熱的成長によって形成
される請求項２４に記載の非揮発性メモリセル。
【請求項２８】二酸化シリコンの層が、酸化された層
の上に高温化学蒸着によって形成される請求項２７に記
載の非揮発性メモリセル。
【請求項２９】上記二酸化シリコンの層は、ピンホー
ルを有する二酸化シリコンの底層と、ピンホールを有す
る別の二酸化シリコンの頂層とを含み、上記底層内のピ
ンホールと上記頂層内のピンホールとが整列しないよう
に上記二酸化シリコンの頂層が上記二酸化シリコンの底
層の上に形成されている請求項２４に記載の非揮発性メ
モリセル。
【請求項３０】上記二酸化シリコンの底層及び頂層
は、高温化学蒸着によって形成される請求項２９に記載
の非揮発性メモリセル。
【請求項３１】非揮発性メモリセルを製造する方法で
あって、ａ）第１の導電型の半導体サブストレートにソース及び
ドレイン領域を形成する段階と、ｂ）上記ソース及びドレイン領域の上に絶縁層を形成す
る段階と、ｃ）上記絶縁層の上に位置決めされた浮遊ゲートを形成
する段階と、ｄ）上記浮遊ゲートの上に位置決めされた誘電性複合体
を形成する段階と、ｅ）上記誘電性複合体の上に位置決めされた制御ゲート
を形成する段階とを備え、上記誘電性複合体は、上記浮遊ゲートの上に形成されている二酸化シリコンの
底層と、上記二酸化シリコンの底層の上に形成されてい
る窒化シリコンの層と、上記窒化シリコンの層上に形成
されている二酸化シリコンの頂層とを含み、上記複合体の上記窒化シリコンの層は上記二酸化シリコ
ンの頂層もしくは底層より薄いことを特徴とする非揮発
性メモリセルを製造する方法。
【請求項３２】上記窒化シリコンの層はピンホールを
含み、上記ピンホールを通して電荷が漏洩しないように
上記ピンホールには酸素が詰め込まれている請求項３１
に記載の非揮発性メモリセルを製造する方法。
【請求項３３】上記二酸化シリコンの底層の厚みは約
１００オングストロームに等しいかもしくはそれよりも
薄く、また上記二酸化シリコンの頂層の厚みは約１００
オングストロームに等しいかもしくはそれよりも薄い請
求項３１に記載の非揮発性メモリセルを製造する方法。
【請求項３４】容量的に測定された上記誘電性複合体
の実効的な酸化物の厚みは、約１８０オングストローム
に等しいかもしくはそれよりも薄い請求項３３に記載の
非揮発性メモリセルを製造する方法。
【請求項３５】上記二酸化シリコンの底層及び頂層
は、高温化学蒸着によって形成される請求項３３に記載
の非揮発性メモリセルを製造する方法。
【請求項３６】上記窒化シリコンの層は約８０オング
ストロームの厚みを有している請求項３３に記載の非揮
発性メモリセルを製造する方法。
【請求項３７】上記二酸化シリコンの底層は約２５乃
至１００オングストロームの厚みを有し、上記窒化シリ
コンの層は約８０オングストロームより薄い厚みを有
し、そして上記二酸化シリコンの頂層は約４０乃至１０
０オングストロームの厚みを有している請求項３３に記
載の非揮発性メモリセルを製造する方法。
【請求項３８】容量的に測定された上記誘電性複合体
の実効的な酸化物の厚みは、約１８０オングストローム
に等しいかもしくはそれよりも薄い請求項３７に記載の
非揮発性メモリセルを製造する方法。
【請求項３９】上記二酸化シリコンの底層及び頂層
は、高温化学蒸着によって形成される請求項３３に記載
の非揮発性メモリセルを製造する方法。
【請求項４０】上記窒化シリコンの層はピンホールを
含み、上記ピンホールを通して電荷が漏洩しないように
上記ピンホールには酸素が詰め込まれている請求項３７
に記載の非揮発性メモリセルを製造する方法。
【請求項４１】上記セルは、上記制御ゲートの上に位
置決めされているタングステンの層をも備えている請求
項３１に記載の非揮発性メモリセルを製造する方法。
【請求項４２】非揮発性メモリセルを製造する方法で
あって、ａ）第１の導電型の半導体サブストレートにソース及び
ドレイン領域を形成する段階と、ｂ）上記ソース及びドレイン領域の上に絶縁層を形成す
る段階と、ｃ）上記絶縁層の上に位置決めされた浮遊ゲートを形成
する段階と、ｄ）上記浮遊ゲートの上に位置決めされた誘電性絶縁体
を形成する段階と、ｅ）上記誘電性絶縁体の上に位置決めされた制御ゲート
を形成する段階とを備え、容量的に測定された上記誘電性絶縁体の実効的な酸化物
の厚さは、約１８０オングストロームに等しいかもしく
はそれよりも薄い二酸化シリコンの層を含むことを特徴
とする非揮発性メモリセルを製造する方法。
【請求項４３】上記二酸化シリコンの層の少なくとも
一部分は、高温化学蒸着によって形成される請求項４２
に記載の非揮発性メモリセルを製造する方法。
【請求項４４】高温化学蒸着によって形成される上記
酸化物層の部分は、熱的に焼き戻されている請求項４３
に記載の非揮発性メモリセルを製造する方法。
【請求項４５】上記二酸化シリコンの層の少なくとも
一部分は、Ｎ₂Ｏが存在する中で熱成長によって形成さ
れる請求項４２に記載の非揮発性メモリセルを製造する
方法。
【請求項４６】二酸化シリコンの層が、酸化された層
の上に高温化学蒸着によって形成される請求項４５に記
載の非揮発性メモリセルを製造する方法。
【請求項４７】上記二酸化シリコンの層は、ピンホー
ルを有する二酸化シリコンの底層と、ピンホールを有す
る別の二酸化シリコンの頂層とを含み、上記底層内のピ
ンホールと上記頂層内のピンホールとが整列しないよう
に上記二酸化シリコンの頂層が上記二酸化シリコンの底
層の上に形成されている請求項４２に記載の非揮発性メ
モリセルを製造する方法。
【請求項４８】上記二酸化シリコンの層の高温化学蒸
着中に、ゲート酸化物層がメモリセルの周縁の回路の上
に形成される請求項４３に記載の非揮発性メモリセルを
製造する方法。