JPH0812652B2 - コンピュータ・システムの調停装置 - Google Patents
コンピュータ・システムの調停装置Info
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- JPH0812652B2 JPH0812652B2 JP61219919A JP21991986A JPH0812652B2 JP H0812652 B2 JPH0812652 B2 JP H0812652B2 JP 61219919 A JP61219919 A JP 61219919A JP 21991986 A JP21991986 A JP 21991986A JP H0812652 B2 JPH0812652 B2 JP H0812652B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 この発明はコンピユータ・システムに関し、とくに回
転プライオリテイ手法に基づいて共有バスへのアクセス
のプライオリテイを解決し、かつユーザによつて選択的
に変更できる調停メカニズムに関する。
転プライオリテイ手法に基づいて共有バスへのアクセス
のプライオリテイを解決し、かつユーザによつて選択的
に変更できる調停メカニズムに関する。
B.従来技術 コンピユータ・システムにおいて、そのシステム内に
配置された各種の処理装置や入出力ユニツトが、共通の
共有データ・バスにほぼ同じ時期にアクセスしなければ
ならないことがある。しかしながら、データ・バスが一
時に処理できるアクセスは、ひとつだけである。したが
つて、何らかのメカニズムを利用して、どのユニツトや
処理装置にバスへのアクセスを与えることができるかを
決定しなければならない。
配置された各種の処理装置や入出力ユニツトが、共通の
共有データ・バスにほぼ同じ時期にアクセスしなければ
ならないことがある。しかしながら、データ・バスが一
時に処理できるアクセスは、ひとつだけである。したが
つて、何らかのメカニズムを利用して、どのユニツトや
処理装置にバスへのアクセスを与えることができるかを
決定しなければならない。
各種の調停メカニズムが従来技術のコンピユータ・シ
ステムで使用されている。ベル研究所（Bell Laborator
ies）のW.L.ベイン（W.L.Bain）およびS.R.アウジヤ
（S.R.Ahuja）による「Performance Analysis of High
Speed Digital Busses for Multiprocessing Systems」
という論文には、幾つかの調停メカニズムが記載されて
いる。たとえば、この論文では静的プライオリテイ・ア
ルゴリズム（Static Priority Algorithm）、固定長ス
ライス・アルゴリズム（Fixed Time Slice Algorith
m）、LRVアルゴリズム（LRV Recently Used Algorith
m）および回転デイジ・チエーン・アルゴリズム（Rotat
ing Daisy Algorithm）を含む動的プライオリテイ・ア
ルゴリズム（Dynamic Priority Algorithm）、および入
力順実行アルゴリズム（First Come First Served Algo
rithm）が検討されている。
ステムで使用されている。ベル研究所（Bell Laborator
ies）のW.L.ベイン（W.L.Bain）およびS.R.アウジヤ
（S.R.Ahuja）による「Performance Analysis of High
Speed Digital Busses for Multiprocessing Systems」
という論文には、幾つかの調停メカニズムが記載されて
いる。たとえば、この論文では静的プライオリテイ・ア
ルゴリズム（Static Priority Algorithm）、固定長ス
ライス・アルゴリズム（Fixed Time Slice Algorith
m）、LRVアルゴリズム（LRV Recently Used Algorith
m）および回転デイジ・チエーン・アルゴリズム（Rotat
ing Daisy Algorithm）を含む動的プライオリテイ・ア
ルゴリズム（Dynamic Priority Algorithm）、および入
力順実行アルゴリズム（First Come First Served Algo
rithm）が検討されている。
上述の従来技術の調停メカニズムのほとんどは、降順
の固定プリイオリテイに基づいて調停を行う。これらの
いずれもが、次のような特別な機能を何ら考慮していな
い。すなわち、入出力タイムアウトを防止する二重レベ
ル入出力要求、入出力ロツクアウトを防止するすべての
入出力レベルにおける回転、選択的変更可能最高位プラ
イオリテイ、処理装置のロツクアウトを防止するプロセ
ツサ・バス・オペレーシヨン・サイクル・スチール要
求、調停サイクルのひとつを節減する命令キヤツシユ優
先使用許可、調停サイクルのひとつを節減する１サイク
ルでのデータ・キヤツシユのインページおよびキヤスト
アウト・オペレーシヨン、ならびに他の場合には無駄に
なるサイクルを利用するためのリフレツシユ中のプロセ
ツサ・バス・オペレーシヨン（PBO:Processor Bus Oper
ation）許可を考慮していない。
の固定プリイオリテイに基づいて調停を行う。これらの
いずれもが、次のような特別な機能を何ら考慮していな
い。すなわち、入出力タイムアウトを防止する二重レベ
ル入出力要求、入出力ロツクアウトを防止するすべての
入出力レベルにおける回転、選択的変更可能最高位プラ
イオリテイ、処理装置のロツクアウトを防止するプロセ
ツサ・バス・オペレーシヨン・サイクル・スチール要
求、調停サイクルのひとつを節減する命令キヤツシユ優
先使用許可、調停サイクルのひとつを節減する１サイク
ルでのデータ・キヤツシユのインページおよびキヤスト
アウト・オペレーシヨン、ならびに他の場合には無駄に
なるサイクルを利用するためのリフレツシユ中のプロセ
ツサ・バス・オペレーシヨン（PBO:Processor Bus Oper
ation）許可を考慮していない。
米国特許第4449183号は「回転プライオリテイ・ベー
ス」で共有バスへのアクセスを許可するメカニズムを開
示している。しかしながら、この調停手法は上述の回転
デイジ・チエーン・アルゴリズムと類似したものであ
る。上述の特別な機能は何ら検討されていない。
ス」で共有バスへのアクセスを許可するメカニズムを開
示している。しかしながら、この調停手法は上述の回転
デイジ・チエーン・アルゴリズムと類似したものであ
る。上述の特別な機能は何ら検討されていない。
C.発明が解決しようとする問題点 この発明は以上の事情を考慮してなされたものであ
り、上述のような特別な機能を考慮した調停メカニズム
を提供することを目的としている。
り、上述のような特別な機能を考慮した調停メカニズム
を提供することを目的としている。
D.問題点を解決するための手段 この発明では、平行状な構成に類似した特別な構成に
配置された、複数個の独立した調停装置からなる調停メ
カニズムを与えることによつて、従来技術の調停メカニ
ズムを改良する。各調停装置はアクセス要求信号を受け
取るための要求端子、および割込許可信号を受け取り、
要求信号と割込許可信号に応じて、共有バスに対するア
クセスを許諾する許諾信号を発生するための割込許可端
子を有している。上述の特定の構成における高位の調停
装置の要求端子を要求信号が付勢した場合にその特定の
調停装置に対して、割込許可信号が発生されることがな
いようになつている。
配置された、複数個の独立した調停装置からなる調停メ
カニズムを与えることによつて、従来技術の調停メカニ
ズムを改良する。各調停装置はアクセス要求信号を受け
取るための要求端子、および割込許可信号を受け取り、
要求信号と割込許可信号に応じて、共有バスに対するア
クセスを許諾する許諾信号を発生するための割込許可端
子を有している。上述の特定の構成における高位の調停
装置の要求端子を要求信号が付勢した場合にその特定の
調停装置に対して、割込許可信号が発生されることがな
いようになつている。
この発明では、特定の構成で配置された複数個の調停
装置からなる調停メカニズムが与えられ、特定の調停装
置はその構成において高位の調停装置に対しては低いプ
ライオリテイであるが、その構成の低位の調停装置に対
しては高いプライオリテイであり、低位の調停装置は高
位の調停装置が共有バスへのアクセスを許諾した場合
に、そのバスへのアクセスを拒否するようになつてい
る。
装置からなる調停メカニズムが与えられ、特定の調停装
置はその構成において高位の調停装置に対しては低いプ
ライオリテイであるが、その構成の低位の調停装置に対
しては高いプライオリテイであり、低位の調停装置は高
位の調停装置が共有バスへのアクセスを許諾した場合
に、そのバスへのアクセスを拒否するようになつてい
る。
この発明によれば、二重レベルの入出力要求、すなわ
ち入出力コマンド要求と入出力正規要求を与える調停メ
カニズムを実現できる。
ち入出力コマンド要求と入出力正規要求を与える調停メ
カニズムを実現できる。
この発明の１つの態様では、複数個のアクセス要求信
号が調停装置を付勢したときに、共有バスに対するアク
セスの回転、選択的変更可能プライオリテイを与える調
停メカニズムが与えられる。アクセスの回転、選択的変
更可能プライオリテイは複数個のアクセス要求信号に対
し、コマンド・ロータの「回転」に応じて共有バスへの
順次アクセスを与えるための調停装書に接続されたコマ
ンド・ロータによつて行われる。
号が調停装置を付勢したときに、共有バスに対するアク
セスの回転、選択的変更可能プライオリテイを与える調
停メカニズムが与えられる。アクセスの回転、選択的変
更可能プライオリテイは複数個のアクセス要求信号に対
し、コマンド・ロータの「回転」に応じて共有バスへの
順次アクセスを与えるための調停装書に接続されたコマ
ンド・ロータによつて行われる。
この発明によれば、プロセツサ・バス・オペレーシヨ
ン（PBO）サイクル・スチール（CS）要求を与える調停
メカニズムを与えることができる。
ン（PBO）サイクル・スチール（CS）要求を与える調停
メカニズムを与えることができる。
この発明では、命令キヤツシユ・アクセス要求が存在
しない場合に、共有バスへのアクセスを許諾する命令キ
ヤツシユ割込アクセス許諾を発生する調停メカニズムが
与えられ、共有バスに対する命令キヤツシユ割込アクセ
ス許諾は命令キヤツシユ・アクセス要求が存在しない場
合であつても、高位の要求および低位の要求が存在せ
ず、待状態のリフレツシユ・サイクルがなく、かつ調停
の継続が認められているときに、発生する。
しない場合に、共有バスへのアクセスを許諾する命令キ
ヤツシユ割込アクセス許諾を発生する調停メカニズムが
与えられ、共有バスに対する命令キヤツシユ割込アクセ
ス許諾は命令キヤツシユ・アクセス要求が存在しない場
合であつても、高位の要求および低位の要求が存在せ
ず、待状態のリフレツシユ・サイクルがなく、かつ調停
の継続が認められているときに、発生する。
この発明では、調停のひとつでデータ・キヤツシユ・
イメージおよびキヤストアウト・オペレーシヨンを与え
る調停メカニズムを与えることができる。
イメージおよびキヤストアウト・オペレーシヨンを与え
る調停メカニズムを与えることができる。
この発明では、プロセツサ・バス・オペレーシヨン・
サイクル・スチイール（PBO CS）要求の許諾が「待状態
リフレツシユなし」信号の存在に依存しているのである
から、リフレツシユ中にPBO CS許諾を与える調停メカニ
ズムを実現できる。
サイクル・スチイール（PBO CS）要求の許諾が「待状態
リフレツシユなし」信号の存在に依存しているのである
から、リフレツシユ中にPBO CS許諾を与える調停メカニ
ズムを実現できる。
この発明では、共有バスに対するリフレツシユ要求ア
クセスへの許諾する調停メカニズムを与え、これによつ
て特定の構成における高位の調停装置の要求端子を付勢
するアクセス要求信号の存在にかかわりなく、リフレツ
シユ許諾信号を発生し、調停の継続を認めることを示す
許容調停信号が発生した場合に、リフレツシユ許諾信号
が発生する。
クセスへの許諾する調停メカニズムを与え、これによつ
て特定の構成における高位の調停装置の要求端子を付勢
するアクセス要求信号の存在にかかわりなく、リフレツ
シユ許諾信号を発生し、調停の継続を認めることを示す
許容調停信号が発生した場合に、リフレツシユ許諾信号
が発生する。
E.実施例 第１図に、この発明の調停装置論理回路を組み込んだ
コンピユータ・システム10を示す。第１図において、命
令プロセツサ・ユニツト10aは命令キヤツシユ10bおよび
データ・キヤツシユ10cに接続されている。命令キヤツ
シユ10bおよびデータ・キヤツシユ10cはさらに、共通記
憶機構10d、および記憶バス10fを介して入出力インタフ
エース・ユニツト論理回路（IOIU）10eに接続されてい
る。記憶制御論理回路10gは制御バス10hを介して共通記
憶機構10dに接続されており、かつIOIU論理回路10eとイ
ンタフエースしている。IOIU論理回路10eはさらに、こ
の発明による調停装置論理回路10iとインタフエースし
ている。リフレツシユ論理回路10xが前記調停装置論理
回路10i内に配置されている。調停装置論理回路10iはラ
イン２を介して命令キヤツシユ10bから、またライン１
を介してデータ・キヤツシユ10cからアクセス要求を受
け取る。IOIU論理回路10eはさらに、アダプタ・バス10n
を介して入出力インタフエース制御装置１（IOIC1）10
j、入出力インタフエース制御装置２（IOIC2）10k、入
出力インタフエース制御装置３（IOIC3）10L、および入
出力インタフエース制御装置４（IOIC4）10mに接続され
ている。調停装置論理回路10iはライン３を介してIOIC1
10jから、ライン４を介してIOIC2 10Kから、ライン５
を介してIOIC3 10Lから、ライン６を介してIOIC4 10mか
らアクセス要求を受け取る。IOIC 10j、10k、10Lおよび
10mは入出力バス10t、10u、10vおよび10wのそれぞれを
介して、さまざまな入出力サブセツト10p、10q、10rお
よび10sに接続されている。調停装置論理回路10iはライ
ン７を介して記憶制御論理回路10gからバス・アダプタ
・アクセス要求を、ライン８を介してリフレツシユ論理
回路10xからアクセス要求を、またライン９を介して記
憶制御論理回路10gからPBOCSを受け取る。
コンピユータ・システム10を示す。第１図において、命
令プロセツサ・ユニツト10aは命令キヤツシユ10bおよび
データ・キヤツシユ10cに接続されている。命令キヤツ
シユ10bおよびデータ・キヤツシユ10cはさらに、共通記
憶機構10d、および記憶バス10fを介して入出力インタフ
エース・ユニツト論理回路（IOIU）10eに接続されてい
る。記憶制御論理回路10gは制御バス10hを介して共通記
憶機構10dに接続されており、かつIOIU論理回路10eとイ
ンタフエースしている。IOIU論理回路10eはさらに、こ
の発明による調停装置論理回路10iとインタフエースし
ている。リフレツシユ論理回路10xが前記調停装置論理
回路10i内に配置されている。調停装置論理回路10iはラ
イン２を介して命令キヤツシユ10bから、またライン１
を介してデータ・キヤツシユ10cからアクセス要求を受
け取る。IOIU論理回路10eはさらに、アダプタ・バス10n
を介して入出力インタフエース制御装置１（IOIC1）10
j、入出力インタフエース制御装置２（IOIC2）10k、入
出力インタフエース制御装置３（IOIC3）10L、および入
出力インタフエース制御装置４（IOIC4）10mに接続され
ている。調停装置論理回路10iはライン３を介してIOIC1
10jから、ライン４を介してIOIC2 10Kから、ライン５
を介してIOIC3 10Lから、ライン６を介してIOIC4 10mか
らアクセス要求を受け取る。IOIC 10j、10k、10Lおよび
10mは入出力バス10t、10u、10vおよび10wのそれぞれを
介して、さまざまな入出力サブセツト10p、10q、10rお
よび10sに接続されている。調停装置論理回路10iはライ
ン７を介して記憶制御論理回路10gからバス・アダプタ
・アクセス要求を、ライン８を介してリフレツシユ論理
回路10xからアクセス要求を、またライン９を介して記
憶制御論理回路10gからPBOCSを受け取る。
第１図にコンピユータ・システムの機能動作を、第１
図を参照して以下で説明する。
図を参照して以下で説明する。
命令プロセツサ・ユニツト（IPU）10aはデータ・キヤ
ツシユ10cに記憶されているデータを利用して、命令キ
ヤツシユ10bに記憶されている命令を実行する。命令の
実行結果は共通記憶機構10dに記憶される。結果をさま
ざまな入出力サブユニツト10p、10q、10rおよび10sに転
送することが必要な場合には、結果が記憶制御論理回路
10gによつて共通記憶機構10dから検索され、IOIU論理10
eを介してアダプタ・バス10nへ、またIOIC10jないし10m
を介して入出力サブユニツト10pないし10sへ転送され
る。しかしながら、命令キヤツシユ10b、データ・キヤ
ツシユ10cまたは１つまたはそれ以上のIOIC10jないし10
m、あるいはこれらのすべてが、同時に共有バス（記憶
バス10f、およびアダプタ・バス10n）へのアクセスを必
要とすることもある。共有バスが一時に処理できるアク
セスは１つだけなのであるから、何らかの調停メカニズ
ムを利用して、どのユニツトが特定の時点で共有バスを
アクセスするのかを決定しなければならない。この決定
を下すために、データ・キヤツシユ10b、IOIU1 10j、IO
IU2 10k、IOIU3 10L IOIU4 10m、記憶制御論理10qおよ
びリフレツシユ論理回路10xからなり、アクセスを必要
とする複数個のユニツトの各々は、アクセス要求信号を
発生し、ライン１ないし９を介して調停装置論理回路10
iに送る。特定の調停手法によれば、調停論理回路10iは
複数個のユニツトの内どれが共有バスをアクセスするか
を決定する。この特定の調停手法および調停装置論理回
路10iの構成については、図面第2A図ないし第７図を参
照して以下で説明する。
ツシユ10cに記憶されているデータを利用して、命令キ
ヤツシユ10bに記憶されている命令を実行する。命令の
実行結果は共通記憶機構10dに記憶される。結果をさま
ざまな入出力サブユニツト10p、10q、10rおよび10sに転
送することが必要な場合には、結果が記憶制御論理回路
10gによつて共通記憶機構10dから検索され、IOIU論理10
eを介してアダプタ・バス10nへ、またIOIC10jないし10m
を介して入出力サブユニツト10pないし10sへ転送され
る。しかしながら、命令キヤツシユ10b、データ・キヤ
ツシユ10cまたは１つまたはそれ以上のIOIC10jないし10
m、あるいはこれらのすべてが、同時に共有バス（記憶
バス10f、およびアダプタ・バス10n）へのアクセスを必
要とすることもある。共有バスが一時に処理できるアク
セスは１つだけなのであるから、何らかの調停メカニズ
ムを利用して、どのユニツトが特定の時点で共有バスを
アクセスするのかを決定しなければならない。この決定
を下すために、データ・キヤツシユ10b、IOIU1 10j、IO
IU2 10k、IOIU3 10L IOIU4 10m、記憶制御論理10qおよ
びリフレツシユ論理回路10xからなり、アクセスを必要
とする複数個のユニツトの各々は、アクセス要求信号を
発生し、ライン１ないし９を介して調停装置論理回路10
iに送る。特定の調停手法によれば、調停論理回路10iは
複数個のユニツトの内どれが共有バスをアクセスするか
を決定する。この特定の調停手法および調停装置論理回
路10iの構成については、図面第2A図ないし第７図を参
照して以下で説明する。
第2A図ないし第2C図に、調停装置論理回路10iの構成
を表すブロツク線図を示す。
を表すブロツク線図を示す。
第2A図において、調停装置論理回路10iは図面におい
て、プライオリテイ順に配列された複数個の独立した調
停装置からなついてる。第１の独立した調停装置10i1は
他の独立した調停装置に関してプライオリテイの順序の
最初にあるもので、IOICコマンド要求ローテータ調停装
置を表している。第２の独立した調停装置10i2は他の独
立した調停装置に関してプライオリテイの順序の２番目
にあるもので、IPUバス・オペレーシヨン・サイクル・
スチール要求調停装置を表している。第２の調停装置
は、IPU要求の復号後、記憶制御論理回路10gからのプロ
セツサ・バス・オペレーシヨン（PBO）サイクル・スチ
ール・アクセス要求を受け取る。第３の独立した調停装
置10i3は他の独立した調停装置に関してプライオリテイ
の順序の３番目にあるもので、データ転送に使用される
IOIC正規要求ローテータ調停装置を表している。この第
２のIOICレベルの調停は、正規のデータ転送が装置のオ
ーバランを引き起こすことのあるコマンドの転送とイン
タフエースすることを防止する。この第３の調停装置は
IOICサブユニツト10jないし10mから正規の要求を受け取
る。
て、プライオリテイ順に配列された複数個の独立した調
停装置からなついてる。第１の独立した調停装置10i1は
他の独立した調停装置に関してプライオリテイの順序の
最初にあるもので、IOICコマンド要求ローテータ調停装
置を表している。第２の独立した調停装置10i2は他の独
立した調停装置に関してプライオリテイの順序の２番目
にあるもので、IPUバス・オペレーシヨン・サイクル・
スチール要求調停装置を表している。第２の調停装置
は、IPU要求の復号後、記憶制御論理回路10gからのプロ
セツサ・バス・オペレーシヨン（PBO）サイクル・スチ
ール・アクセス要求を受け取る。第３の独立した調停装
置10i3は他の独立した調停装置に関してプライオリテイ
の順序の３番目にあるもので、データ転送に使用される
IOIC正規要求ローテータ調停装置を表している。この第
２のIOICレベルの調停は、正規のデータ転送が装置のオ
ーバランを引き起こすことのあるコマンドの転送とイン
タフエースすることを防止する。この第３の調停装置は
IOICサブユニツト10jないし10mから正規の要求を受け取
る。
第2B図において、第４の独立した調停装置10i4は他の
独立した調停装置に関してプライオリテイの順序の４番
目にあるもので、命令キヤツシユ要求固定長プライオリ
テイ調停装置を表している。第４の調停装置は命令キヤ
ツシユ10bからアクセス要求を受け取る。第５の独立し
た調停装置10i5は他の独立した調停装置に関してプライ
オリテイの順序の５番目にあるもので、データ・キヤツ
シユ要求固定長プライオリテイ調停装置を表している。
第５の調停装置はデータ・キヤツシユ10cからアクセス
要求を受け取る。第６の独立した調停装置は他の独立し
た調停装置に関してプライオリテイの順序の６番目にあ
るもので、バス・アダプタ固定長プライオリテイ調停装
置を表している。第６の調停装置は記憶制御論理回路10
gからアクセス要求を受け取る。
独立した調停装置に関してプライオリテイの順序の４番
目にあるもので、命令キヤツシユ要求固定長プライオリ
テイ調停装置を表している。第４の調停装置は命令キヤ
ツシユ10bからアクセス要求を受け取る。第５の独立し
た調停装置10i5は他の独立した調停装置に関してプライ
オリテイの順序の５番目にあるもので、データ・キヤツ
シユ要求固定長プライオリテイ調停装置を表している。
第５の調停装置はデータ・キヤツシユ10cからアクセス
要求を受け取る。第６の独立した調停装置は他の独立し
た調停装置に関してプライオリテイの順序の６番目にあ
るもので、バス・アダプタ固定長プライオリテイ調停装
置を表している。第６の調停装置は記憶制御論理回路10
gからアクセス要求を受け取る。
第2C図には、リフレツシユ論理10xが示されている。
リフレツシユ論理10xは他の独立した調停装置に関して
プライオリテイの順序の７番目で、最後のものである第
７の調停装置10i7を包含している。第７の調停装置10i7
はリフレツシユ調停装置を表している。この調停装置は
調停装置10i内に配置されたリフレツシユ・タイマから
の、共通記憶機構10dをリフレツシユするためのアクセ
ス要求を受け取る。
リフレツシユ論理10xは他の独立した調停装置に関して
プライオリテイの順序の７番目で、最後のものである第
７の調停装置10i7を包含している。第７の調停装置10i7
はリフレツシユ調停装置を表している。この調停装置は
調停装置10i内に配置されたリフレツシユ・タイマから
の、共通記憶機構10dをリフレツシユするためのアクセ
ス要求を受け取る。
第2A図において、第１の独立した調停装置10i1は要求
入力端子および割込許可（イネーブル）端子を有してい
る。要求入力端子は第１図の入出力サブユニツト10p、1
0q、10rおよび１′0sのそれぞれを表すIOUC1ないし４の
各々と並列に接続されている。第１独立調停装置10i1の
割込許可端子はANDゲート10i1aの出力端子に接続されて
いる。ANDゲート10i1aの入力端子は「待状態リフレツシ
ユなし」入力信号および「調停許可」入力信号を受け取
る。ANDゲート10i1aは以下の真理値表を有している。す
べての入力はプラスとなる出力に対してプラスでなけれ
ばならない。マイナスの入力は出力をマイナスにする。
入力端子および割込許可（イネーブル）端子を有してい
る。要求入力端子は第１図の入出力サブユニツト10p、1
0q、10rおよび１′0sのそれぞれを表すIOUC1ないし４の
各々と並列に接続されている。第１独立調停装置10i1の
割込許可端子はANDゲート10i1aの出力端子に接続されて
いる。ANDゲート10i1aの入力端子は「待状態リフレツシ
ユなし」入力信号および「調停許可」入力信号を受け取
る。ANDゲート10i1aは以下の真理値表を有している。す
べての入力はプラスとなる出力に対してプラスでなけれ
ばならない。マイナスの入力は出力をマイナスにする。
第１独立調停装置10i1は第１コマンド・ロータ10i1b
に接続されている。コマンド・ロータ10i1bはサブユニ
ツト１ないし４のそれぞれに対応した数字１ないし４を
記憶しており、これらのコマンド要求は第１独立調停装
置10i1の要求入力端子への入力になつている。コマンド
・ロータは第2A図において、４、１、２、３の順序で数
字を記憶しているが、コマンド・ロータには任意の順序
で数字を記憶させることができる。たとえば、コマンド
・ロータ10i1bは数字１、１、２、３あるいは数字１、
２、３、３などを容易に記憶することができる。第2A図
において、コマンド・ロータ10i1bを「回転している」
といつてもかまわない。すなわち、コマンド・ロータが
「回転」すると、数字４、１、２、３がIOIC4、１、２
および３をこの順序で表す第１独立調停装置10i1に入力
される。
に接続されている。コマンド・ロータ10i1bはサブユニ
ツト１ないし４のそれぞれに対応した数字１ないし４を
記憶しており、これらのコマンド要求は第１独立調停装
置10i1の要求入力端子への入力になつている。コマンド
・ロータは第2A図において、４、１、２、３の順序で数
字を記憶しているが、コマンド・ロータには任意の順序
で数字を記憶させることができる。たとえば、コマンド
・ロータ10i1bは数字１、１、２、３あるいは数字１、
２、３、３などを容易に記憶することができる。第2A図
において、コマンド・ロータ10i1bを「回転している」
といつてもかまわない。すなわち、コマンド・ロータが
「回転」すると、数字４、１、２、３がIOIC4、１、２
および３をこの順序で表す第１独立調停装置10i1に入力
される。
ロータのエントリは４つに限定されるものではなく、
任意の数のエントリを含んでいることができる。利用で
きるエントリないしスロツトの数が、各エントリの有す
るパーセント・プライオリテイの細分性を決定する。
任意の数のエントリを含んでいることができる。利用で
きるエントリないしスロツトの数が、各エントリの有す
るパーセント・プライオリテイの細分性を決定する。
第１独立調停装置10i1の機能動作を、第2A図を参照し
て以下に説明する。
て以下に説明する。
IOICのコマンド要求がIOIC1−４のすべてによつて、
調停装置10i1へ入力されているものと想定する。したが
つて、調停装置10i1の要求入力端子が、IOIC1−４のそ
れぞれから４つのコマンド要求信号を受け取つている。
さらに、コマンド・ロータ10i1bが第2A図に示すように
配置されている、すなわち数字４が調停装置10i1に入力
されているものと想定する。この第１調停装置10i1を４
本の入力要求ラインを有しているが、５レベルの固定長
の降順のプライオリテイの調停を含んでいる調停装置と
考えることができる。トツプ・プライオリテイ・レベル
はロータ10i1に含まれている値によつて決定される。
「待状態リフレツシユなし」信号および「調停許可」信
号がプラスである場合（すなわち、調停を阻害する待状
態のリフレツシユがなく、また転移オペレーシヨンやリ
フレツシユ・オペレーシヨンが行われていない場合）、
プラスの信号が調停装置10i1の割込許可端子を付勢す
る。コマンド・ロータ10i1が「回転」を開始すると、IO
IC4、１、２および３には順次、共有バスへのアクセス
が許諾される。したがつて、IOIC4、１、２および３に
対応するコマンド要求信号は順次、共有バスを付勢す
る。「待状態のリフレツシユなし」信号または「調停許
可」信号のいずれかまたは両方が、プラスでない場合、
マイナスの信号が調停装置10i1の割込許可端子を付勢す
る。マイナスの信号が割込許可端子を付勢すると、IOIC
1−４のすべての共有バスへのアクセスが認められなく
なる。
調停装置10i1へ入力されているものと想定する。したが
つて、調停装置10i1の要求入力端子が、IOIC1−４のそ
れぞれから４つのコマンド要求信号を受け取つている。
さらに、コマンド・ロータ10i1bが第2A図に示すように
配置されている、すなわち数字４が調停装置10i1に入力
されているものと想定する。この第１調停装置10i1を４
本の入力要求ラインを有しているが、５レベルの固定長
の降順のプライオリテイの調停を含んでいる調停装置と
考えることができる。トツプ・プライオリテイ・レベル
はロータ10i1に含まれている値によつて決定される。
「待状態リフレツシユなし」信号および「調停許可」信
号がプラスである場合（すなわち、調停を阻害する待状
態のリフレツシユがなく、また転移オペレーシヨンやリ
フレツシユ・オペレーシヨンが行われていない場合）、
プラスの信号が調停装置10i1の割込許可端子を付勢す
る。コマンド・ロータ10i1が「回転」を開始すると、IO
IC4、１、２および３には順次、共有バスへのアクセス
が許諾される。したがつて、IOIC4、１、２および３に
対応するコマンド要求信号は順次、共有バスを付勢す
る。「待状態のリフレツシユなし」信号または「調停許
可」信号のいずれかまたは両方が、プラスでない場合、
マイナスの信号が調停装置10i1の割込許可端子を付勢す
る。マイナスの信号が割込許可端子を付勢すると、IOIC
1−４のすべての共有バスへのアクセスが認められなく
なる。
調停装置10i1を介したIOIC1−４による共有バスへの
アクセスのプライオリテイは、調停装置10i2を介した共
有バスへのPBOサイクル・スチール・アクセス要求より
も高い。IOIC1−４が調停装置10i1を介して共有バスへ
のアクセスを要求していない場合、調停装置10i2を介し
たPBOサイクル・スチール要求が許諾されることもあ
る。調停装置10i1を介したコマンド要求は第2A図−第2C
図の調停装置の中で最も高いプライオリテイを有してお
り、調停装置10i2を介したPBOサイクル・スチール要求
は次のプライオリテイを有している。
アクセスのプライオリテイは、調停装置10i2を介した共
有バスへのPBOサイクル・スチール・アクセス要求より
も高い。IOIC1−４が調停装置10i1を介して共有バスへ
のアクセスを要求していない場合、調停装置10i2を介し
たPBOサイクル・スチール要求が許諾されることもあ
る。調停装置10i1を介したコマンド要求は第2A図−第2C
図の調停装置の中で最も高いプライオリテイを有してお
り、調停装置10i2を介したPBOサイクル・スチール要求
は次のプライオリテイを有している。
調停装置10i2の割込許可端子はANDゲート10i1aの真理
値表と同じ真理値表を有している他のANDゲート10i2bの
出力端子に接続されている。ANDゲート10i2bの入力端子
は「調停許可」信号および「IOICコマンド要求なし」信
号を受け取る。「IOICコマンド要求なし」信号はマイナ
スのANDゲート10i2aからの出力を表している。
値表と同じ真理値表を有している他のANDゲート10i2bの
出力端子に接続されている。ANDゲート10i2bの入力端子
は「調停許可」信号および「IOICコマンド要求なし」信
号を受け取る。「IOICコマンド要求なし」信号はマイナ
スのANDゲート10i2aからの出力を表している。
調停装置10i1の要求端子を付勢するIOICコマンド・ア
クセス要求（IOIC1コマンド要求、IOIC2コマンド要求２
など）がマイナスのANDゲート10i2aの入力端子も付勢す
ることに留意されたい。したがつて、いずれかのIOICコ
マンド要求が高い場合、マイナスのANDゲート10i2aの出
力は低くなり、またすべてのIOICコマンド要求が低い場
合には、マイナスのANDゲート10i2aの出力は高くなる。
ANDゲート10i2aの出力は適宜「＋IOICコマンド要求な
し」と表示される。この表示の規則は調停装置10i1の要
求端子を付勢する高い（活動）IOICコマンド要求がない
場合に、ANDゲート10i2bの第１入力端子が高くなること
を示す。この表示規則はこの明細書全体にわたつて使用
される。たとえば、調停装置10i2の要求端子を付勢する
＋PBO CS REQUEST信号が存在しない場合には、ANDゲー
トを付勢する「＋PBO CS要求なし」信号は高くなる。こ
の明細書全体を通じて、表示規則を適用するにあたつ
て、上述のように、インバータまたはマイナスのANDゲ
ートのいずれかを利用して「‥‥なし」信号を発生する
ことを意味するものとする。
クセス要求（IOIC1コマンド要求、IOIC2コマンド要求２
など）がマイナスのANDゲート10i2aの入力端子も付勢す
ることに留意されたい。したがつて、いずれかのIOICコ
マンド要求が高い場合、マイナスのANDゲート10i2aの出
力は低くなり、またすべてのIOICコマンド要求が低い場
合には、マイナスのANDゲート10i2aの出力は高くなる。
ANDゲート10i2aの出力は適宜「＋IOICコマンド要求な
し」と表示される。この表示の規則は調停装置10i1の要
求端子を付勢する高い（活動）IOICコマンド要求がない
場合に、ANDゲート10i2bの第１入力端子が高くなること
を示す。この表示規則はこの明細書全体にわたつて使用
される。たとえば、調停装置10i2の要求端子を付勢する
＋PBO CS REQUEST信号が存在しない場合には、ANDゲー
トを付勢する「＋PBO CS要求なし」信号は高くなる。こ
の明細書全体を通じて、表示規則を適用するにあたつ
て、上述のように、インバータまたはマイナスのANDゲ
ートのいずれかを利用して「‥‥なし」信号を発生する
ことを意味するものとする。
「IOICコマンド要求なし」信号がプラスであり（調停
装置10i1を介してIOICコマンド要求ラインが活動してい
ないことを意味する）、かつ、「調停許可」信号がプラ
スである（調停を継続することを阻害する信号がないこ
とを意味する）場合、調停装置10i2の割込許可端子はプ
ラスとなり、PBOサイクル・スチール要求には共有バス
へのアクセスが許諾される。割込許可ANDゲート10i1b入
力としての「待状態リフレツシユなし」信号は存在しな
い。その結果、PBOオペレーシヨンおよびリフレツシユ
・オペレーシヨンが同時に発生することが認められる。
装置10i1を介してIOICコマンド要求ラインが活動してい
ないことを意味する）、かつ、「調停許可」信号がプラ
スである（調停を継続することを阻害する信号がないこ
とを意味する）場合、調停装置10i2の割込許可端子はプ
ラスとなり、PBOサイクル・スチール要求には共有バス
へのアクセスが許諾される。割込許可ANDゲート10i1b入
力としての「待状態リフレツシユなし」信号は存在しな
い。その結果、PBOオペレーシヨンおよびリフレツシユ
・オペレーシヨンが同時に発生することが認められる。
調停装置10i3は共有バスへのアクセスに関するIOIC1
−４の正規要求を受け取る。IOIC1−４が調度装置10i1
を介してバスへのアクセスを要求しておらず、かつPBO
サイクル・スチール要求が調停装置10i2を介してバスへ
のアクセスを要求していない場合、調停装置10i3はバス
へのIOIC1−４のアクセスを許諾することもできる。調
停装置10i3を介したIOIC正規要求は、調停装置10i1およ
び10i2に関して３番目のプライオリテイ順位である。調
停装置10i3の割込許可端子はANDゲート10i3aの出力端子
に接続されている。ANDゲート10i3aの入力端子は次の入
力信号を受け取る。「待状態リフレツシユなし」、「IO
ICコマンド要求なし」、「PBO CS要求なし」および「調
停許可」。ANDゲート10i3aはANDゲート10i1aのものと同
じ真理値表を有している。すなわち、すべてのプラスの
入力はプラスの出力をもたらし、その他の組合せはマイ
ナスの出力をもたらす。調停装置10i3の割込許可端子を
付勢するマイナスの信号は、すべてのIOIC正規要求が調
停装置10i3の要求端子を介しての共有バスへのアクセス
を獲得することを阻止する。コマンド・ロータ10i3bは
調停装置10i3に接続されており、かつロータ10i1bと同
じ機能を果たす。したがつて、プラスの信号が調停装置
10i3の割込許可端子を付勢した場合（待状態リフレツシ
ユなし、IOICコマンド要求なし、PBOサイクル・スチー
ル要求なし、調停の阻止なしを示す）、IOIC1−４には
コマンド・ロータ10i3の「回転」によつて画定された順
序で、調停装置10i3を介したバスへのアクセスが認めら
れる。第2A図によれば、ロータ10i3の反時計方向への回
転に応じて、IOIC1−４には次の順序で、バスへの最も
高いプライオリテイが与えられる。サブユニツト３、
４、１および２。最も高いプライオリテイの選択がそれ
ぞれの要求と合致しない場合には、残りの要求は固定長
の降順プライオリテイで処理される。
−４の正規要求を受け取る。IOIC1−４が調度装置10i1
を介してバスへのアクセスを要求しておらず、かつPBO
サイクル・スチール要求が調停装置10i2を介してバスへ
のアクセスを要求していない場合、調停装置10i3はバス
へのIOIC1−４のアクセスを許諾することもできる。調
停装置10i3を介したIOIC正規要求は、調停装置10i1およ
び10i2に関して３番目のプライオリテイ順位である。調
停装置10i3の割込許可端子はANDゲート10i3aの出力端子
に接続されている。ANDゲート10i3aの入力端子は次の入
力信号を受け取る。「待状態リフレツシユなし」、「IO
ICコマンド要求なし」、「PBO CS要求なし」および「調
停許可」。ANDゲート10i3aはANDゲート10i1aのものと同
じ真理値表を有している。すなわち、すべてのプラスの
入力はプラスの出力をもたらし、その他の組合せはマイ
ナスの出力をもたらす。調停装置10i3の割込許可端子を
付勢するマイナスの信号は、すべてのIOIC正規要求が調
停装置10i3の要求端子を介しての共有バスへのアクセス
を獲得することを阻止する。コマンド・ロータ10i3bは
調停装置10i3に接続されており、かつロータ10i1bと同
じ機能を果たす。したがつて、プラスの信号が調停装置
10i3の割込許可端子を付勢した場合（待状態リフレツシ
ユなし、IOICコマンド要求なし、PBOサイクル・スチー
ル要求なし、調停の阻止なしを示す）、IOIC1−４には
コマンド・ロータ10i3の「回転」によつて画定された順
序で、調停装置10i3を介したバスへのアクセスが認めら
れる。第2A図によれば、ロータ10i3の反時計方向への回
転に応じて、IOIC1−４には次の順序で、バスへの最も
高いプライオリテイが与えられる。サブユニツト３、
４、１および２。最も高いプライオリテイの選択がそれ
ぞれの要求と合致しない場合には、残りの要求は固定長
の降順プライオリテイで処理される。
第2B図において、調停装置10i4はその要求端子で、命
令キヤツシユ要求を受け取る。アクセス要求を第2A図の
調停装置10i1、10i2または10i3が受け取つていない場合
には、調停装置10i4が受け取る命令キヤツシユ要求に、
共有バスへのアクセスが与えられるが、ただし調停装置
10i4の割込許可端子が受け取る信号がプラスであること
が条件となる。調停装置10i4の調停装置10i1、10i2およ
び10i3に関するプライオリテイの順位は、４番目であ
る。調停装置10i4の割込許可端子は、ANDゲート10i4aの
出力に接続されている。ANDゲート10i4aはANDゲート10i
3aのものと同じ真理値表を有している。ANDゲート10i4a
の入力端子は次の入力信号を受け取る。「待状態リフレ
ツシユなし」、「IOICコマンド要求なし」、「PBO CS要
求なし」、「IOIC正規要求なし」および「調停許可」。
ANDゲート10i4aが受け取る入力信号のいずれかがマイナ
スである場合、マイナスの入力信号を調停装置10i4の割
込許可端子が受け取り、これによつて命令キヤツシユ要
求が共有バスへのアクセスを獲得することを阻止する。
調停装置10i4の出力端子は２入力ORゲート10i4bの入力
端子の一方に接続されている。ORゲート10i4bの第２の
入力はANDゲート10i4cの出力端子に接続されている。OR
ゲート10i4bの出力端子は、「命令キヤツシユ許諾」と
表示されている。ANDゲート10i4cの出力端子は「命令キ
ヤツシユ割込許諾」と表示されている。ANDゲート10i4c
の入力端子は次の信号を受け取る。調停装置10i1、10i2
および10i3が要求を受け取つていないことを示すプラス
の信号「高次要求なし」、以下で検討する調停装置10i
5、10i6および10i7に共有バスへのアクセスが認められ
ていないことを示すプラスの信号「低次許諾なし」、リ
フレツシユ・サイクルが現在行われていないことを示す
プラスの信号「リフレツシユ・サイクルなし」、調停の
継続を禁止する信号がないことを示すプラスの信号「調
停許可」。調停装置10i4の割込許可端子がプラスである
と想定し、かつ命令キヤツシユ要求を調停装置10i4の要
求端子がまだ受け取つていないものと想定する。「高次
要求なし」信号および「低次許諾なし」信号がプラスで
あり、かつ「リフレツシユ・サイクルなし」信号および
「調停許可」信号がプラスである場合、ANDゲート10i4c
は「割込許諾」信号を発生し、この信号はORゲート10i4
bを付勢する。「命令キヤツシユ許諾」信号がORゲート1
0i4bから発生する。しかしながら、命令キヤツシユ要求
を調度装置10i4はまだ受け取つていない。命令キヤツシ
ユ要求を受け取つた場合、命令キヤツシユ許諾信号がす
でに発生しているのであるから、命令キヤツシユ要求に
は次のマシン・サイクルで共有バスへのアクセスが与え
られる。この割込許諾はマシン・サイクルを１回節減
し、これはシステムのパフオーマンスを改善する。（割
込許諾を示している第６図、および正規の許諾を示して
いる第７図参照。） 調停装置10i5は要求端子にデータ・キヤツシユ要求を
受け取る。これはデータ・キヤツシユ10cから共有バス
へのアクセス要求を表す。調停装置10i1、10i2、10i3お
よび10i4がアクセス要求を受け取つていない場合に、調
停装置10i5はデータ・キヤツシユ要求を許諾することが
できる。調停装置10i5の調停装置10i1ないし10i4に関す
るプライオリテイの順位は、５番目である。調停装置10
i5の割込許可端子はANDゲート10i5aの出力端子に接続さ
れている。ANDゲート10i5aはANDゲート10i4aおよび10i3
aと同じ真理値表を有している。ANDゲート10i5aの入力
端子は次の入力信号を受け取る。待状態になつているリ
フレツシユがないことを示すプラスの信号「待状態リフ
レツシユなし」、「IOICコマンド要求なし」（ANDゲー
ト10i2bの説明参照）、「PBO CS要求なし」（ANDゲート
10i3bの説明参照）、「IOIC正規要求なし」（ANDゲート
10i4bの説明参照）、命令キヤツシユ要求を調停装置10i
4が受け取つていないことを意味するプラスの信号「命
令キヤツシユ要求なし」、調停を禁止するものがないこ
とを示すプラスの信号「調停許可」。これらの信号がす
べてプラスであれば、プラスの信号を調停装置10i5の割
込許可端子が受け取り、その結果調停装置10i5の要求端
子が受け取るデータ・キヤツシユ要求に共有バスへのア
クセスが認められる。
令キヤツシユ要求を受け取る。アクセス要求を第2A図の
調停装置10i1、10i2または10i3が受け取つていない場合
には、調停装置10i4が受け取る命令キヤツシユ要求に、
共有バスへのアクセスが与えられるが、ただし調停装置
10i4の割込許可端子が受け取る信号がプラスであること
が条件となる。調停装置10i4の調停装置10i1、10i2およ
び10i3に関するプライオリテイの順位は、４番目であ
る。調停装置10i4の割込許可端子は、ANDゲート10i4aの
出力に接続されている。ANDゲート10i4aはANDゲート10i
3aのものと同じ真理値表を有している。ANDゲート10i4a
の入力端子は次の入力信号を受け取る。「待状態リフレ
ツシユなし」、「IOICコマンド要求なし」、「PBO CS要
求なし」、「IOIC正規要求なし」および「調停許可」。
ANDゲート10i4aが受け取る入力信号のいずれかがマイナ
スである場合、マイナスの入力信号を調停装置10i4の割
込許可端子が受け取り、これによつて命令キヤツシユ要
求が共有バスへのアクセスを獲得することを阻止する。
調停装置10i4の出力端子は２入力ORゲート10i4bの入力
端子の一方に接続されている。ORゲート10i4bの第２の
入力はANDゲート10i4cの出力端子に接続されている。OR
ゲート10i4bの出力端子は、「命令キヤツシユ許諾」と
表示されている。ANDゲート10i4cの出力端子は「命令キ
ヤツシユ割込許諾」と表示されている。ANDゲート10i4c
の入力端子は次の信号を受け取る。調停装置10i1、10i2
および10i3が要求を受け取つていないことを示すプラス
の信号「高次要求なし」、以下で検討する調停装置10i
5、10i6および10i7に共有バスへのアクセスが認められ
ていないことを示すプラスの信号「低次許諾なし」、リ
フレツシユ・サイクルが現在行われていないことを示す
プラスの信号「リフレツシユ・サイクルなし」、調停の
継続を禁止する信号がないことを示すプラスの信号「調
停許可」。調停装置10i4の割込許可端子がプラスである
と想定し、かつ命令キヤツシユ要求を調停装置10i4の要
求端子がまだ受け取つていないものと想定する。「高次
要求なし」信号および「低次許諾なし」信号がプラスで
あり、かつ「リフレツシユ・サイクルなし」信号および
「調停許可」信号がプラスである場合、ANDゲート10i4c
は「割込許諾」信号を発生し、この信号はORゲート10i4
bを付勢する。「命令キヤツシユ許諾」信号がORゲート1
0i4bから発生する。しかしながら、命令キヤツシユ要求
を調度装置10i4はまだ受け取つていない。命令キヤツシ
ユ要求を受け取つた場合、命令キヤツシユ許諾信号がす
でに発生しているのであるから、命令キヤツシユ要求に
は次のマシン・サイクルで共有バスへのアクセスが与え
られる。この割込許諾はマシン・サイクルを１回節減
し、これはシステムのパフオーマンスを改善する。（割
込許諾を示している第６図、および正規の許諾を示して
いる第７図参照。） 調停装置10i5は要求端子にデータ・キヤツシユ要求を
受け取る。これはデータ・キヤツシユ10cから共有バス
へのアクセス要求を表す。調停装置10i1、10i2、10i3お
よび10i4がアクセス要求を受け取つていない場合に、調
停装置10i5はデータ・キヤツシユ要求を許諾することが
できる。調停装置10i5の調停装置10i1ないし10i4に関す
るプライオリテイの順位は、５番目である。調停装置10
i5の割込許可端子はANDゲート10i5aの出力端子に接続さ
れている。ANDゲート10i5aはANDゲート10i4aおよび10i3
aと同じ真理値表を有している。ANDゲート10i5aの入力
端子は次の入力信号を受け取る。待状態になつているリ
フレツシユがないことを示すプラスの信号「待状態リフ
レツシユなし」、「IOICコマンド要求なし」（ANDゲー
ト10i2bの説明参照）、「PBO CS要求なし」（ANDゲート
10i3bの説明参照）、「IOIC正規要求なし」（ANDゲート
10i4bの説明参照）、命令キヤツシユ要求を調停装置10i
4が受け取つていないことを意味するプラスの信号「命
令キヤツシユ要求なし」、調停を禁止するものがないこ
とを示すプラスの信号「調停許可」。これらの信号がす
べてプラスであれば、プラスの信号を調停装置10i5の割
込許可端子が受け取り、その結果調停装置10i5の要求端
子が受け取るデータ・キヤツシユ要求に共有バスへのア
クセスが認められる。
調停装置10i6はその要求端子に、記憶制御論理回路10
gからのバス・アダプタ・アクセス要求を受け取る。調
停装置10i1、10i2、10i3、10i4および10i5がアクセス要
求を受け取つていない場合に、調停装置10i6はデータ・
キヤツシユ要求を許諾することができる。調停装置10i6
の調停装置10i1ないし10i5に関するプライオリテイの順
位は、６番目である。調停装置10i6の割込許可端子はAN
Dゲート10i6aの出力端子に接続されている。ANDゲート1
0i6aの入力端子は次の入力信号を受け取る。「待状態リ
フレツシユなし」、「IOICコマンド要求なし」（調停装
置10i1への）、「PBO CS要求なし」（調停装置10i2へ
の）、「IOIC正規要求なし」（調停装置10i3への）、
「命令キヤツシユ要求なし」（調停装置10i4への）、デ
ータ・キヤツシユ要求を調停装置10i5の要求端子が受け
取つていないことを示すプラスの信号「データ・キヤツ
シユ要求なし」、および「調停許可」。ANDゲート10i6a
を付勢する上記入力信号のいずれかひとつ、またはそれ
以上がマイナスの場合、マイナス信号が調停装置10i6の
割込許可端子を付勢する。その結果、調停装置10i6の要
求端子を付勢する記憶制御論理回路10gからのバス・ア
ダプタ要求信号は阻止され、共有バスへのアクセスは拒
絶される。
gからのバス・アダプタ・アクセス要求を受け取る。調
停装置10i1、10i2、10i3、10i4および10i5がアクセス要
求を受け取つていない場合に、調停装置10i6はデータ・
キヤツシユ要求を許諾することができる。調停装置10i6
の調停装置10i1ないし10i5に関するプライオリテイの順
位は、６番目である。調停装置10i6の割込許可端子はAN
Dゲート10i6aの出力端子に接続されている。ANDゲート1
0i6aの入力端子は次の入力信号を受け取る。「待状態リ
フレツシユなし」、「IOICコマンド要求なし」（調停装
置10i1への）、「PBO CS要求なし」（調停装置10i2へ
の）、「IOIC正規要求なし」（調停装置10i3への）、
「命令キヤツシユ要求なし」（調停装置10i4への）、デ
ータ・キヤツシユ要求を調停装置10i5の要求端子が受け
取つていないことを示すプラスの信号「データ・キヤツ
シユ要求なし」、および「調停許可」。ANDゲート10i6a
を付勢する上記入力信号のいずれかひとつ、またはそれ
以上がマイナスの場合、マイナス信号が調停装置10i6の
割込許可端子を付勢する。その結果、調停装置10i6の要
求端子を付勢する記憶制御論理回路10gからのバス・ア
ダプタ要求信号は阻止され、共有バスへのアクセスは拒
絶される。
第2C図に、調停装置10i7および10i8を包含するリフレ
ツシユ論理10xを示す。第2c図において、調停装置10i7
はその要求端子にリフレツシユ要求信号を受け取る。調
停装置10i1、10i2、10i3、10i4、10i5および10i6がアク
セス要求を受け取つていない場合、調停装置10i7はその
割込許可端子における信号がプラスであれば、リフレツ
シユ・アクセス要求を許諾することもできる。調停装置
10i7の調停装置10i1ないし10i6に関するプライオリテイ
の順位は、７番目である。調停装置10i7の割込許可端子
はANDゲート10i7aの出力端子に接続されている。ANDゲ
ート10i7aはANDゲート10i6aその他のANDゲートと同じ真
理値表を有している。ANDゲート10i7aの入力端子は次の
入力信号を受け取る。IOICのコマンド要求を調停装置10
i1が受け取つていないことを示すプラスの信号「IOICコ
マンド要求なし」、サブユニツトの正規要求を調停装置
10i3が受け取つていないことを示すプラスの信号「IOIC
正規要求なし」、命令キヤツシユ要求を調停装置10i4が
受け取つていないことを示すプラスの信号「命令キヤツ
シユ要求なし」、データ・キヤツシユ要求を調停装置10
i5が受け取つていないことを示すプラスの信号「データ
・キヤツシユ要求なし」、および調停を継続することを
阻害する信号がないことを示すプラスの信号「調停許
可」。調停装置10i7の割込許可端子は、インバータ10i7
cを介してANDゲート10i7bにも接続されている。ANDゲー
ト10i7bのもう一方の入力端子は、リフレツシユ要求信
号に接続されており、この信号は調停装置10i7の要求端
子を付勢している。ANDゲート10i7bの出力はセツト／リ
セツト・ラツチ回路10i7dのセツト端子に接続されてい
る。ラツチ回路10i7dのＱ出力は後続調停装置10i8の要
求端子に接続されている。後続調停装置10i8の出力はOR
ゲート10i9の入力端子の一方に接続されている。ORゲー
ト10i9のもう一方の入力端子は、調停装置10i7の出力端
子に接続されている。「リフレツシユ許諾」と表示され
ているORゲート10i9の出力端子は、ラツチ回路10i7dの
リセツト端子に接続されている。ラツチ回路10i7dのＱ
出力は「＋待状態リフレツシユ」と表示されており、ま
たラツチ回路10i7dのＱバー出力は「待状態リフレツシ
ユなし」と表示されている。これは調停装置10i1、10i
3、10i4、10i5、10i6の割込許可ANDゲートに接続された
信号である。
ツシユ論理10xを示す。第2c図において、調停装置10i7
はその要求端子にリフレツシユ要求信号を受け取る。調
停装置10i1、10i2、10i3、10i4、10i5および10i6がアク
セス要求を受け取つていない場合、調停装置10i7はその
割込許可端子における信号がプラスであれば、リフレツ
シユ・アクセス要求を許諾することもできる。調停装置
10i7の調停装置10i1ないし10i6に関するプライオリテイ
の順位は、７番目である。調停装置10i7の割込許可端子
はANDゲート10i7aの出力端子に接続されている。ANDゲ
ート10i7aはANDゲート10i6aその他のANDゲートと同じ真
理値表を有している。ANDゲート10i7aの入力端子は次の
入力信号を受け取る。IOICのコマンド要求を調停装置10
i1が受け取つていないことを示すプラスの信号「IOICコ
マンド要求なし」、サブユニツトの正規要求を調停装置
10i3が受け取つていないことを示すプラスの信号「IOIC
正規要求なし」、命令キヤツシユ要求を調停装置10i4が
受け取つていないことを示すプラスの信号「命令キヤツ
シユ要求なし」、データ・キヤツシユ要求を調停装置10
i5が受け取つていないことを示すプラスの信号「データ
・キヤツシユ要求なし」、および調停を継続することを
阻害する信号がないことを示すプラスの信号「調停許
可」。調停装置10i7の割込許可端子は、インバータ10i7
cを介してANDゲート10i7bにも接続されている。ANDゲー
ト10i7bのもう一方の入力端子は、リフレツシユ要求信
号に接続されており、この信号は調停装置10i7の要求端
子を付勢している。ANDゲート10i7bの出力はセツト／リ
セツト・ラツチ回路10i7dのセツト端子に接続されてい
る。ラツチ回路10i7dのＱ出力は後続調停装置10i8の要
求端子に接続されている。後続調停装置10i8の出力はOR
ゲート10i9の入力端子の一方に接続されている。ORゲー
ト10i9のもう一方の入力端子は、調停装置10i7の出力端
子に接続されている。「リフレツシユ許諾」と表示され
ているORゲート10i9の出力端子は、ラツチ回路10i7dの
リセツト端子に接続されている。ラツチ回路10i7dのＱ
出力は「＋待状態リフレツシユ」と表示されており、ま
たラツチ回路10i7dのＱバー出力は「待状態リフレツシ
ユなし」と表示されている。これは調停装置10i1、10i
3、10i4、10i5、10i6の割込許可ANDゲートに接続された
信号である。
リフレツシユ論理回路10xの機能動作を第2C図を参照
して、以下で説明する。
して、以下で説明する。
ANDゲート10i7aへの入力信号のひとつがマイナスの場
合、調停装置10i7の割込許可端子はマイナスになる。し
たがつて、「リフレツシユ要求」信号が調停装置10i7の
要求端子を付勢している場合、調停装置の割込許可端子
にマイナスの場合が存在しているため、この調停装置は
遮断され、共有バスへアクセスすることは認められな
い。しかしながら、調停装置の割込許可端子のマイナス
信号が、インバータ10i7cによつて反転され、プラスの
信号がANDゲート10i7bの端子の一方を付勢する。ANDゲ
ート10i7bの他方の端子は「リフレツシユ要求」信号に
よつて付勢される。したがつて、ANDゲート10i7bからの
プラスの出力はラツチ回路10i7dをセツトする。ラツチ
回路10i7dからのプラスのＱ出力信号（＋REFRESH PENDI
NG信号）はリフレツシユ待状態（リフレツシユ要求が活
動しているのと同時に何らかの高次の要求が活動してお
り、他のオペレーシヨンが完了するまでリフレツシユ・
オペレーシヨンが遅れることを意味する）を表す。他の
オペレーシヨンが完了すると同時に、「調停許可」信号
が活動し、この信号は調停装置10i8が活動することを可
能とする。この出力信号はORゲート10i9の入力に送ら
れ、このゲートがリフレツシユ許諾信号を発生させる。
「リフレツシユ要求」信号だけが１サイクルで活動して
いるのであるから、他の何らかの記憶オペレーシヨンの
進行中に、ラツチ回路10i7dがセツトされる。ラツチ回
路10i7dのＱ出力信号は＋REFRESH PENDING信号を発生
し、リフレツシユ・オペレーシヨンが待状態であり、
「調停許可」信号が活動すると同時に処理されることを
示す。
合、調停装置10i7の割込許可端子はマイナスになる。し
たがつて、「リフレツシユ要求」信号が調停装置10i7の
要求端子を付勢している場合、調停装置の割込許可端子
にマイナスの場合が存在しているため、この調停装置は
遮断され、共有バスへアクセスすることは認められな
い。しかしながら、調停装置の割込許可端子のマイナス
信号が、インバータ10i7cによつて反転され、プラスの
信号がANDゲート10i7bの端子の一方を付勢する。ANDゲ
ート10i7bの他方の端子は「リフレツシユ要求」信号に
よつて付勢される。したがつて、ANDゲート10i7bからの
プラスの出力はラツチ回路10i7dをセツトする。ラツチ
回路10i7dからのプラスのＱ出力信号（＋REFRESH PENDI
NG信号）はリフレツシユ待状態（リフレツシユ要求が活
動しているのと同時に何らかの高次の要求が活動してお
り、他のオペレーシヨンが完了するまでリフレツシユ・
オペレーシヨンが遅れることを意味する）を表す。他の
オペレーシヨンが完了すると同時に、「調停許可」信号
が活動し、この信号は調停装置10i8が活動することを可
能とする。この出力信号はORゲート10i9の入力に送ら
れ、このゲートがリフレツシユ許諾信号を発生させる。
「リフレツシユ要求」信号だけが１サイクルで活動して
いるのであるから、他の何らかの記憶オペレーシヨンの
進行中に、ラツチ回路10i7dがセツトされる。ラツチ回
路10i7dのＱ出力信号は＋REFRESH PENDING信号を発生
し、リフレツシユ・オペレーシヨンが待状態であり、
「調停許可」信号が活動すると同時に処理されることを
示す。
第3A図に、簡単な構造のコマンド・ロータ10i1bおよ
び10i3bを示す。第3A図において、コマンド・ロータ10i
1bおよび10i3bはメモリをアドレスするポインタを有す
る簡単なメモリでかまわない。メモリはその内部にサブ
ユニツト番号を記憶する。たとえば、第3A図において、
サブユニツト番号１ないし４がメモリに記憶される。ポ
インタがメモリをアドレスすると、サブユニツト１、
２、３、４がこの順序で読み取られる。
び10i3bを示す。第3A図において、コマンド・ロータ10i
1bおよび10i3bはメモリをアドレスするポインタを有す
る簡単なメモリでかまわない。メモリはその内部にサブ
ユニツト番号を記憶する。たとえば、第3A図において、
サブユニツト番号１ないし４がメモリに記憶される。ポ
インタがメモリをアドレスすると、サブユニツト１、
２、３、４がこの順序で読み取られる。
第3B図には、同様な簡単な構造のコマンド・ロータ10
i1bおよび10i3bが示されている。第3B図において、コマ
ンド・ロータは第3A図と同様に、メモリをアドレスして
いるポインタを有する簡単なメモリを表している。ポイ
ンタがメモリをアドレスすると、その内部に記憶されて
いるサブユニツト番号が、順次読み取られる。しかしな
がら、第3B図には、異なるセツトのサブユニツト番号が
記憶されている。実際には、任意のセツトのサブユニツ
ト番号をメモリに記憶することができる。したがつて、
メモリに記憶されるサブユニツト番号のセツトは、ユー
ザが選択的に変更できるものである。第3B図の実施例に
おいては、サブユニツト番号１、２、２、３、３が順次
読み取られる。それ故、サブユニツト３にサブユニツト
１またはサブユニツト４に対するよりも頻繁に、共有バ
スへのアクセスを認めなければならない場合には、サブ
ユニツト番号３をメモリに複数回記憶しておかなければ
ならない。トツプ・プライオリテイを許諾する割合は、
メモリ・アレイに出現するサブユニツトのアドレスの回
数によつて決定される。最高位のプライオリテイの割合
の細分性は、使用されるスロツトの数に逆比例してい
る。換言すれば、使用されているスロツト数が４個だけ
の場合には、各サブユニツトには最高位のプライオリテ
イが25％の時間保証される。スロツトを８個使用してい
る場合には、割合は12.5％となり、それ故３個のエント
リを有するサブユニツトに37.5％が与えられる。
i1bおよび10i3bが示されている。第3B図において、コマ
ンド・ロータは第3A図と同様に、メモリをアドレスして
いるポインタを有する簡単なメモリを表している。ポイ
ンタがメモリをアドレスすると、その内部に記憶されて
いるサブユニツト番号が、順次読み取られる。しかしな
がら、第3B図には、異なるセツトのサブユニツト番号が
記憶されている。実際には、任意のセツトのサブユニツ
ト番号をメモリに記憶することができる。したがつて、
メモリに記憶されるサブユニツト番号のセツトは、ユー
ザが選択的に変更できるものである。第3B図の実施例に
おいては、サブユニツト番号１、２、２、３、３が順次
読み取られる。それ故、サブユニツト３にサブユニツト
１またはサブユニツト４に対するよりも頻繁に、共有バ
スへのアクセスを認めなければならない場合には、サブ
ユニツト番号３をメモリに複数回記憶しておかなければ
ならない。トツプ・プライオリテイを許諾する割合は、
メモリ・アレイに出現するサブユニツトのアドレスの回
数によつて決定される。最高位のプライオリテイの割合
の細分性は、使用されるスロツトの数に逆比例してい
る。換言すれば、使用されているスロツト数が４個だけ
の場合には、各サブユニツトには最高位のプライオリテ
イが25％の時間保証される。スロツトを８個使用してい
る場合には、割合は12.5％となり、それ故３個のエント
リを有するサブユニツトに37.5％が与えられる。
第４図には、他の構造のコマンド・ロータ10i1bおよ
び10i3bが示されている。また、調停装置10i1ないし10i
8の詳細な構造も示されている。
び10i3bが示されている。また、調停装置10i1ないし10i
8の詳細な構造も示されている。
第４図には、コマンド・ロータ10i1bおよび10i3bを実
現する方法のひとつが示されている。各コマンド・ロー
タはマルチプレクサb1、マルチプレクサb1に接続された
複数個のレジスタb2、複数個のレジスタb2と関連したレ
ジスタのひとつを選択するためにマルチプレクサb1に接
続されたゲート手段b3、およびマルチプレクサb1の出力
を復号し、かつ調停装置10i1または10i3を付勢するため
のデコーダ手段b4からなつている。複数個のレジスタb2
はレジスタb2a,b2b、b2c‥‥b2nからなつている。ゲー
ト手段b3はラツチ回路b3a、ラツチ回路b3b、ラツチ回路
b3c‥‥ラツチb3nからなつている。デコーダ手段b4はデ
コーダb4（１）、ゲートb4a、ゲートb4b‥‥ゲートb4n
からなつている。ゲートb4aないしb4nはプラスのNANDゲ
ートである。アクセス要求はゲート手段b5に入力され、
最終的な許諾がゲート手段b6から発生する。第４図にお
いて、各ANDゲートb5bないしb5eの一方の入力端子、お
よびインバータb5aの入力はデコーダ手段b4の出力、詳
細に言えば、ゲートb4aないしb4nの出力に接続される。
ANDゲートb5bないしb5eのもう一方の入力端子はマイナ
スの要求端子に接続される。ANDゲートb5eに関連したマ
イナスの要求（−要求１ないし−要求３）は調停装置10
i1または10i3の割込許可端子を表す。許諾１ないし４は
ゲートb6aないしb6nを介して、ラツチ回路b5fないしb5j
から発生する。
現する方法のひとつが示されている。各コマンド・ロー
タはマルチプレクサb1、マルチプレクサb1に接続された
複数個のレジスタb2、複数個のレジスタb2と関連したレ
ジスタのひとつを選択するためにマルチプレクサb1に接
続されたゲート手段b3、およびマルチプレクサb1の出力
を復号し、かつ調停装置10i1または10i3を付勢するため
のデコーダ手段b4からなつている。複数個のレジスタb2
はレジスタb2a,b2b、b2c‥‥b2nからなつている。ゲー
ト手段b3はラツチ回路b3a、ラツチ回路b3b、ラツチ回路
b3c‥‥ラツチb3nからなつている。デコーダ手段b4はデ
コーダb4（１）、ゲートb4a、ゲートb4b‥‥ゲートb4n
からなつている。ゲートb4aないしb4nはプラスのNANDゲ
ートである。アクセス要求はゲート手段b5に入力され、
最終的な許諾がゲート手段b6から発生する。第４図にお
いて、各ANDゲートb5bないしb5eの一方の入力端子、お
よびインバータb5aの入力はデコーダ手段b4の出力、詳
細に言えば、ゲートb4aないしb4nの出力に接続される。
ANDゲートb5bないしb5eのもう一方の入力端子はマイナ
スの要求端子に接続される。ANDゲートb5eに関連したマ
イナスの要求（−要求１ないし−要求３）は調停装置10
i1または10i3の割込許可端子を表す。許諾１ないし４は
ゲートb6aないしb6nを介して、ラツチ回路b5fないしb5j
から発生する。
ゲートb6e、b6f‥‥b6hに関連したゲートb6a、b6b‥
‥b6dは入力1DCD、2DCD‥‥4DCDを受け取る。入力1DC
D、2DCD‥‥4DCDはデコーダb4（１）からの独立した出
力を表す。
‥b6dは入力1DCD、2DCD‥‥4DCDを受け取る。入力1DC
D、2DCD‥‥4DCDはデコーダb4（１）からの独立した出
力を表す。
調停装置10i1または10i3と関連したコマンド・ロータ
10i1bまたは10i3bのｆ機能動作を、第４図を参照して以
下で説明する。
10i1bまたは10i3bのｆ機能動作を、第４図を参照して以
下で説明する。
レジスタb2a,b2b、b3c‥‥b2nの各々は数字を記憶し
ており、数字の各々は調停装置10i1の要求端子を付勢す
る、特定のサブユニツト・コマンド要求を表すか、ある
いは調停装置10i3の要求端子を付勢する、特定のサブユ
ニツト・コマンド要求を表している。これらのレジスタ
のそれぞれに記憶されている数字が２進数“10、11、10
‥‥および01"であるとする。２進数10から始まる数字
が順次レジスタb2a,b2c‥‥b2nの各々より、ゲート手段
b3によつて選択される。ラツチ回路b3aはゲートb3を付
勢する出力信号を発生し、これによつてレジスタb2aか
らの出力を選択し、ラツチ回路b3bはゲートb3を付勢す
る出力を発生し、これによつてレジスタb2bからの出力
を選択する、などとなつている。この選択に応じ、マル
チプレクサb1はレジスタb2a,b2b、b2c‥‥b2nのそれぞ
れに記憶されている数字を表す出力信号を発生する。デ
コーダb4（１）はマルチプレクサb1から出力信号を受け
取り「1DCD」出力信号から始まる1DCD、2DCD、‥‥4DCD
と順次表示された対応する出力信号を発する。デコーダ
b4（１）から発生するこれらの対応出力信号は、順次複
数個のゲートb4a、b4b‥‥b4nを付勢する。これらのゲ
ートb4a、b4b‥‥の各々も「＋要求１」、「＋要求
２」、‥‥「＋要求４」と表示される要求信号を同時に
受け取る。これらの要求信号は調停装置10i1を付勢する
IOICコマンド要求信号、および調停装置10i3を付勢する
IOIC正規要求信号を表す。ゲートb4a、b4b‥‥b4nは、
選択された最高位のプライオリテイがゲート手段b3nに
よつて選択されたプライオリテイ・レジスタによつて決
定されたものであり、これと関連した要求信号と合致し
たものであり、したがつて次のサイクルで共有バスへの
アクセスが認められるものであるということを表す出力
信号を発生する。この「−要求された任意の最高位プラ
イオリテイ」信号はインバータb5aを付勢し、このイン
バータは次いでラツチ回路b5fを作動させる。同時に、
ゲートb5b、b5c‥‥b5eはすべて、各ブロツクの第１入
力端子のマイナスの信号によつて選択から解除される。
ラツチ回路b5fからのＱ出力はNANDゲートb6a、b6b‥‥b
6dの入力の一方を付勢し、デコーダ手段b4（１）からの
同じ出力によつて信号1DCD、2DCD‥‥または4DCDの論理
積が取られると、ゲートb6aないしb6dのひとつを作動さ
せる。この活動信号は関連するマイナスORゲートb6e、b
6f‥‥b6hを付勢し、適切な許諾信号が発生する。
ており、数字の各々は調停装置10i1の要求端子を付勢す
る、特定のサブユニツト・コマンド要求を表すか、ある
いは調停装置10i3の要求端子を付勢する、特定のサブユ
ニツト・コマンド要求を表している。これらのレジスタ
のそれぞれに記憶されている数字が２進数“10、11、10
‥‥および01"であるとする。２進数10から始まる数字
が順次レジスタb2a,b2c‥‥b2nの各々より、ゲート手段
b3によつて選択される。ラツチ回路b3aはゲートb3を付
勢する出力信号を発生し、これによつてレジスタb2aか
らの出力を選択し、ラツチ回路b3bはゲートb3を付勢す
る出力を発生し、これによつてレジスタb2bからの出力
を選択する、などとなつている。この選択に応じ、マル
チプレクサb1はレジスタb2a,b2b、b2c‥‥b2nのそれぞ
れに記憶されている数字を表す出力信号を発生する。デ
コーダb4（１）はマルチプレクサb1から出力信号を受け
取り「1DCD」出力信号から始まる1DCD、2DCD、‥‥4DCD
と順次表示された対応する出力信号を発する。デコーダ
b4（１）から発生するこれらの対応出力信号は、順次複
数個のゲートb4a、b4b‥‥b4nを付勢する。これらのゲ
ートb4a、b4b‥‥の各々も「＋要求１」、「＋要求
２」、‥‥「＋要求４」と表示される要求信号を同時に
受け取る。これらの要求信号は調停装置10i1を付勢する
IOICコマンド要求信号、および調停装置10i3を付勢する
IOIC正規要求信号を表す。ゲートb4a、b4b‥‥b4nは、
選択された最高位のプライオリテイがゲート手段b3nに
よつて選択されたプライオリテイ・レジスタによつて決
定されたものであり、これと関連した要求信号と合致し
たものであり、したがつて次のサイクルで共有バスへの
アクセスが認められるものであるということを表す出力
信号を発生する。この「−要求された任意の最高位プラ
イオリテイ」信号はインバータb5aを付勢し、このイン
バータは次いでラツチ回路b5fを作動させる。同時に、
ゲートb5b、b5c‥‥b5eはすべて、各ブロツクの第１入
力端子のマイナスの信号によつて選択から解除される。
ラツチ回路b5fからのＱ出力はNANDゲートb6a、b6b‥‥b
6dの入力の一方を付勢し、デコーダ手段b4（１）からの
同じ出力によつて信号1DCD、2DCD‥‥または4DCDの論理
積が取られると、ゲートb6aないしb6dのひとつを作動さ
せる。この活動信号は関連するマイナスORゲートb6e、b
6f‥‥b6hを付勢し、適切な許諾信号が発生する。
「−要求された任意の最高位プライオリテイ」信号が
不作動の場合、ゲートb5b、b5c‥‥b5eへの第１入力端
子はマイナスになる。これによつて、サブユニツト要求
信号に対する正規の降順の調停が可能となる。
不作動の場合、ゲートb5b、b5c‥‥b5eへの第１入力端
子はマイナスになる。これによつて、サブユニツト要求
信号に対する正規の降順の調停が可能となる。
この発明による第１図の調停論理回路10iの機能動作
を、第2A図ないし第2C図を参照して以下で説明する。
を、第2A図ないし第2C図を参照して以下で説明する。
第2A図において、IOIC1ないし４のコマンド要求信号
を調停装置10i1の要求端子が受け取るものとし、さらに
ロータ10i1bが第2A図に示す位置にあるものと想定す
る。「待状態リフレツシユなし」信号と「調停許可」信
号が両方ともプラスである場合、プラスの信号は調停装
置10i1の割込許可端子を付勢する。したがつて、ロータ
10i1bが反時計方向へ「回転」すると、IOIC4、１、２、
３には順次共有バスへのアクセスが認められる。
を調停装置10i1の要求端子が受け取るものとし、さらに
ロータ10i1bが第2A図に示す位置にあるものと想定す
る。「待状態リフレツシユなし」信号と「調停許可」信
号が両方ともプラスである場合、プラスの信号は調停装
置10i1の割込許可端子を付勢する。したがつて、ロータ
10i1bが反時計方向へ「回転」すると、IOIC4、１、２、
３には順次共有バスへのアクセスが認められる。
プロセツサ・バス・オペレーシヨン・サイクル・スチ
ール要求（PBO CS REQUEST）を調停装置10i2の要求端子
が受け取ると、この端子には共有バスへのアクセスが認
められるが、ただし「調停許可」信号がプラスであつ
て、調停を妨げる信号がないことを示しており、かつ
「IOICコマンド要求なし」信号がプラスであつて、調停
装置10i1の要求端子を付勢するIOICコマンド要求信号が
ないことが条件となる。
ール要求（PBO CS REQUEST）を調停装置10i2の要求端子
が受け取ると、この端子には共有バスへのアクセスが認
められるが、ただし「調停許可」信号がプラスであつ
て、調停を妨げる信号がないことを示しており、かつ
「IOICコマンド要求なし」信号がプラスであつて、調停
装置10i1の要求端子を付勢するIOICコマンド要求信号が
ないことが条件となる。
IOIC1、２、３、および４の正規要求信号が、第2A図
に示すように、ロータ10i3bの「回転」にしたがつて調
停装置10i3の要求端子を付勢する場合には、IOICのサブ
ユニツト４、１、２、３には共有バスへのアクセスが認
められるが、ただし「待状態リフレツシユなし」信号が
プラスであつて、待状態のリフレツシユがないことを示
しており、「IOICコマンド要求なし」信号がプラスであ
つて、調停装置10i1の要求端子を付勢しているIOICコマ
ンド要求がないことを示しており、「PBO CS要求なし」
信号がプラスであつて、調停装置10i2を付勢しているPB
Oサイクル・スチール要求がないことを示しており、か
つ「調停許可」信号もプラスであつて、調停を継続する
ことを阻止する進行中のオペレーシヨンがないことを示
していることが条件となる。
に示すように、ロータ10i3bの「回転」にしたがつて調
停装置10i3の要求端子を付勢する場合には、IOICのサブ
ユニツト４、１、２、３には共有バスへのアクセスが認
められるが、ただし「待状態リフレツシユなし」信号が
プラスであつて、待状態のリフレツシユがないことを示
しており、「IOICコマンド要求なし」信号がプラスであ
つて、調停装置10i1の要求端子を付勢しているIOICコマ
ンド要求がないことを示しており、「PBO CS要求なし」
信号がプラスであつて、調停装置10i2を付勢しているPB
Oサイクル・スチール要求がないことを示しており、か
つ「調停許可」信号もプラスであつて、調停を継続する
ことを阻止する進行中のオペレーシヨンがないことを示
していることが条件となる。
命令キヤツシユ信号が調停装置10i4の要求端子を付勢
している場合、命令キヤツシユには共有バスへのアクセ
スが認められるが、ただし「待状態リフレツシユなし」
信号がプラスであつて、待状態のリフレツシユがないこ
とを示しており、「IOICコマンド要求なし」信号がプラ
スであつて、調停装置10i1の要求端子を付勢しているIO
ICコマンド要求がないことを示しており、「PBO CS要求
なし」信号がプラスであつて、調停装置10i2を付勢して
いるPBOサイクル・スチール要求がないことを示してお
り、かつ「調停許可」信号もプラスであつて、調停を継
続することを阻止する進行中のオペレーシヨンがないこ
とを示していることが条件となる。命令キヤツシユ割込
許諾という命令キヤツシユ許諾を発生する第２の方法が
ある。「高次要求なし」信号がプラスであつて、調停装
置10i1、10i2、および10i3のそれぞれの要求端子が活動
していないことを示しており、「低次許諾なし」信号が
プラスであつて、データ・キヤツシユ、バス・アダプタ
またはリフレツシユに許諾が与えられていないことを示
しており、「調停許可」ならびに「リフレツシユ・サイ
クルなし」信号がプラスであつて、データ転送オペレー
シヨンまたはリフレツシユ・オペレーシヨンが行われて
いないことを示している場合に、命令キヤツシユ許諾が
ANDゲート10i4cから発生する。
している場合、命令キヤツシユには共有バスへのアクセ
スが認められるが、ただし「待状態リフレツシユなし」
信号がプラスであつて、待状態のリフレツシユがないこ
とを示しており、「IOICコマンド要求なし」信号がプラ
スであつて、調停装置10i1の要求端子を付勢しているIO
ICコマンド要求がないことを示しており、「PBO CS要求
なし」信号がプラスであつて、調停装置10i2を付勢して
いるPBOサイクル・スチール要求がないことを示してお
り、かつ「調停許可」信号もプラスであつて、調停を継
続することを阻止する進行中のオペレーシヨンがないこ
とを示していることが条件となる。命令キヤツシユ割込
許諾という命令キヤツシユ許諾を発生する第２の方法が
ある。「高次要求なし」信号がプラスであつて、調停装
置10i1、10i2、および10i3のそれぞれの要求端子が活動
していないことを示しており、「低次許諾なし」信号が
プラスであつて、データ・キヤツシユ、バス・アダプタ
またはリフレツシユに許諾が与えられていないことを示
しており、「調停許可」ならびに「リフレツシユ・サイ
クルなし」信号がプラスであつて、データ転送オペレー
シヨンまたはリフレツシユ・オペレーシヨンが行われて
いないことを示している場合に、命令キヤツシユ許諾が
ANDゲート10i4cから発生する。
第2B図において、「データ・キヤツシユ要求」信号が
調停装置10i5の要求端子を付勢している場合、この端子
には共有バスへのアクセスが認められ、「データ・キヤ
ツシユ許諾」信号が調停装置10i5から発生するが、ただ
しゲート10i5aを付勢する「待状態リフレツシユなし」
信号がプラスであつて、待状態のリフレツシユがないこ
とを示しており、「IOICコマンド要求なし」信号がプラ
スであつて、調停装置10i1の要求端子を付勢しているIO
ICコマンド要求がないことを示しており、「PBO CS要求
なし」信号がプラスであつて、調停装置10i2を付勢して
いるPBOサイクル・スチール要求がないことを示してお
り、「IOIC正規要求なし」信号がプラスであつて、調停
装置10i3を付勢している正規要求がなことを示してお
り、「命令キヤツシユ要求なし」信号がプラスであつ
て、命令キヤツシユ信号が調停装置10i4を付勢していな
いことを示しており、かつゲート10i5aを付勢している
「調停許可」信号がプラスであることが条件となる。
調停装置10i5の要求端子を付勢している場合、この端子
には共有バスへのアクセスが認められ、「データ・キヤ
ツシユ許諾」信号が調停装置10i5から発生するが、ただ
しゲート10i5aを付勢する「待状態リフレツシユなし」
信号がプラスであつて、待状態のリフレツシユがないこ
とを示しており、「IOICコマンド要求なし」信号がプラ
スであつて、調停装置10i1の要求端子を付勢しているIO
ICコマンド要求がないことを示しており、「PBO CS要求
なし」信号がプラスであつて、調停装置10i2を付勢して
いるPBOサイクル・スチール要求がないことを示してお
り、「IOIC正規要求なし」信号がプラスであつて、調停
装置10i3を付勢している正規要求がなことを示してお
り、「命令キヤツシユ要求なし」信号がプラスであつ
て、命令キヤツシユ信号が調停装置10i4を付勢していな
いことを示しており、かつゲート10i5aを付勢している
「調停許可」信号がプラスであることが条件となる。
「バス・アダプタ要求」信号が調停装置10i6の要求端
子を付勢している場合、この端子には共有バスへのアク
セスが認められ、「バス・アダプタ許諾」信号が調停装
置10i6から発生するが、ただしすべての高次要求が調停
装置10i1ないし10i5の要求端子を付勢していないことが
条件となり、またゲート10i6aを付勢する「待状態リフ
レツシユなし」信号と「調停許可」信号がプラスである
ことが条件となる。ゲート10i6aを付勢する信号の各々
がプラスであつて、「バス・アダプタ要求」信号の共有
バスへのアクセスを可能としていなければならない。
子を付勢している場合、この端子には共有バスへのアク
セスが認められ、「バス・アダプタ許諾」信号が調停装
置10i6から発生するが、ただしすべての高次要求が調停
装置10i1ないし10i5の要求端子を付勢していないことが
条件となり、またゲート10i6aを付勢する「待状態リフ
レツシユなし」信号と「調停許可」信号がプラスである
ことが条件となる。ゲート10i6aを付勢する信号の各々
がプラスであつて、「バス・アダプタ要求」信号の共有
バスへのアクセスを可能としていなければならない。
第2C図において、リフレツシユ要求信号が調停装置10
i7の要求端子を付勢しているものと想定する。また、ゲ
ート10i7aを付勢している信号のひとつがマイナスであ
ると想定する（これは高次の要求が調停装置10i1ないし
10i6の少なくともひとつの要求端子を付勢していること
を示す）。この場合、調停装置10i7の割込許可端子を付
勢している信号はマイナスとなり、リフレツシユ信号が
共有バスへのアクセスを獲得することを阻止する。割込
許可端子を付勢するマイナス信号はインバータ10i7cに
よつて反転されてプラスの信号となり、このプラスの信
号はANDゲート10i7bの端子のひとつを付勢し、ANDゲー
ト10i7bのもう一方の端子は「リフレツシユ要求」信号
によつて付勢される。ANDゲート10i7bの出力はラツチ回
路107dをセツトする。その結果、Ｑ出力端子からの出力
は調停装置10i8の要求端子を付勢する。現在進行中のオ
ペレーシヨンの終了時に調停許可信号が活動状態となる
と、出力信号が調停装置10i8から発生する。この信号は
ORゲート10i9を付勢し、このゲートは「リフレツシユ許
諾」信号を発生させる、以前のオペレーシヨンの完了
後、ただちにリフレツシユ・オペレーシヨンが開始され
る。（以前のオペレーシヨンはゲート10i7aを付勢する
信号のひとつをマイナスにする）。ORゲート10i9からの
この許諾信号も、リセツト待状態ラツチ10i7dをリセツ
トする。
i7の要求端子を付勢しているものと想定する。また、ゲ
ート10i7aを付勢している信号のひとつがマイナスであ
ると想定する（これは高次の要求が調停装置10i1ないし
10i6の少なくともひとつの要求端子を付勢していること
を示す）。この場合、調停装置10i7の割込許可端子を付
勢している信号はマイナスとなり、リフレツシユ信号が
共有バスへのアクセスを獲得することを阻止する。割込
許可端子を付勢するマイナス信号はインバータ10i7cに
よつて反転されてプラスの信号となり、このプラスの信
号はANDゲート10i7bの端子のひとつを付勢し、ANDゲー
ト10i7bのもう一方の端子は「リフレツシユ要求」信号
によつて付勢される。ANDゲート10i7bの出力はラツチ回
路107dをセツトする。その結果、Ｑ出力端子からの出力
は調停装置10i8の要求端子を付勢する。現在進行中のオ
ペレーシヨンの終了時に調停許可信号が活動状態となる
と、出力信号が調停装置10i8から発生する。この信号は
ORゲート10i9を付勢し、このゲートは「リフレツシユ許
諾」信号を発生させる、以前のオペレーシヨンの完了
後、ただちにリフレツシユ・オペレーシヨンが開始され
る。（以前のオペレーシヨンはゲート10i7aを付勢する
信号のひとつをマイナスにする）。ORゲート10i9からの
この許諾信号も、リセツト待状態ラツチ10i7dをリセツ
トする。
第５図ないし第７図において、一連のタイミング線図
１ないし３は調停方法における典型的なタイミング順序
を示している。
１ないし３は調停方法における典型的なタイミング順序
を示している。
第５図において、タイミング線図１は入出力要求また
はデータ・キヤツシユ要求のいずれかに対するタイミン
グ順序を現わしている。サイクル１において、「高次要
求なし」信号はプラスであつて、現在の要求よりも高次
の要求が活動していないことを意味し、「調停許可」信
号はプラスであつて、次のTOで調停を行つても安全であ
ることを意味している。サイクル２において、「許諾」
がTOで要求が活動しているユニツトに、T1で与えられ
る。他の許諾がこのサイクル中に賦活されるため、命令
キヤツシユ許諾信号が除去されることにも、留意された
い。「調停許可」信号を非活動化して、現在のオペレー
シヨンの進行中に他の調停が行われるのを防ぐ。要求ユ
ニツトは活動信号を発見するまで許諾信号のサンプリン
グを継続し、次いで以降のサイクル、この例においては
サイクル３で、そのコマンドおよびアドレスを共有バス
に置く。
はデータ・キヤツシユ要求のいずれかに対するタイミン
グ順序を現わしている。サイクル１において、「高次要
求なし」信号はプラスであつて、現在の要求よりも高次
の要求が活動していないことを意味し、「調停許可」信
号はプラスであつて、次のTOで調停を行つても安全であ
ることを意味している。サイクル２において、「許諾」
がTOで要求が活動しているユニツトに、T1で与えられ
る。他の許諾がこのサイクル中に賦活されるため、命令
キヤツシユ許諾信号が除去されることにも、留意された
い。「調停許可」信号を非活動化して、現在のオペレー
シヨンの進行中に他の調停が行われるのを防ぐ。要求ユ
ニツトは活動信号を発見するまで許諾信号のサンプリン
グを継続し、次いで以降のサイクル、この例においては
サイクル３で、そのコマンドおよびアドレスを共有バス
に置く。
第６図におて、タイミング線図は共有機構が活動して
いない場合の、命令キヤツシユ要求タイミング順序を表
している。「高次要求なし」信号はプラスであつて、高
いプライオリテイを有する装置に対して要求が作動して
いないことを意味しており、「低次許諾なし」信号はプ
ラスであつて、プライオリテイの低い装置にはサイクル
中に許諾が与えられないことを意味しており、かつ「調
停許可」信号はプラスであつて、次のT0で調停を行つて
も安全であることを意味している。サイクル１におい
て、命令キヤツシユはその要求信号を賦勢し、同時に活
動レベルにある許諾信号を検知する。信号が両方ともT3
で活動状態にある場合には、命令キヤツシユはそのコマ
ンドおよびアドレスを、次のサイクル、この例において
はサイクル２中に共有バスに置くことができる。サイク
ル２中に発生する正規の調停サイクルがバイパスされる
ので、コマンドおよびアドレスを１サイクル早く送り、
したがつて時間を節減し、パフオーマンスを改善するこ
とができる。この順序を命令キヤツシユ許諾という。
いない場合の、命令キヤツシユ要求タイミング順序を表
している。「高次要求なし」信号はプラスであつて、高
いプライオリテイを有する装置に対して要求が作動して
いないことを意味しており、「低次許諾なし」信号はプ
ラスであつて、プライオリテイの低い装置にはサイクル
中に許諾が与えられないことを意味しており、かつ「調
停許可」信号はプラスであつて、次のT0で調停を行つて
も安全であることを意味している。サイクル１におい
て、命令キヤツシユはその要求信号を賦勢し、同時に活
動レベルにある許諾信号を検知する。信号が両方ともT3
で活動状態にある場合には、命令キヤツシユはそのコマ
ンドおよびアドレスを、次のサイクル、この例において
はサイクル２中に共有バスに置くことができる。サイク
ル２中に発生する正規の調停サイクルがバイパスされる
ので、コマンドおよびアドレスを１サイクル早く送り、
したがつて時間を節減し、パフオーマンスを改善するこ
とができる。この順序を命令キヤツシユ許諾という。
第７図において、タイミング線図３は共有機構が使用
されている場合の、正規の命令キヤツシユ許諾順序を表
している。サイクル１において、「調停許可」信号がT0
で不作動であるから、命令キヤツシユ信号は賦活される
が、命令キヤツシユ許諾は作動しない。「調停許可」信
号がT0でプラスであるから、サイクル２で調停が行われ
る。「高次要求なし」信号もプラスであるから、調停装
置は「命令キヤツシユ許諾」信号を賦活し、この信号を
T3で命令キヤツシユが検知する。命令キヤツシユは次い
で、サイクル３中に共有バス上のコマンドおよびアドス
を賦活する。この順序を正規の命令キヤツシユ許諾とい
う。
されている場合の、正規の命令キヤツシユ許諾順序を表
している。サイクル１において、「調停許可」信号がT0
で不作動であるから、命令キヤツシユ信号は賦活される
が、命令キヤツシユ許諾は作動しない。「調停許可」信
号がT0でプラスであるから、サイクル２で調停が行われ
る。「高次要求なし」信号もプラスであるから、調停装
置は「命令キヤツシユ許諾」信号を賦活し、この信号を
T3で命令キヤツシユが検知する。命令キヤツシユは次い
で、サイクル３中に共有バス上のコマンドおよびアドス
を賦活する。この順序を正規の命令キヤツシユ許諾とい
う。
F.発明の効果 以上説明したように、本発明によれば、入出力タイム
アウトを防止する二重レベル入出力要求等種々の機能に
対処することができる調停装置を実現することができ
る。
アウトを防止する二重レベル入出力要求等種々の機能に
対処することができる調停装置を実現することができ
る。
第１図は、この発明の調停メカニズムである調停装置論
理回路を組み込んだ、コンピユータ・システムのブロツ
ク図を示すものである。 第2A図ないし第2C図は、この発明による第１図の調停装
置論理回路の構造を示すブロツク図である。 第3A図ないし第3B図は、第2A図に示したコマンド・ロー
タの各種の構成例を示すものである。 第4A図および第4B図は、コマンド・ロータの他の実施
例、および第2A図ないし第2C図の前記した独立した調停
装置の各々の構造を示すものである。 第５図は、入出力要求またはデータ・キヤツシユ要求の
いずれかに対するタイミング順序を表すものである。 第６図は、共有機構が作動していない場合の命令キヤツ
シユ要求タイミング順序を表すものである。 第７図は、共有機構が作動している場合の正規の命令キ
ヤツシユ許諾タイミング順序を表すものである。 10f記憶バス、10i……調停装置論理回路、10p、10q、10
r、10s……入出力サブユニツト。
理回路を組み込んだ、コンピユータ・システムのブロツ
ク図を示すものである。 第2A図ないし第2C図は、この発明による第１図の調停装
置論理回路の構造を示すブロツク図である。 第3A図ないし第3B図は、第2A図に示したコマンド・ロー
タの各種の構成例を示すものである。 第4A図および第4B図は、コマンド・ロータの他の実施
例、および第2A図ないし第2C図の前記した独立した調停
装置の各々の構造を示すものである。 第５図は、入出力要求またはデータ・キヤツシユ要求の
いずれかに対するタイミング順序を表すものである。 第６図は、共有機構が作動していない場合の命令キヤツ
シユ要求タイミング順序を表すものである。 第７図は、共有機構が作動している場合の正規の命令キ
ヤツシユ許諾タイミング順序を表すものである。 10f記憶バス、10i……調停装置論理回路、10p、10q、10
r、10s……入出力サブユニツト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−205237（ＪＰ，Ａ) 特開 昭56−166559（ＪＰ，Ａ) 特開 昭60−61856（ＪＰ，Ａ)
Claims (1)
- 【請求項１】共有バスと、この共有バスに結合された複
数のサブユニットとを有するコンピュータ・システムに
おいて、前記サブユニットの各々の外部に配置され、前
記サブユニットからのアクセス要求に応じて、当該サブ
ユニットの優先度を決定し、複数の前記サブユニットが
前記共有バスへのアクセスを要求したときに前記優先度
にしたがってアクセスを許容する調停装置であって、 所定の調停手段と、 前記所定の調停手段より前記優先度に関し上位の複数の
上位調停手段と、 前記所定の調停手段より前記優先度に関し下位の複数の
下位調停手段と、を有し 前記上位調停手段および下位調停手段の各々は、前記サ
ブユニットの１つからアクセス要求を受け取る要求端子
と、当該調停手段よりも上位の調停手段の要求端子がい
まだ励起されていないときにイネーブル信号により励起
されるイネーブル端子とを具備し、前記イネーブル端子
が前記イネーブル信号により励起されているときに前記
共有バスへのアクセスを前記アクセス要求に許諾し、 前記所定の調停手段は一組の前記サブユニットからアク
セス要求を受け取る要求端子と、前記上位調停手段の要
求端子がいまだ励起されていないときにイネーブル信号
により励起されるイネーブル端子と、前記一組のサブユ
ニットの各々の識別子を重複を許して順列に並べ、当該
順列中の当該識別子の最高の順位により当該識別子の優
先度を決定し、アクセス要求の調停のたびに、前記順列
を循環的に変更し前記識別子の優先度を変更する優先度
手段とを具備し、前記イネーブル端子が前記イネーブル
信号により励起されているときに前記優先度手段の前記
識別子に対する優先度に応じて前記一組のサブユニット
のうちの１つに共有バスに対するアクセスを許諾するこ
とを特徴とするコンピュータ・システムの調停装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US791647 | 1985-10-28 | ||
| US06/791,647 US4760515A (en) | 1985-10-28 | 1985-10-28 | Arbitration apparatus for determining priority of access to a shared bus on a rotating priority basis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113261A JPS62113261A (ja) | 1987-05-25 |
| JPH0812652B2 true JPH0812652B2 (ja) | 1996-02-07 |
Family
ID=25154347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219919A Expired - Lifetime JPH0812652B2 (ja) | 1985-10-28 | 1986-09-19 | コンピュータ・システムの調停装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4760515A (ja) |
| EP (1) | EP0222074B1 (ja) |
| JP (1) | JPH0812652B2 (ja) |
| BR (1) | BR8604937A (ja) |
| DE (1) | DE3687257T2 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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