JPH08129567A - 遅延時間評価装置 - Google Patents
遅延時間評価装置Info
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- JPH08129567A JPH08129567A JP6293750A JP29375094A JPH08129567A JP H08129567 A JPH08129567 A JP H08129567A JP 6293750 A JP6293750 A JP 6293750A JP 29375094 A JP29375094 A JP 29375094A JP H08129567 A JPH08129567 A JP H08129567A
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- JP
- Japan
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- delay time
- electronic circuit
- circuit
- block
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Abstract
(57)【要約】
【目的】 従来の遅延時間評価装置よりも大規模な電子
回路の遅延時間評価を行なうこと。 【構成】 ブロック名入力部１、ポート名入力部２を設
け、電子回路のブロック名、各ブロックに接続されるポ
ート名を夫々入力する。また回路遅延時間入力部３、回
路駆動情報入力部４を設け、各ポート間の遅延時間、入
力負荷等の駆動情報を夫々入力する。これらのデータは
データ編集部５で編集されて記憶媒体９に格納される。
データ検索部６でポート名を検索すると、電子回路全体
での信号経路を割り出し、加算器８は各回路ブロックの
遅延時間情報から電子回路全体での遅延時間を算出す
る。こうすると作業時間の短縮と共に、より大規模な電
子回路の遅延時間評価を行なうことができる。
回路の遅延時間評価を行なうこと。 【構成】 ブロック名入力部１、ポート名入力部２を設
け、電子回路のブロック名、各ブロックに接続されるポ
ート名を夫々入力する。また回路遅延時間入力部３、回
路駆動情報入力部４を設け、各ポート間の遅延時間、入
力負荷等の駆動情報を夫々入力する。これらのデータは
データ編集部５で編集されて記憶媒体９に格納される。
データ検索部６でポート名を検索すると、電子回路全体
での信号経路を割り出し、加算器８は各回路ブロックの
遅延時間情報から電子回路全体での遅延時間を算出す
る。こうすると作業時間の短縮と共に、より大規模な電
子回路の遅延時間評価を行なうことができる。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路の開発に用い
られる遅延時間評価装置に関するものである。
られる遅延時間評価装置に関するものである。
【０００２】
【従来の技術】電子回路の遅延時間を評価をするために
遅延時間評価装置が現在利用されている。従来の遅延時
間評価装置は電子回路設計装置で設計され、遅延時間評
価の対象となる電子回路において、この電子回路を構成
する論理回路間の接続状態を調べ、遅延時間評価装置に
予め記憶されている論理回路に関する遅延時間情報を基
に、入力ポートから出力ポートまでの間に存在する全て
の論理回路の遅延時間を計算することにより、電子回路
全体の遅延時間を求めていた。
遅延時間評価装置が現在利用されている。従来の遅延時
間評価装置は電子回路設計装置で設計され、遅延時間評
価の対象となる電子回路において、この電子回路を構成
する論理回路間の接続状態を調べ、遅延時間評価装置に
予め記憶されている論理回路に関する遅延時間情報を基
に、入力ポートから出力ポートまでの間に存在する全て
の論理回路の遅延時間を計算することにより、電子回路
全体の遅延時間を求めていた。
【０００３】
【発明が解決しようとする課題】ところが従来の遅延時
間評価装置は、論理回路間の接続関係の情報も記憶しな
ければならず、遅延時間評価に使われる記憶媒体の記憶
容量に応じて、電子回路全体で遅延時間評価のできる回
路規模が限定されてしまうという問題点があった。この
ため記憶媒体の記憶容量を越えるような情報量を持つ大
規模な電子回路では遅延時間評価を行なうことはできな
かった。
間評価装置は、論理回路間の接続関係の情報も記憶しな
ければならず、遅延時間評価に使われる記憶媒体の記憶
容量に応じて、電子回路全体で遅延時間評価のできる回
路規模が限定されてしまうという問題点があった。この
ため記憶媒体の記憶容量を越えるような情報量を持つ大
規模な電子回路では遅延時間評価を行なうことはできな
かった。
【０００４】本発明はこのような従来の問題点に鑑みて
なされたものであって、記憶媒体に最少限度の情報を入
力するだけで、大規模な電子回路における遅延時間評価
を行なうことのできる遅延時間評価装置を実現すること
を目的とする。
なされたものであって、記憶媒体に最少限度の情報を入
力するだけで、大規模な電子回路における遅延時間評価
を行なうことのできる遅延時間評価装置を実現すること
を目的とする。
【０００５】
【課題を解決するための手段】本願の請求項１の発明
は、電子回路設計装置から、電子回路を構成する複数の
電子回路ブロックの名前を夫々読み取るブロック名入力
部と、電子回路設計装置から、電子回路ブロックの入出
力ポート名を読み取るポート名入力部と、電子回路設計
装置から、１つの入出力ポートから他の入出力ポートま
での回路遅延時間を読み取る回路遅延時間入力部と、回
路遅延時間入力部で読み取った回路遅延時間を、ポート
名入力部で読み取ったポート名とブロック名入力部で読
み取ったブロック名に対応させて記憶媒体に記憶させる
データ編集部と、記憶媒体に記憶されている情報から同
じポート名を探すことにより電子回路ブロック間の接続
状態を調べ、接続関係にある電子回路ブロックの回路遅
延時間を読み出すデータ検索部と、データ検索部によっ
て記憶媒体から読み出された夫々の回路遅延時間を加算
する加算器と、を具備し、加算器の出力を用いて、複数
の電子回路ブロックを構成要素の一部とする大規模電子
回路の遅延時間評価を行なうことを特徴とするものであ
る。
は、電子回路設計装置から、電子回路を構成する複数の
電子回路ブロックの名前を夫々読み取るブロック名入力
部と、電子回路設計装置から、電子回路ブロックの入出
力ポート名を読み取るポート名入力部と、電子回路設計
装置から、１つの入出力ポートから他の入出力ポートま
での回路遅延時間を読み取る回路遅延時間入力部と、回
路遅延時間入力部で読み取った回路遅延時間を、ポート
名入力部で読み取ったポート名とブロック名入力部で読
み取ったブロック名に対応させて記憶媒体に記憶させる
データ編集部と、記憶媒体に記憶されている情報から同
じポート名を探すことにより電子回路ブロック間の接続
状態を調べ、接続関係にある電子回路ブロックの回路遅
延時間を読み出すデータ検索部と、データ検索部によっ
て記憶媒体から読み出された夫々の回路遅延時間を加算
する加算器と、を具備し、加算器の出力を用いて、複数
の電子回路ブロックを構成要素の一部とする大規模電子
回路の遅延時間評価を行なうことを特徴とするものであ
る。
【０００６】本願の請求項２の発明は、電子回路設計装
置から、電子回路を構成する複数の電子回路ブロックの
名前を夫々読み取るブロック名入力部と、電子回路設計
装置から、電子回路ブロックの入出力ポート名を読み取
るポート名入力部と、電子回路設計装置から、１つの入
出力ポートから他の入出力ポートまでの回路遅延時間を
読み取る回路遅延時間入力部と、電子回路設計装置か
ら、電子回路ブロックの入出力ポートの入力負荷、入出
力ポートの出力強度を含む回路駆動情報を読み取る回路
駆動情報入力部と、回路駆動情報入力部で読み取った回
路駆動情報と回路遅延時間入力部で読み取った回路遅延
時間を、ポート名入力部で読み取ったポート名とブロッ
ク名入力部で読み取ったブロック名に対応させて第１の
記憶媒体に記憶させるデータ編集部と、記憶媒体に記憶
されている情報から同じポート名を探すことにより電子
回路ブロック間の接続状態を調べ、接続関係にある電子
回路ブロックの回路駆動情報と回路遅延時間を読み出す
データ検索部と、電子回路ブロック間を接続したことに
より生じるブロック間遅延時間を、データ検索部によっ
て読み出された回路駆動情報を基に計算し、ポート名入
力部によって読み取られたポート名とブロック名入力部
によって読み取られたブロック名に対応させて第１の記
憶媒体又は第２の記憶媒体に記憶させるブロック間遅延
演算部と、データ検索部によって第１又は第２の記憶媒
体から読み出された回路遅延時間とブロック間遅延時間
を加算する加算器と、を具備し、加算器の出力を用い
て、複数の電子回路ブロックを構成要素の一部とする大
規模電子回路の遅延時間評価を行なうことを特徴とする
ものである。
置から、電子回路を構成する複数の電子回路ブロックの
名前を夫々読み取るブロック名入力部と、電子回路設計
装置から、電子回路ブロックの入出力ポート名を読み取
るポート名入力部と、電子回路設計装置から、１つの入
出力ポートから他の入出力ポートまでの回路遅延時間を
読み取る回路遅延時間入力部と、電子回路設計装置か
ら、電子回路ブロックの入出力ポートの入力負荷、入出
力ポートの出力強度を含む回路駆動情報を読み取る回路
駆動情報入力部と、回路駆動情報入力部で読み取った回
路駆動情報と回路遅延時間入力部で読み取った回路遅延
時間を、ポート名入力部で読み取ったポート名とブロッ
ク名入力部で読み取ったブロック名に対応させて第１の
記憶媒体に記憶させるデータ編集部と、記憶媒体に記憶
されている情報から同じポート名を探すことにより電子
回路ブロック間の接続状態を調べ、接続関係にある電子
回路ブロックの回路駆動情報と回路遅延時間を読み出す
データ検索部と、電子回路ブロック間を接続したことに
より生じるブロック間遅延時間を、データ検索部によっ
て読み出された回路駆動情報を基に計算し、ポート名入
力部によって読み取られたポート名とブロック名入力部
によって読み取られたブロック名に対応させて第１の記
憶媒体又は第２の記憶媒体に記憶させるブロック間遅延
演算部と、データ検索部によって第１又は第２の記憶媒
体から読み出された回路遅延時間とブロック間遅延時間
を加算する加算器と、を具備し、加算器の出力を用い
て、複数の電子回路ブロックを構成要素の一部とする大
規模電子回路の遅延時間評価を行なうことを特徴とする
ものである。
【０００７】
【作用】このような特徴を有する本願の請求項１の発明
によれば、電子回路設計装置で得られる電子回路ブロッ
クの名前、入出力ポートの名前、各ブロックの遅延時間
を夫々取り込み、接続関係にある電子回路ブロックと入
出力ポートとの情報を検索する。そして各電子回路ブロ
ックの回路遅延時間を加算器で加算することにより、電
子回路全体での信号の遅延時間を算出する。
によれば、電子回路設計装置で得られる電子回路ブロッ
クの名前、入出力ポートの名前、各ブロックの遅延時間
を夫々取り込み、接続関係にある電子回路ブロックと入
出力ポートとの情報を検索する。そして各電子回路ブロ
ックの回路遅延時間を加算器で加算することにより、電
子回路全体での信号の遅延時間を算出する。
【０００８】また本願の請求項２の発明によれば、電子
回路設計装置から得られる電子回路ブロックの名前、入
出力ポートの名前、及び各ブロックの遅延時間のみなら
ず、電子回路ブロックの回路駆動情報を入力することに
より、入力ポートの入力負荷、出力ポートの出力強度に
基づいて、電子回路ブロック間の遅延時間を算出する。
そして電子回路ブロック自身の遅延時間と接続関係にあ
るブロック間の遅延時間を加算器で加算する。こうする
と、より正確に電子回路全体での信号遅延時間が算出さ
れる。
回路設計装置から得られる電子回路ブロックの名前、入
出力ポートの名前、及び各ブロックの遅延時間のみなら
ず、電子回路ブロックの回路駆動情報を入力することに
より、入力ポートの入力負荷、出力ポートの出力強度に
基づいて、電子回路ブロック間の遅延時間を算出する。
そして電子回路ブロック自身の遅延時間と接続関係にあ
るブロック間の遅延時間を加算器で加算する。こうする
と、より正確に電子回路全体での信号遅延時間が算出さ
れる。
【０００９】
【実施例】本発明の各実施例における遅延時間評価装置
について図面を参照しながら説明する。図１は本発明の
遅延時間評価装置の全体構成を示すブロック図である。
また図２〜図５は、遅延時間評価に必要な回路遅延時間
と回路駆動情報と電子回路ブロック間の遅延時間を電子
回路のポート名及びブロック名に対応させて記憶させる
方法の一例である。図２〜図５では、遅延時間評価の対
象となる電子回路は複数のブロックと、各ブロックに接
続される入力ポート及び出力ポートとを含んで構成され
るものとする。ここでは電子回路のブロック（電子回路
ブロックと呼ぶ）の名前をブロック１、ブロック２、ブ
ロック３・・・、ブロックＡ、ブロックＢ、ブロックＣ
・・・と呼ぶ。例えばブロックＡでは、入力ポートの名
前をポート１、ポート２、ポート３・・・と呼び、出力
ポートの名前をポートＡ、ポートＢ、ポートＣ・・・と
呼ぶ。
について図面を参照しながら説明する。図１は本発明の
遅延時間評価装置の全体構成を示すブロック図である。
また図２〜図５は、遅延時間評価に必要な回路遅延時間
と回路駆動情報と電子回路ブロック間の遅延時間を電子
回路のポート名及びブロック名に対応させて記憶させる
方法の一例である。図２〜図５では、遅延時間評価の対
象となる電子回路は複数のブロックと、各ブロックに接
続される入力ポート及び出力ポートとを含んで構成され
るものとする。ここでは電子回路のブロック（電子回路
ブロックと呼ぶ）の名前をブロック１、ブロック２、ブ
ロック３・・・、ブロックＡ、ブロックＢ、ブロックＣ
・・・と呼ぶ。例えばブロックＡでは、入力ポートの名
前をポート１、ポート２、ポート３・・・と呼び、出力
ポートの名前をポートＡ、ポートＢ、ポートＣ・・・と
呼ぶ。
【００１０】最初に第１実施例（請求項１）の遅延時間
評価装置について説明する。図１においてまず既成の電
子回路設計装置から得られる情報から各電子回路ブロッ
クの名前をブロック名入力部１に、各電子回路ブロック
にあるポートの名前をポート名入力部２に、各電子回路
ブロックの回路遅延時間を回路遅延時間入力部３に夫々
取り込む。データ編集部５では図２、図３に示すように
回路遅延時間をポート名及びブロック名に対応させた表
を作り、記憶媒体９に記憶させる。例えば図２に示すよ
うにブロックＡでは、入力ポート１〜６から出力ポート
Ａ〜Ｆに至る全ての信号経路に対する回路遅延時間の表
を作り、その結果を格納するようにしている。図３のブ
ロックＢでも、図２のブロックＡと同様の表を作成す
る。
評価装置について説明する。図１においてまず既成の電
子回路設計装置から得られる情報から各電子回路ブロッ
クの名前をブロック名入力部１に、各電子回路ブロック
にあるポートの名前をポート名入力部２に、各電子回路
ブロックの回路遅延時間を回路遅延時間入力部３に夫々
取り込む。データ編集部５では図２、図３に示すように
回路遅延時間をポート名及びブロック名に対応させた表
を作り、記憶媒体９に記憶させる。例えば図２に示すよ
うにブロックＡでは、入力ポート１〜６から出力ポート
Ａ〜Ｆに至る全ての信号経路に対する回路遅延時間の表
を作り、その結果を格納するようにしている。図３のブ
ロックＢでも、図２のブロックＡと同様の表を作成す
る。
【００１１】接続関係にある電子回路ブロック全体の遅
延時間を調べるには、データ検索部６で記憶媒体９の情
報を参照して、図２のブロックＡ、図３のブロックＢの
ように同じポート名を持つ電子回路ブロックが存在する
か否かを調べる。そして同じポート名を持つことが確認
された電子回路ブロックにおける回路遅延時間を、デー
タ検索部６でポート名とブロック名で検索する。こうし
て電子回路ブロックの接続関係を追跡しながら記憶媒体
９から情報を読み出して加算器８に入力する。加算器８
は得られた回路遅延時間を順次加算することにより、電
子回路全体での遅延時間を出力することができる。
延時間を調べるには、データ検索部６で記憶媒体９の情
報を参照して、図２のブロックＡ、図３のブロックＢの
ように同じポート名を持つ電子回路ブロックが存在する
か否かを調べる。そして同じポート名を持つことが確認
された電子回路ブロックにおける回路遅延時間を、デー
タ検索部６でポート名とブロック名で検索する。こうし
て電子回路ブロックの接続関係を追跡しながら記憶媒体
９から情報を読み出して加算器８に入力する。加算器８
は得られた回路遅延時間を順次加算することにより、電
子回路全体での遅延時間を出力することができる。
【００１２】次に本発明の第２実施例（請求項２）の遅
延時間評価装置について説明する。図１に示すように、
まず既成の電子回路設計装置から得られる情報から、各
電子回路ブロックの名前をブロック名入力部１に取り込
む。また各電子回路ブロックにあるポートの名前をポー
ト名入力部２に、各電子回路ブロックの回路遅延時間を
回路遅延時間入力部３に、各電子回路ブロックの回路駆
動情報を回路駆動情報入力部４に夫々取り込む。なお回
路駆動情報とは電子回路ブロックの入力ポートの入力負
荷、出力ポートの出力強度等をいう。
延時間評価装置について説明する。図１に示すように、
まず既成の電子回路設計装置から得られる情報から、各
電子回路ブロックの名前をブロック名入力部１に取り込
む。また各電子回路ブロックにあるポートの名前をポー
ト名入力部２に、各電子回路ブロックの回路遅延時間を
回路遅延時間入力部３に、各電子回路ブロックの回路駆
動情報を回路駆動情報入力部４に夫々取り込む。なお回
路駆動情報とは電子回路ブロックの入力ポートの入力負
荷、出力ポートの出力強度等をいう。
【００１３】次にデータ編集部５では、図２及び図３の
ように回路遅延時間を、また図４のように回路駆動情報
をポート名及びブロック名に対応させた表を作り、記憶
媒体９に記憶させる。この場合図１では回路遅延時間と
回路駆動情報を同じ記憶媒体９に記憶させているが、別
々の記憶媒体に記憶させてもかまわない。
ように回路遅延時間を、また図４のように回路駆動情報
をポート名及びブロック名に対応させた表を作り、記憶
媒体９に記憶させる。この場合図１では回路遅延時間と
回路駆動情報を同じ記憶媒体９に記憶させているが、別
々の記憶媒体に記憶させてもかまわない。
【００１４】接続関係にある電子回路ブロック全体の遅
延時間を調べるには、データ検索部６で記憶媒体９の情
報を参照して、図２のブロックＡ、図３のブロックＢの
ような同じポート名を持つ電子回路ブロックが存在する
か否かを調べる。ここである電子回路ブロックＡと他の
電子回路ブロックＢの入出力ポートを介して接続したと
き、ブロックＡの出力ポートとブロックＢの入力ポート
間で生じる信号遅延時間をブロック間遅延時間と呼ぶ。
データ検索部６で同じポート名を持つことが確認された
電子回路ブロックに対しては、データ検索部６はブロッ
ク間遅延時間を算出するために、特定されたポート名の
ポートに関する回路駆動情報を記憶媒体９からブロック
間遅延演算部７へ引き渡す。
延時間を調べるには、データ検索部６で記憶媒体９の情
報を参照して、図２のブロックＡ、図３のブロックＢの
ような同じポート名を持つ電子回路ブロックが存在する
か否かを調べる。ここである電子回路ブロックＡと他の
電子回路ブロックＢの入出力ポートを介して接続したと
き、ブロックＡの出力ポートとブロックＢの入力ポート
間で生じる信号遅延時間をブロック間遅延時間と呼ぶ。
データ検索部６で同じポート名を持つことが確認された
電子回路ブロックに対しては、データ検索部６はブロッ
ク間遅延時間を算出するために、特定されたポート名の
ポートに関する回路駆動情報を記憶媒体９からブロック
間遅延演算部７へ引き渡す。
【００１５】ブロック間遅延演算部７は、得られた回路
駆動情報を基に従来の遅延時間評価装置と同じ手法を用
いてブロック間遅延時間を算出する。そして図５に示す
ようなデータ、即ちポート名とブロック名に対応させた
ブロック間遅延時間の一覧表を記憶媒体１０に記憶させ
る。ここではブロック間遅延時間を専用の記憶媒体１０
に記憶させているが、回路遅延時間及び回路駆動情報と
同じ記憶媒体に記憶させてもかまわない。
駆動情報を基に従来の遅延時間評価装置と同じ手法を用
いてブロック間遅延時間を算出する。そして図５に示す
ようなデータ、即ちポート名とブロック名に対応させた
ブロック間遅延時間の一覧表を記憶媒体１０に記憶させ
る。ここではブロック間遅延時間を専用の記憶媒体１０
に記憶させているが、回路遅延時間及び回路駆動情報と
同じ記憶媒体に記憶させてもかまわない。
【００１６】データ検索部６は記憶媒体９と記憶媒体１
０をポート名とブロック名でデータを検索し、電子回路
ブロックの接続関係を追跡しながら記憶媒体９に記憶さ
れている回路遅延時間と、記憶媒体１０に記憶されてい
るブロック間遅延時間を加算器８に与える。そうすると
加算器８は入力された回路遅延時間とブロック間遅延時
間を順次加算することにより、電子回路全体での遅延時
間を求めて出力することができる。
０をポート名とブロック名でデータを検索し、電子回路
ブロックの接続関係を追跡しながら記憶媒体９に記憶さ
れている回路遅延時間と、記憶媒体１０に記憶されてい
るブロック間遅延時間を加算器８に与える。そうすると
加算器８は入力された回路遅延時間とブロック間遅延時
間を順次加算することにより、電子回路全体での遅延時
間を求めて出力することができる。
【００１７】
【発明の効果】以上のように本発明によれば、遅延時間
評価に必要な情報が、ポート名、ブロック名、遅延時間
情報、回路駆動情報に限定されるので、従来の遅延時間
評価装置と同じ記憶容量を持つ記憶媒体で、より大規模
な電子回路の遅延時間評価を行なうことができる。ま
た、電子回路ブロックの各ポートに対応させて回路駆動
情報を記憶させることにより、各ポートに対して回路駆
動情報を自動的に設定することができる。このため大規
模の電子回路を設計するに際し、正確な遅延時間評価と
作業時間の短縮を図ることができる。
評価に必要な情報が、ポート名、ブロック名、遅延時間
情報、回路駆動情報に限定されるので、従来の遅延時間
評価装置と同じ記憶容量を持つ記憶媒体で、より大規模
な電子回路の遅延時間評価を行なうことができる。ま
た、電子回路ブロックの各ポートに対応させて回路駆動
情報を記憶させることにより、各ポートに対して回路駆
動情報を自動的に設定することができる。このため大規
模の電子回路を設計するに際し、正確な遅延時間評価と
作業時間の短縮を図ることができる。
【図１】本発明の遅延時間評価装置の全体構成を示すブ
ロック図である。
ロック図である。
【図２】回路遅延時間の記憶方法の一例（その１）を示
す図である。
す図である。
【図３】回路遅延時間の記憶方法の一例（その２）を示
す図である。
す図である。
【図４】回路駆動情報の記憶方法の一例を示す図であ
る。
る。
【図５】ブロック間遅延時間の記憶方法の一例を示す図
である。
である。
１ ブロック名入力部 ２ ポート名入力部 ３ 回路遅延時間入力部 ４ 回路駆動情報入力部 ５ データ編集部 ６ データ検索部 ７ ブロック間遅延時間演算部 ８ 加算器 ９，１０ 記憶媒体
Claims (2)
- 【請求項１】 電子回路設計装置から、電子回路を構成
する複数の電子回路ブロックの名前を夫々読み取るブロ
ック名入力部と、 前記電子回路設計装置から、前記電子回路ブロックの入
出力ポート名を読み取るポート名入力部と、 前記電子回路設計装置から、前記１つの入出力ポートか
ら前記他の入出力ポートまでの回路遅延時間を読み取る
回路遅延時間入力部と、 前記回路遅延時間入力部で読み取った回路遅延時間を、
前記ポート名入力部で読み取ったポート名と前記ブロッ
ク名入力部で読み取ったブロック名に対応させて記憶媒
体に記憶させるデータ編集部と、 前記記憶媒体に記憶されている情報から同じポート名を
探すことにより電子回路ブロック間の接続状態を調べ、
接続関係にある電子回路ブロックの回路遅延時間を読み
出すデータ検索部と、 前記データ検索部によって前記記憶媒体から読み出され
た夫々の回路遅延時間を加算する加算器と、を具備し、 前記加算器の出力を用いて、複数の電子回路ブロックを
構成要素の一部とする大規模電子回路の遅延時間評価を
行なうことを特徴とする遅延時間評価装置。 - 【請求項２】 電子回路設計装置から、電子回路を構成
する複数の電子回路ブロックの名前を夫々読み取るブロ
ック名入力部と、 前記電子回路設計装置から、前記電子回路ブロックの入
出力ポート名を読み取るポート名入力部と、 前記電子回路設計装置から、前記１つの入出力ポートか
ら前記他の入出力ポートまでの回路遅延時間を読み取る
回路遅延時間入力部と、 前記電子回路設計装置から、前記電子回路ブロックの入
出力ポートの入力負荷、入出力ポートの出力強度を含む
回路駆動情報を読み取る回路駆動情報入力部と、 前記回路駆動情報入力部で読み取った回路駆動情報と前
記回路遅延時間入力部で読み取った回路遅延時間を、前
記ポート名入力部で読み取ったポート名と前記ブロック
名入力部で読み取ったブロック名に対応させて第１の記
憶媒体に記憶させるデータ編集部と、 前記記憶媒体に記憶されている情報から同じポート名を
探すことにより前記電子回路ブロック間の接続状態を調
べ、接続関係にある電子回路ブロックの回路駆動情報と
回路遅延時間を読み出すデータ検索部と、 前記電子回路ブロック間を接続したことにより生じるブ
ロック間遅延時間を、前記データ検索部によって読み出
された回路駆動情報を基に計算し、前記ポート名入力部
によって読み取られたポート名と前記ブロック名入力部
によって読み取られたブロック名に対応させて前記第１
の記憶媒体又は第２の記憶媒体に記憶させるブロック間
遅延演算部と、 前記データ検索部によって前記第１又は第２の記憶媒体
から読み出された回路遅延時間とブロック間遅延時間を
加算する加算器と、を具備し、 前記加算器の出力を用いて、複数の電子回路ブロックを
構成要素の一部とする大規模電子回路の遅延時間評価を
行なうことを特徴とする遅延時間評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293750A JPH08129567A (ja) | 1994-11-01 | 1994-11-01 | 遅延時間評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293750A JPH08129567A (ja) | 1994-11-01 | 1994-11-01 | 遅延時間評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129567A true JPH08129567A (ja) | 1996-05-21 |
Family
ID=17798754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293750A Pending JPH08129567A (ja) | 1994-11-01 | 1994-11-01 | 遅延時間評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9418545B2 (en) | 2011-06-29 | 2016-08-16 | Inrix Holding Limited | Method and system for collecting traffic data |
-
1994
- 1994-11-01 JP JP6293750A patent/JPH08129567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9418545B2 (en) | 2011-06-29 | 2016-08-16 | Inrix Holding Limited | Method and system for collecting traffic data |
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