JPH08129879A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08129879A
JPH08129879A JP6265595A JP26559594A JPH08129879A JP H08129879 A JPH08129879 A JP H08129879A JP 6265595 A JP6265595 A JP 6265595A JP 26559594 A JP26559594 A JP 26559594A JP H08129879 A JPH08129879 A JP H08129879A
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】キャッシュ保持手段を有するメモリにおいて、
消費電流を増加させることなくセルフリフレッシュ終了
時にキャッシュデータを保持可能とする。 【構成】コントロール回路１１が、リフレッシュ信号Ｒ
ＥＦとクロック信号φ１，φ２とを発生するリフレッシ
ュ制御回路１２と、信号φ１の供給に応答してリフレッ
シュアドレスＡＲを発生するカウンタ６と、信号φ２の
供給に応答して各々のリフレッシュ動作の直前に実行さ
れたキャッシュデータの読出または書込アクセス対応の
選択行アドレスをレジスタアドレスａ〜ｄとして保持す
るレジスタ７Ａ〜７Ｄと、比較アドレスＲＲを保持する
レジスタ１５と、アドレスＡＲ，ＲＲとの一致に応答し
て信号Ｓ２を発生する比較器１３と、信号Ｓ２の供給に
応答してアドレスＡＲとアドレスａ〜ｄの１つとのいず
れか一方を選択して出力するセレクタ１４とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に行単位のデータを一時保持して動作するキャッシュ
保持手段を備える半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置は、メインメモ
リである低速大容量のＤＲＡＭのアクセスの高速化のた
め、このＤＲＡＭの行単位のデータを一時保持する高速
小容量のレジスタやバイポーラＲＡＭなどから成るバッ
ファメモリすなわちキャッシュメモリを備える。また、
高価なキャッシュメモリを備える代りに、ＤＲＡＭのペ
ージモードやスタテイックコラムモード等の高速アクセ
ス機構を利用して簡易なキャッシュメモリの代替とする
ものもある。以下にこれらキャッシュメモリおよびその
代替手段をキャッシュ保持手段と呼ぶ。
【０００３】このキャッシュ保持手段はＣＰＵが必要と
しそうな行アドレス単位のデータ（キャッシュデータ）
をメインメモリからコピーして保持し、ＣＰＵのメモリ
アクセス時のアドレスのデータが上記キャッシュデータ
と一致すると、すなわちキャッシュヒットすると、ＣＰ
Ｕは高速のキャッシュ保持手段のアクセス時間でこのキ
ャッシュデータを取込む。一方、上記メモリアクセス時
のアドレスのデータが上記キャッシュデータと不一致
（キャッシュミス）の場合は、ＣＰＵはメインメモリか
ら通常のメモリアクセスサイクルで所要のデータを取込
む。したがって、キャッシュヒット時にはキャッシュミ
ス時と比較して高速にアクセスを実行できる。
【０００４】従来のこの種の一般的な半導体記憶装置を
ブロックで示す図６を参照すると、この従来の半導体記
憶装置は、メモリセルを行および列状に配列したメモリ
ブロックおよびその周辺回路から成るメモリ部１と、リ
フレッシュアドレスを保持しリフレッシュに従ってカウ
ントアップするとともにコントロール回路９の出力信号
φ１の供給を受け保持リフレッシュアドレスを内部リフ
レッシュ時にはリフレッシュアドレスＡＲとして行デコ
ーダ７Ａ〜７Ｄに出力するカウンタ６と、メモリブロッ
ク３Ａ〜３Ｄの各々の最後にアクセスされた行の行アド
レスである直前行アドレスをそれぞれ保持するレジスタ
７Ａ〜７Ｄと、列デコーダにより選択されたセンスアン
プのデータＤＭを入力もしくは出力制御するデータ入出
力回路８と、行アドレスＡＸとレジスタ７Ａ〜７Ｄ対応
のレジスタアドレスａ〜ｄとタイマ信号φ０とセルフリ
フレッシュエントリ信号反転（以下バー）ＳＲとの供給
を受けリフレッシュアドレスＡＲによるリフレッシュ動
作を制御するコントロール回路９と、自動的な内部リフ
レッシュ動作であるセルフリフレッシュ動作の周期を設
定するタイマ信号φ０を出力するタイマ１０とを備え
る。
【０００５】メモリ部１は、行アドレスＡＸの供給に応
答して対応のメモリブロック３Ａ〜３Ｄの各々に行アド
レスをそれぞれ指定する行デコーダ２Ａ〜２Ｄと、メモ
リセルアレイ３を構成するメモリブロック３Ａ〜３Ｄ
と、メモリブロック３Ａ〜３Ｄのそれぞれのメモリアレ
イのデータの増幅・保持を行うセンスアンプ４Ａ〜４Ｄ
と、列アドレスＡＹの供給に応答してメモリブロック３
Ａ，３Ｂおよび３Ｃ，３Ｄ対応のセンスアンプ４Ａ，４
Ｂおよび４Ｃ，４Ｄのそれぞれの列アドレスを指定する
列デコーダ５Ａおよび５Ｂとを備える。
【０００６】ここで、この半導体記憶装置は、キャッシ
ュ保持手段としてセンスアンプ４Ａ〜４Ｄを用い、これ
らセンスアンプ４Ａ〜４Ｄが最終行アドレスのメモリブ
ロック３Ａ〜３Ｄの各々の１行分のデータをキャッシュ
データとしてそれぞれ保持する。レジスタ７Ａ〜７Ｄの
各々は、これらセンスアンプ４Ａ〜４Ｄのキャッシュデ
ータのメモリブロック内の行アドレスをレジスタアドレ
スａ〜ｄとしてそれぞれ保持する。
【０００７】次に、図６および動作のフローチャートを
示す図７を参照して、従来の半導体記憶装置の動作につ
いて説明すると、まず待機状態（ステップＰ１）からメ
モリアクセスがはじまると（ステップＰ２）、最初の判
定ステップＰ３においてこのメモリアクセスがメモリリ
フレッシュと読出し・書込みアクセスとのいずれである
かのモード判定を行う。
【０００８】ステップＰ３のモード判定にて読出し・書
込みアクセスと判定した場合は、ステップＰ４に進み行
アドレスＡＸに対するレジスタアドレスが一致している
か否かの判定を行う。ここで両アドレスが一致すると
（キャッシュヒット）列アドレスＡＣに従ってセンスア
ンプ４に保持されているキャッシュデータに対してデー
タ入出力が行なわれる（ステップＰ５，Ｐ６）。これに
よりメモリアクセスが直接キャッシュ保持手段であるセ
ンスアンプに対するアクセスにより可能であるため高速
動作することが可能である。
【０００９】ステップＰ４でレジスタアドレスとアクセ
ス行アドレスＡＸと一致しない場合には（キャッシュミ
ス）行デコーダ２により行アドレスを変更し、これまで
保持していたキャッシュデータを放棄し、新たに選択行
のデータを増幅する同時にレジスタ７の内容を新たな行
アドレスに変更しておく（ステップＰ７，Ｐ８）。
【００１０】次に、ステップＰ５，Ｐ６で列アドレスに
よりアクセスを行ってデータ入出力を行う。このためこ
の場合のメモリアクセスは上記のキャッシュヒットした
場合に比べて遅くなる。
【００１１】ステップＰ３のモード判定にて上記アクセ
スがリフレッシュモードであった場合では、リフレッシ
ュアドレスに従ってリフレッシュを実行（ステップＰ
９）した後、ステップＰ１０で、リフレッシュアドレス
対応のメモリブロックのレジスタアドレスに従って再読
出しを実行する。これによりリフレッシュ動作では保持
されていたキャッシュデータの放棄後リフレッシュを行
うため、リフレッシュ後は直前行アドレスのデータが放
棄されてしまうが、上記レジスタアドレスにより再読出
しが実行されることによりリフレッシュ以前の状態を再
現できる。
【００１２】これによりリフレッシュによるキャッシュ
データの消失を防止し、特性の向上が可能となる。
【００１３】次に、セルフリフレッシュの処理フローを
示す図８を参照してセルフリフレッシュ動作について説
明すると、このセルフリフレッシュは内部のカウンタ６
による自動的なメモリセルのリフレッシュ動作であり、
一定周期で連続してリフレッシュを実行し全メモリセル
のデータの保持を行う。
【００１４】ステップＰ１１の待機状態から、ステップ
Ｐ１２でセルフリフレッシュエントリ信号バーＳＲを受
け付けるとセルフリフレッシュモードへ移行する。ステ
ップＰ１３の判定では、タイマ１０の一定周期の信号φ
０に同期して出力されるリフレッシュ要求信号がなけれ
ばステップＰ１６に進み、セルフリフレッシュ終了コマ
ンドの発生の有無を判定し終了コマンドが発生していれ
ばステップＰ１１の待機状態へ戻る。またステップＰ１
６でリフレッシュ終了コマンドが発生していなければ判
定ステップＰ１３に戻り、これを繰返し実行する。判定
ステップＰ１３にてリフレッシュ要求信号の発生を受付
けるとカウンタ６から出力されるリフレッシュアドレス
に従ってメモリセルのリフレッシュを実行し（ステップ
Ｐ１４）、カウンタ６を次のリフレッシュに備えて１イ
ンクリメントし（ステップＰ１４）、ステップＰ１６の
セルフリフレッシュ終了判定へ戻り、同様にこれを繰返
して実行する。
【００１５】このセルフリフレッシュの場合には、レジ
スタアドレスによるキャッシュデータの再読出しを実施
していないため、上記キャッシュデータは消去されてし
まう。また、読出し書込み動作と同様に、セルフリフレ
ッシュモードのリフレッシュ動作毎に再読出しを実行す
るとセルフリフレッシュの消費電流が２倍となってしま
う。さらに、セルフリフレッシュモード終了時に全ての
キャッシュデータの再読出しを実行するとセルフリフレ
ッシュ解除の所要時間が長くなってしまう。
【００１６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、セルフリフレッシュにおいてレジスタアド
レスによる再読出しを実施していないため、頻繁にセル
フリフレッシュを実行するアプリケーションにおいて
は、このセルフリフレッシュの実行の度にキャッシュデ
ータを消去してしまうため、キャッシュ保持による性能
向上が困難であるという欠点があった。
【００１７】上記欠点を解消するためセルフリフレッシ
ュモードのリフレッシュ動作毎に再読出しを実行すると
消費電流が大幅に増大するという欠点があった。
【００１８】さらに、セルフリフレッシュモード終了時
に全てのキャッシュデータの再読出しを実行すると上記
終了所要時間が長くなってしまうという欠点があった。
【００１９】
【課題を解決するための手段】本発明の半導体記憶装置
は、各々が情報を記憶するメモリセルを行および列状に
配列して成り行アドレスおよび列アドレスを指定するこ
とにより前記情報の入出力を行うメモリセルアレイを予
め定めた第１の数の行毎に分割して成る複数のメモリセ
ルブロックを含み、前記メモリセルブロックの各々が予
め指定した行アドレスである選択行アドレス対応の一行
分のメモリセルの情報をキャッシュデータとして保持す
るキャッシュ保持機能を有するセンスアンプと前記行ア
ドレスおよび列アドレスの供給に応答して前記情報の入
出力を制御するコントロール手段とを備え、外部から指
定した外部行アドレスと前記選択行アドレスとが一致し
たとき前記センスアンプに対して前記キャッシュデータ
の読出または書込を行うとともに周期的なリフレッシュ
動作を行うダイナミック型の半導体記憶装置において、
前記コントロール手段が、予め定めた周期のタイミング
信号の供給に応答して前記リフレッシュ動作を実行する
ためのリフレッシュ信号と第１および第２の制御信号と
を発生するリフレッシュ制御手段と、前記第１の制御信
号の供給に応答して前記リフレッシュの対象行アドレス
を順次発生するリフレッシュアドレス発生手段と、前記
第２の制御信号の供給に応答して各々の前記リフレッシ
ュ動作の直前に実行された前記キャッシュデータの読出
または書込アクセス対応の前記選択行アドレスをキャッ
シュアドレスとして保持するキャッシュアドレス保持手
段と、前記リフレッシュ動作の予め定めた回数毎に前記
キャッシュアドレス保持手段から前記キャッシュアドレ
スの読出を行うキャッシュアドレス読出し手段とを備え
て構成されている。
【００２０】
【実施例】次に、本発明の実施例を図７と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と共通のメモリ部１と、データ入出力
回路８と、タイマ１０とに加えて、コントロール回路９
の代りに従来と同様のカウンタ６と、レジスタ７Ａ〜７
Ｄと、タイマ信号φ０とセルフリフレッシュ信号バーＳ
Ｒとカウンタ／レジスタ切替用の信号Ｓ２との供給を受
けリフレッシュ動作制御用のリフレッシュ制御信号ＲＥ
Ｆとクロック信号φ１，φ２と外部／内部アドレス切替
用の信号Ｓ１と比較器１３の強制活性化用の信号ＲＬと
を発生するリフレッシュ制御回路１２と、クロック信号
φ１の供給に応答してレジスタ１５の格納アドレスＲＲ
とカウンタ６からのリフレッシュアドレスＡＲとを比較
して信号Ｓ２を発生する比較器１３と、行アドレスＡＸ
またはリフレッシュアドレスＡＲの供給に応答してレジ
スタ７Ａ〜７Ｄの格納データａ〜ｄの１つを選択し選択
レジスタアドレスＡＳＲとして入出力するセレクタ１４
と、メモリ再読出の間隔を決定するアドレスＲＲを格納
したレジスタ１５と、信号Ｓ１，Ｓ２の供給に応答して
リフレッシュアドレスＡＲまたは選択レジスタアドレス
ＡＳＲのいずれか一方を選択しメモリ１への内部アドレ
スＡＩとして出力するセレクタ１６とを備えるコントロ
ール回路１２を備える。
【００２１】リフレッシュ制御回路１２は、リフレッシ
ュ信号ＲＥＦを発生するリフレッシュ信号発生回路２１
と、タイマ信号φ０とリフレッシュ信号ＲＥＦとの供給
に応答してカウント用のクロック信号φ１を発生するク
ロック発生回路２２と、セルフリフレッシュ信号バーＳ
Ｒと信号ＲＥＦとの供給に応答して信号ＲＬを発生する
ＲＬ信号発生回路２３と、信号Ｓ２の活性化に応答して
信号Ｓ１を活性化する切替信号発生回路２４と、レジス
タ７Ａ〜７Ｄの読出書込制御用のクロック信号φ２を発
生するクロック発生回路２５とを備える。
【００２２】次に、図１および動作タイムチャートであ
る図２（Ａ）を参照して本実施例の動作について説明す
ると、従来と同様にタイマ１０はリフレッシュのための
リフレッシュトリガである一定周期のタイマ信号φ０を
発生する。リフレッシュ信号発生回路２１は、供給を受
けたタイマ信号φ０に同期してリフレッシュ信号ＲＥＦ
を活性化する。また、後述の信号Ｓ２の活性化に応答し
て信号ＲＥＦを活性化する。クロック発生回路２２は信
号ＲＥＦのリセットタイミングに同期してクロック信号
φ１を発生する。カウンタ６はクロック信号φ１の供給
に応答して出力のリフレッシュアドレスＡＲをインクリ
メントする。レジスタ１５に格納されたアドレスＲＲ
は、１回の再読出当りのリフレッシュ回数を規定する。
比較器１３はクロック信号φ１の供給に応答して活性化
され、アドレスＲＲとＡＲとを比較して一致していた場
合には、信号Ｓ２を活性化する。上述のように、これら
アドレスＲＲ，ＡＲの比較は、１回の再読出しに対する
リフレッシュ回数を決定するためであり、必ずしも全ビ
ットを比較する必要はない。
【００２３】ここで信号Ｓ２が活性化されなければこの
セルフリフレッシュモード中では信号Ｓ１も非活性であ
り、これら信号Ｓ１，Ｓ２の非活性に応答してセレクタ
１４はアドレスＡＲを選択し、内部アドレスＡＩとして
出力する。
【００２４】レジスタ７Ａ〜７Ｄは従来と同様に、各メ
モリブロック３Ａ〜３Ｄに対応する直前行アドレスａ〜
ｄをそれぞれ保持している。次に、信号Ｓ２が活性化さ
れると、リフレッシュアドレスＡＲにしたがってセレク
タ１６はこの時点までリフレッシュに使用したセンスア
ンプ４、例えば４Ａに対応したレジスタ７の１つ、この
場合レジスタ７Ａのアドレスａを直前行アドレスＡＳＲ
として選択し、セレクタ１４にこの直前行アドレスＡＳ
Ｒを出力する。セレクタ１４は、このアドレスＡＳＲを
活性化された信号Ｓ２により選択し内部アドレスＡＩと
して出力する。同時に、信号Ｓ２の活性化に応答してリ
フレッシュ信号発生回路２１がリフレッシュ信号ＲＥＦ
を活性化する。この信号Ｓ２，ＲＥＦの活性化に応答し
て、上述のアドレスＡＳＲ（アドレスａ）にしたがって
メモリ再読出が実行される。次に、信号Ｓ２の非活性化
に応答してセレクタ１４はアドレスＡＲを選択するよう
切替る。引続いて、タイマ信号φ０の供給毎にリフレッ
シュ動作を反復する。
【００２５】ここでメモリ再読出のタイミングを、連続
するリフレッシュ動作がたとえばメモリブロック３Ａか
ら３Ｂに移行する時点とするように設定できる。このよ
うに設定することにより、複数のメモリブロック対応の
複数組のセンスアンプのうち、データ再読出が実行され
ないセンスアンプを１組のみに限定することができる。
【００２６】次に、図２（Ｂ）を併せて参照して、セル
フリフレッシュ終了コマンド受領後の動作について説明
すると、まず、上述のように、１組のセンスアンプにつ
いては、リフレッシュ動作により保持データが放棄され
た状態となっている。ここで、リフレッシュ制御回路１
２のＲＬ信号発生回路２３は、セルフリフレッシュ信号
バーＳＲのリセットに応答するとともにこのセルフリフ
レッシュ信号バーＳＲと信号ＲＥＦの反転信号とのＡＮ
Ｄ演算結果の信号ＳＲＥの後縁に同期した信号ＲＬを発
生する。比較器１３はこの信号ＲＬの供給に応答して強
制的に信号Ｓ２を活性化し、セレクタ１４により上記終
了コマンド受領時点の最後のリフレッシュ実行アドレス
を含むレジスタアドレスに対応して再読出を実行する。
これにより全てのセンスアンプ４Ａ〜４Ｄに対してデー
タの再読出が実行されセルフリフレッシュ実行前の状態
に完全に復旧可能となる。
【００２７】上記動作のフローチャートを図８と共通の
処理には同一のステップ番号で示す図３を併せて参照す
ると、ここでステップＰ１１〜Ｐ１５の後に、従来の動
作フローと比較してステップＳ６の判断処理以降のステ
ップＳ６〜Ｓ９が新規に追加されておりデータ再読出し
のリフレッシュに対応する頻度を決定する。ステップＳ
６において一致した場合では、ステップＳ７にて対応レ
ジスタアドレスの再読出を実行し、不一致の場合はステ
ップＰ３に戻りリフレッシュ動作を継続して実行する。
【００２８】ステップＰ１６でセルフリフレッシュが終
了している場合には、ステップＳ８，Ｓ９において、リ
フレッシュによるデータ放棄の有無について判定し、デ
ータ放棄が発生している場合には、対応レジスタの再読
出を実行してからセルフリフレッシュを解除する。
【００２９】ここでセルフリフレッシュ期間中は、１つ
のメモリブロック例えば３Ａの全部のメモリセルのリフ
レッシュがすべて完了したのち次のメモリブロック３Ｂ
のリフレッシュを実行するようにリフレッシュアドレス
ＡＲの進行順序を設定し、先のメモリブロック３Ａのリ
フレッシュの完了時点で次のメモリブロック３Ｂのリフ
レッシュの実行前にメモリブロック３Ａに対して上記再
読出が行なわれるように設定する。
【００３０】このようにするとリフレッシュによりデー
タが放棄されているメモリブロックは最大１個でありセ
ルフリフレッシュ解除時に次の１サイクルですべてのデ
ータが復旧可能となる。
【００３１】またセルフリフレッシュ消費電流について
も所要のリフレッシュ回数に対してメモリブロック数分
の回数が増加するだけであり、その増加分は無視でき
る。
【００３２】たとえば１６ＭｂのＤＲＡＭにおいてはリ
フレッシュ回数は２０４８程度に比して分割ブロック数
は８程度であり、これによる消費電流の増加分は０．４
％程度でしかない。
【００３３】次に、本発明の第２の実施例を特徴ずける
コントロール回路３１を図１と共通の構成要素には共通
の参照文字／数字を付して同様にブロックで示す図４を
参照すると、この図に示す本実施例のコントロール回路
３１の前述の第１の実施例のコントロール回路１１との
相違点は、レジスタ１５および比較器１３の代りに所定
の行のデコーダアドレス対応の設定アドレスＲＱを格納
したレジスタ３５と、カウンタ６から供給されるリフレ
ッシュアドレスＡＲとアドレスＲＱとの一致に応答して
信号Ｓ０を発生する比較器３３を備え、さらにリフレッ
シュ制御回路１２の代りに信号Ｓ０の供給に応答してク
ロック信号φ１の発生を停止するとともに信号Ｓ２を発
生するクロック制御回路３６を備えるリフレッシュ制御
回路３２を備えることである。
【００３４】動作タイムチャートを示す図５を併せて参
照して動作について説明すると、第１の実施例と同様
に、タイマ信号φ０の供給に応答してリフレッシュ信号
ＲＥＦが発生し、この信号ＲＥＦにより周期的にリフレ
ッシュ動作を実行する。信号ＲＥＦのリセットに同期し
て発生する信号φ１の供給に応答してカウンタ６はアド
レスＡＲをカウントアップし、このアドレスＡＲがアド
レスＲＱと一致すると、すなわちＡＲがｎ＋１となると
比較器３３が信号Ｓ０を発生する。上述のように、アド
レスＲＱは行デコーダアドレス（この場合ｎ＋１）であ
るので、対応のメモリブロックの選択アドレスが全て’
０’であることを意味し、したがって、上記メモリブロ
ックのアクセスの終了時点で信号Ｓ０が発生することに
なる。この信号Ｓ０の供給に応答してクロック制御回路
３６は上記終了時点の次のタイマ信号φ０対応のクロッ
ク信号φ１のパルスＰの発生を停止し、信号Ｓ２をセレ
クタ１４に供給して対応のレジスタアドレスを選択し再
読出を実行する。上記再読出実行後、次のタイマ信号φ
０の供給を受けて次のメモリブロックのリフレッシュを
継続する。
【００３５】本実施例では、キャッシュデータ復旧のた
めのメモリデータ再読出をメモリブロック毎にリフレッ
シュ周期のタイミングで実行することにより、セルフリ
フレッシュ時の電流増加を抑圧できる。また、リフレッ
シュピリオドの増加は無視できる。
【００３６】一例として、典型的な１６ＭｂＤＲＡＭの
リフレッシュピリオドは３２ｍｓであるが、本実施例に
よる増加分はわずか０．１２５ｍｓ程度、すなわち０．
４％以下にすぎない。
【００３７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、コントロール手段が、リフレッシュ制御手段
と、リフレッシュアドレス発生手段と、キャッシュアド
レス保持手段と、上記リフレッシュ動作の設定回数毎に
上記キャッシュアドレスの読出を行うキャッシュアドレ
ス読出手段とを備え、セルフリフレッシュ時において任
意のメモリブロックに対し連続する所定回数のリフレッ
シュ動作毎に上記キャッシュアドレス対応のメモリデー
タの再読出しを実行することにより、このメモリブロッ
ク対応のキャッシュデータはこの時点で最悪１行分のみ
放棄するだけで復旧するととともに、セルフリフレッシ
ュ終了後に上記放棄されたキャッシュデータ対応の再読
出しを実行することにより、完全な上記キャッシュデー
タの復旧を可能とするので、キャッシュヒット率向上に
よる特性向上を確実に達成可能とするとともに消費電流
を抑制することができるという効果がある。
【００３８】さらに、セルフリフレッシュ完了時に上記
放棄キャッシュデータのみの再読出を実行するので、上
記終了所要時間の延長を無視できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施例を示す
ブロック図である。
【図２】本実施例の半導体記憶装置における動作の一例
を示すタイムチャートである。
【図３】本実施例の半導体記憶装置における動作の一例
を示すフローチャートである。
【図４】本発明の半導体記憶装置の第２の実施例を示す
ブロック図である。
【図５】本実施例の半導体記憶装置における動作の一例
を示すタイムチャートである。
【図６】従来の半導体記憶装置の一例を示すブロック図
である。
【図７】従来の半導体記憶装置における動作を示すフロ
ーチャートである。
【図８】従来の半導体記憶装置における他の動作を示す
フローチャートである。
【符号の説明】
１ メモリ部 ２Ａ〜２Ｄ 行デコーダ ３Ａ〜３Ｄ メモリブロック ４Ａ〜４Ｄ センスアンプ ５Ａ，５Ｂ 列デコーダ ６ カウンタ ７Ａ〜７Ｄ，１５，３５ レジスタ ８ データ入出力回路 ９，１１，３１ コントロール回路 １０ タイマ １２ リフレッシュ制御回路 １３，３３ 比較器 １４，１６ セレクタ ２１ リフレッシュ信号発生回路 ２２，２５ クロック発生回路 ２３ ＲＬ信号発生回路 ２４ 切替信号発生回路 ３６ クロック制御回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 各々が情報を記憶するメモリセルを行お
    よび列状に配列して成り行アドレスおよび列アドレスを
    指定することにより前記情報の入出力を行うメモリセル
    アレイを予め定めた第１の数の行毎に分割して成る複数
    のメモリセルブロックを含み、前記メモリセルブロック
    の各々が予め指定した行アドレスである選択行アドレス
    対応の一行分のメモリセルの情報をキャッシュデータと
    して保持するキャッシュ保持機能を有するセンスアンプ
    と前記行アドレスおよび列アドレスの供給に応答して前
    記情報の入出力を制御するコントロール手段とを備え、
    外部から指定した外部行アドレスと前記選択行アドレス
    とが一致したとき前記センスアンプに対して前記キャッ
    シュデータの読出または書込を行うとともに周期的なリ
    フレッシュ動作を行うダイナミック型の半導体記憶装置
    において、 前記コントロール手段が、予め定めた周期のタイミング
    信号の供給に応答して前記リフレッシュ動作を実行する
    ためのリフレッシュ信号と第１および第２の制御信号と
    を発生するリフレッシュ制御手段と、 前記第１の制御信号の供給に応答して前記リフレッシュ
    の対象行アドレスを順次発生するリフレッシュアドレス
    発生手段と、 前記第２の制御信号の供給に応答して各々の前記リフレ
    ッシュ動作の直前に実行された前記キャッシュデータの
    読出または書込アクセス対応の前記選択行アドレスをキ
    ャッシュアドレスとして保持するキャッシュアドレス保
    持手段と、 前記リフレッシュ動作の予め定めた回数毎に前記キャッ
    シュアドレス保持手段から前記キャッシュアドレスの読
    出を行うキャッシュアドレス読出手段とを備えることを
    特徴とする半導体記憶装置。
  2. 【請求項２】 前記キャッシュアドレス保持手段が前記
    第２の制御信号の供給に応答して前記キャッシュアドレ
    スの読出および書込が制御される複数のキャッシュアド
    レスレジスタを備え、 前記リフレッシュアドレス発生手段が前記第１の制御信
    号の供給に応答してカウントアップすることにより前記
    リフレッシュアドレスを発生するカウンタを備え、 前記キャッシュアドレス読出手段が、予め定めた比較ア
    ドレスを格納する比較レジスタと、前記リフレッシュア
    ドレスと前記比較アドレスとを比較し一致した場合第３
    の制御信号を出力する比較回路と、前記リフレッシュア
    ドレスの供給に応答して前記複数のキャッシュアドレス
    レジスタのうちの一つを選択して選択キャッシュアドレ
    スを出力する第１のセレクタと、前記第３の制御信号の
    供給に応答して前記リフレッシュアドレスと前記選択キ
    ャッシュアドレスとのいずれか一方を選択する第２のセ
    レクタとを備えることを特徴とする請求項１記載の半導
    体記憶装置。
  3. 【請求項３】 前記リフレッシュ制御回路がセルフリフ
    レッシュ制御信号の供給に応答して前記リフレッシュア
    ドレス発生手段から供給されるリフレッシュアドレスに
    より順次前記リフレッシュ動作を実行するセルフリフレ
    ッシュ動作モードを有し、このセルフリフレッシュ動作
    モードの解除に対応する前記セルフリフレッシュ制御信
    号のリセットに同期して第４の制御信号を発生する第１
    の制御信号発生回路を備え、 前記比較回路が前記第４の制御信号の供給に応答して前
    記第３の制御信号を発生することを特徴とする請求項１
    および２記載の半導体記憶装置。
  4. 【請求項４】 前記キャッシュアドレス読出手段が、前
    記選択行の行デコーダアドレスを第２の比較アドレスと
    して格納する第２の比較レジスタと、 前記リフレッシュアドレスと前記比較アドレスとを比較
    し一致した場合第５の制御信号を出力する第２の比較回
    路とを備え、 前記リフレッシュ制御回路が前記第５の制御信号の供給
    に応答してこの第５の制御信号供給時点の次のリフレッ
    シュ周期の前記第１の制御信号の発生を停止するととも
    に前記第３の制御信号を発生する第２の制御信号発生回
    路を備えることを特徴とする請求項１および２記載の半
    導体記憶装置。
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