JPH0812990B2 - 高速制御回路 - Google Patents
高速制御回路Info
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- JPH0812990B2 JPH0812990B2 JP61295686A JP29568686A JPH0812990B2 JP H0812990 B2 JPH0812990 B2 JP H0812990B2 JP 61295686 A JP61295686 A JP 61295686A JP 29568686 A JP29568686 A JP 29568686A JP H0812990 B2 JPH0812990 B2 JP H0812990B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- Direct Current Feeding And Distribution (AREA)
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Description
【発明の詳細な説明】 発明の背景 本発明はパワー電界効果トランジスタ用の高速制御回
路に係わる。
路に係わる。
この回路は直流モータ制御装置の他、電極供給および
チョッピングコンバータの構成に応用されるものであ
る。
チョッピングコンバータの構成に応用されるものであ
る。
以上のような用途で使用されるパワートランジスタ
は、エネルギー損失を少なくしかつチョッピング周波数
を大きくできるように高速に切換え可能であることが必
要である。エネルギー損失を減少することによって効率
が増し、冷却システムを簡略化できる上、信頼性が向上
する。チョッピング周波数を増大することによって、使
用する変圧器およびコンデンサのインダクタンスを小さ
くし、価格を低廉化すると共に、制御を受ける各システ
ムの応答速度を増大することが可能になる。
は、エネルギー損失を少なくしかつチョッピング周波数
を大きくできるように高速に切換え可能であることが必
要である。エネルギー損失を減少することによって効率
が増し、冷却システムを簡略化できる上、信頼性が向上
する。チョッピング周波数を増大することによって、使
用する変圧器およびコンデンサのインダクタンスを小さ
くし、価格を低廉化すると共に、制御を受ける各システ
ムの応答速度を増大することが可能になる。
ところがこのような装置の開発は、電界効果トランジ
スタの切換え速度に限界を与える２つの主な障害によっ
て阻止されている。その２つの障害とは、入力されるゲ
ート−ソースCGSおよびドレン−ゲートCDSの容量値が、
前者CGSについては単なる容量効果によって、後者につ
ていはミラー効果（Miller effect）によって大きくな
ることである。これら２つの容量に応じて電界効果トラ
ンジスタのゲート入力に印加される制御信号の立上り時
間が長くなり、当該トランジスタが使用不能となる電圧
ＶGS（off）から使用可能となる電圧ＶGS（on）まで通
過するのに要する時間が決定される。
スタの切換え速度に限界を与える２つの主な障害によっ
て阻止されている。その２つの障害とは、入力されるゲ
ート−ソースCGSおよびドレン−ゲートCDSの容量値が、
前者CGSについては単なる容量効果によって、後者につ
ていはミラー効果（Miller effect）によって大きくな
ることである。これら２つの容量に応じて電界効果トラ
ンジスタのゲート入力に印加される制御信号の立上り時
間が長くなり、当該トランジスタが使用不能となる電圧
ＶGS（off）から使用可能となる電圧ＶGS（on）まで通
過するのに要する時間が決定される。
パワー電界効果トランジスタの開閉時間を短縮する方
法として周知のものの１つに、トランジスタのゲートを
通って流れる電流を増加させる方法がある。これには制
御回路とパワートランジスタのゲートとの間に高速切換
えの電流増幅器を接続する方法がとられるが、制御回路
とゲートとの間にガルバニック絶縁を接続する必要のあ
るような構成の場合、この方法では幾つか整合上の問題
が生じる。例えば静止直流電力供給について言うと、１
つまたはそれ以上のパワートランジスタのソースが高電
圧または可変電位となるようにチョッパを構成する場
合、あるいは安全上の理由からフォトカプラまたは変圧
器によってチョッパ回路を主回路から分離する必要のあ
る場合などには特にこのような問題が生じ易い。
法として周知のものの１つに、トランジスタのゲートを
通って流れる電流を増加させる方法がある。これには制
御回路とパワートランジスタのゲートとの間に高速切換
えの電流増幅器を接続する方法がとられるが、制御回路
とゲートとの間にガルバニック絶縁を接続する必要のあ
るような構成の場合、この方法では幾つか整合上の問題
が生じる。例えば静止直流電力供給について言うと、１
つまたはそれ以上のパワートランジスタのソースが高電
圧または可変電位となるようにチョッパを構成する場
合、あるいは安全上の理由からフォトカプラまたは変圧
器によってチョッパ回路を主回路から分離する必要のあ
る場合などには特にこのような問題が生じ易い。
フォトカプラは信号を情報状態で伝達させることがで
きるが、それ自体がガルバニ電気的に絶縁されているエ
ネルギ源を介してエネルギを供給される高速増幅器をそ
のすぐ後に配置せねばならず、構成が複雑化するという
欠点がある。
きるが、それ自体がガルバニ電気的に絶縁されているエ
ネルギ源を介してエネルギを供給される高速増幅器をそ
のすぐ後に配置せねばならず、構成が複雑化するという
欠点がある。
他方、変圧器の方はこのような欠点は克服できるが、
効率的にするためには漏れインダクタンスを小さくし
て、その応答をパワー電界効果トランジスタの２〜３ナ
ノセカンドという制御時間と一致させる必要があり、構
成がコスト高となる。
効率的にするためには漏れインダクタンスを小さくし
て、その応答をパワー電界効果トランジスタの２〜３ナ
ノセカンドという制御時間と一致させる必要があり、構
成がコスト高となる。
発明の要旨 本発明の目的は、上述の欠点を克服することにある。
上記目的を達成すべく、本発明によれば、制御ゲート
を有する少なくとも一つのパワー電界効果トランジスタ
の高速制御回路であって、 入力信号を受容するための１次巻線と前記入力信号に
基づいており第１の電圧レベル及び該第１のレベルと向
きが逆の第２の電圧レベルとを交互に呈する制御信号を
前記パワー電界効果トランジスタの制御ゲートに送る２
次巻線とを有する変圧器と、 前記２次巻線に接続されており前記制御信号がその第
１の電圧レベルにある第１の時間の間に前記パワー電界
効果トランジスタの制御に必要なエネルギを蓄積するエ
ネルギ蓄積手段と、 前記２次巻線に接続されており前記エネルギ蓄積手段
のみにより給電され、前記制御信号がその第２の電圧レ
ベルにある第２の時間の間にのみ前記パワー電界効果ト
ランジスタの前記制御ゲートに前記エネルギ蓄積手段に
蓄積されたエネルギを転送する転送手段と、 前記２次巻線と前記エルネギ蓄積手段とに接続されて
おり前記制御信号がその第２の電圧レベルにある前記第
２の時間の間に前記２次巻線から前記エネルギ蓄積手段
及び前記転送手段へのエネルギの転送を禁止する絶縁手
段と、 を備えたことを特徴とする高速制御回路が提供される。
を有する少なくとも一つのパワー電界効果トランジスタ
の高速制御回路であって、 入力信号を受容するための１次巻線と前記入力信号に
基づいており第１の電圧レベル及び該第１のレベルと向
きが逆の第２の電圧レベルとを交互に呈する制御信号を
前記パワー電界効果トランジスタの制御ゲートに送る２
次巻線とを有する変圧器と、 前記２次巻線に接続されており前記制御信号がその第
１の電圧レベルにある第１の時間の間に前記パワー電界
効果トランジスタの制御に必要なエネルギを蓄積するエ
ネルギ蓄積手段と、 前記２次巻線に接続されており前記エネルギ蓄積手段
のみにより給電され、前記制御信号がその第２の電圧レ
ベルにある第２の時間の間にのみ前記パワー電界効果ト
ランジスタの前記制御ゲートに前記エネルギ蓄積手段に
蓄積されたエネルギを転送する転送手段と、 前記２次巻線と前記エルネギ蓄積手段とに接続されて
おり前記制御信号がその第２の電圧レベルにある前記第
２の時間の間に前記２次巻線から前記エネルギ蓄積手段
及び前記転送手段へのエネルギの転送を禁止する絶縁手
段と、 を備えたことを特徴とする高速制御回路が提供される。
好適実施態様 添付図面を参照しながら次に行なう詳細な説明から、
上にあげた以外の本発明の特徴と利点についても明らか
となろう。
上にあげた以外の本発明の特徴と利点についても明らか
となろう。
尚、図１から図３を参照して説明するトランジスタ及
び図５、図６に記載のトランジスタは、全てゲート電圧
が所定の値を超えると導通するエンハンスメント型のMO
SFETであり、各トランジスタにおいて、ソースは基板に
接続されている。
び図５、図６に記載のトランジスタは、全てゲート電圧
が所定の値を超えると導通するエンハンスメント型のMO
SFETであり、各トランジスタにおいて、ソースは基板に
接続されている。
第１図と第２図に示した曲線は、電界効果トランジス
タのゲート−ソース電圧VGSの公知の一般的変動を、外
部ゲート制御回路から該トランジスタに印加されるゲー
ト電流の関数として示したものである。これら２つの曲
線は、トランジスタの２つの入力容量であるゲート−ソ
ースCGSとドレン−ゲートCDGとが制御回路によってゲー
トに対して適用される時間ｔに関してゲート−ソース電
圧VGSのドリフトdVGS/dtを限定し、次にゲート電圧Ｖ
GS（off）＝０からゲート電圧ＶGS（on）に移行するの
に要する最小時間、およびＶGS（on）から電圧Ｖ
GS（off）に移行する（開路に切換えする）のに要する
時間を決定することから導かれている。ＶGS（off）か
らＶGS（on）に移行する時間は、概算で入力容量CGSの
充電時間とドレン−ゲート容量CDGの放電時間との和に
等しくなっている。第１図および第２図においてはゲー
ト−ソース容量CGSの充電が時点t0からt1の間に電気量Q
1を受容し、時点t2からt3の間に電気量Q3を受容するこ
とによって行なわれており、ドレン−ゲート容量の放電
は時点t1からt2の間に電気量Q2を返却することによって
行なわれている。
タのゲート−ソース電圧VGSの公知の一般的変動を、外
部ゲート制御回路から該トランジスタに印加されるゲー
ト電流の関数として示したものである。これら２つの曲
線は、トランジスタの２つの入力容量であるゲート−ソ
ースCGSとドレン−ゲートCDGとが制御回路によってゲー
トに対して適用される時間ｔに関してゲート−ソース電
圧VGSのドリフトdVGS/dtを限定し、次にゲート電圧Ｖ
GS（off）＝０からゲート電圧ＶGS（on）に移行するの
に要する最小時間、およびＶGS（on）から電圧Ｖ
GS（off）に移行する（開路に切換えする）のに要する
時間を決定することから導かれている。ＶGS（off）か
らＶGS（on）に移行する時間は、概算で入力容量CGSの
充電時間とドレン−ゲート容量CDGの放電時間との和に
等しくなっている。第１図および第２図においてはゲー
ト−ソース容量CGSの充電が時点t0からt1の間に電気量Q
1を受容し、時点t2からt3の間に電気量Q3を受容するこ
とによって行なわれており、ドレン−ゲート容量の放電
は時点t1からt2の間に電気量Q2を返却することによって
行なわれている。
時点t0とt1の間では、ゲー電流Igの全部がゲート−ソ
ース容量CGSを通過する。時点t1において、ゲート−ソ
ース容量CGSに蓄積されている電気量Q1は次の式 によって表わすことができる。
ース容量CGSを通過する。時点t1において、ゲート−ソ
ース容量CGSに蓄積されている電気量Q1は次の式 によって表わすことができる。
時点t1において、ゲート電圧ＶGS（Ｍ）に達すると、
トランジスタが増幅器としての動作を開始し、ドレンと
ゲートとの間の容量は、ミラー効果によりほぼトランジ
スタの増幅度倍に増大する。ゲートに流れ込む電流はこ
の等価容量を充電するために使用され、時点t2において
該等価容量が充電されるまでゲート電圧は一定となる。
トランジスタが増幅器としての動作を開始し、ドレンと
ゲートとの間の容量は、ミラー効果によりほぼトランジ
スタの増幅度倍に増大する。ゲートに流れ込む電流はこ
の等価容量を充電するために使用され、時点t2において
該等価容量が充電されるまでゲート電圧は一定となる。
時点t2においてはドレイン−ゲート容量CDGを通過し
ている電気量は次の式 によって表わすことができる。
ている電気量は次の式 によって表わすことができる。
時点t2とt3の間では、ゲート電流Igの全部がゲート−
ソース容量CGSを通って流れる。時点t2からt3の間にゲ
ート−ソース容量CGSに蓄積される電気量は次の式 によって表わすことができる。
ソース容量CGSを通って流れる。時点t2からt3の間にゲ
ート−ソース容量CGSに蓄積される電気量は次の式 によって表わすことができる。
一般には関数Ig＝ｆ（ｔ）が分かっていないとその原
始関数∫Ig・dtを計算することは不可能である。しかし
初段階と最終段階のt1とt3が規定されており、近似的に
電流Igはこれらの時間間隔において実質的に一定である
とみなすことができるため、 であると認めることができる。
始関数∫Ig・dtを計算することは不可能である。しかし
初段階と最終段階のt1とt3が規定されており、近似的に
電流Igはこれらの時間間隔において実質的に一定である
とみなすことができるため、 であると認めることができる。
ε１（ｇ），ε２（ｇ），ε３（ｇ）はそれぞれ時間
間隔t0〜t1,t1〜t2,t2〜t3において規定される関数Ig
（ｔ）の原始関数である。I1g,I2g′,I3gはt0とt1の
間、t1とt2の間、t2とt3の間の平均ゲート電流である。
またこれらの時間間隔は関係式によって定められる。
間隔t0〜t1,t1〜t2,t2〜t3において規定される関数Ig
（ｔ）の原始関数である。I1g,I2g′,I3gはt0とt1の
間、t1とt2の間、t2とt3の間の平均ゲート電流である。
またこれらの時間間隔は関係式によって定められる。
従って切換え時間全体では、tc＝t3−t0即ちtc＝t3−
t2＋t2−t1＋t1−t0になり、 と書換えることができる。
t2＋t2−t1＋t1−t0になり、 と書換えることができる。
これらの関係を全体として見ると、平均電流I2gの値
を大きくすることによって電界効果トランジスタの開閉
に要する時間を短縮できることが分かる。
を大きくすることによって電界効果トランジスタの開閉
に要する時間を短縮できることが分かる。
IRF350型トランジスタを例にとって見ると、完全な切
換えを達成するためにゲートに印加するべき電気量はQ1
＋Q2＋Q3＝QC＝120ナノクーロンとなる。このような条
件下で時間（t3−t0）60ナノセカンドで切換えを行な
うためには、電流が に等しくなければならない。
換えを達成するためにゲートに印加するべき電気量はQ1
＋Q2＋Q3＝QC＝120ナノクーロンとなる。このような条
件下で時間（t3−t0）60ナノセカンドで切換えを行な
うためには、電流が に等しくなければならない。
このことは周知の方法においては、第３図に示すよう
に高速切換え用電流増幅器１をＮチャンネル電界効果パ
ワートランジスタ３と制御回路２との間に接続して、電
圧電位VAと設置回路Ｍとの間で受電しなければならない
ことを意味する。しかしこのような方法を、変圧器によ
るガルバニック絶縁を設けるという方法で用いた場合、
コスト高になるという欠点がある。また変圧器の漏れイ
ンダクタンスＬをできるだけ小さくして、電界効果トラ
ンジスタの数十ナノセカンドという制御時間と一致でき
るようにする必要もある。
に高速切換え用電流増幅器１をＮチャンネル電界効果パ
ワートランジスタ３と制御回路２との間に接続して、電
圧電位VAと設置回路Ｍとの間で受電しなければならない
ことを意味する。しかしこのような方法を、変圧器によ
るガルバニック絶縁を設けるという方法で用いた場合、
コスト高になるという欠点がある。また変圧器の漏れイ
ンダクタンスＬをできるだけ小さくして、電界効果トラ
ンジスタの数十ナノセカンドという制御時間と一致でき
るようにする必要もある。
第５図に本発明の実施例を示す。この実施例は、破線
で示した共通負荷10に送信するように直列に設けた２つ
のＰ型及びＮ型のプッシュプルトランジスタ８及び９
と、変圧器７のそれぞれ参照符号72と73で示す二次巻線
との間に本発明の装置5,6を複数個接続してなるもので
ある。変圧器７の一次巻線71には矩形波信号が印加され
る。その矩形波の形状の一例を示したのが第４図であ
り、それぞれ時間内区間ＡおよびＣにおいて正と負の半
波形を有し、時間区間ＡとＣの中間にある時間区間Ｂで
振幅がゼロとなっている。
で示した共通負荷10に送信するように直列に設けた２つ
のＰ型及びＮ型のプッシュプルトランジスタ８及び９
と、変圧器７のそれぞれ参照符号72と73で示す二次巻線
との間に本発明の装置5,6を複数個接続してなるもので
ある。変圧器７の一次巻線71には矩形波信号が印加され
る。その矩形波の形状の一例を示したのが第４図であ
り、それぞれ時間内区間ＡおよびＣにおいて正と負の半
波形を有し、時間区間ＡとＣの中間にある時間区間Ｂで
振幅がゼロとなっている。
図７に変圧器７の２次巻線112に得られる出力信号波
形、即ち２次巻線112の端子ａの端子ｂに対する電圧を
示す。同図に示すように、変圧器の漏れインダクタンス
により波形になまりが生じる。
形、即ち２次巻線112の端子ａの端子ｂに対する電圧を
示す。同図に示すように、変圧器の漏れインダクタンス
により波形になまりが生じる。
回路5,6の一実施態様を示したのが第６図である。
第６図に示した本発明の回路は、それぞれ参照符号11
1と112を付した１次、２次の２つの巻線を有する信号変
圧器11とＰ型及びＮ型のプッシュプルトランジスタ12及
び13との間に配置されている。該プッシュプルトランジ
スタは２つの直列接続されたＰ型及びＮ型のMOSFET14及
び15によって制御される。MOSFET14のゲートは二次巻線
112の端子ａに直接接続され、MOSFET15のゲートは並列
に接続されたコンデンサ16と抵抗器17を介して端子ａに
接続されている。それぞれ陽極と陰極によって２次巻線
112の端子ａに接続されている２つのダイオード20,21を
介してコンデンサ18,19が２次巻線112の両端子に並列に
接続されている。
1と112を付した１次、２次の２つの巻線を有する信号変
圧器11とＰ型及びＮ型のプッシュプルトランジスタ12及
び13との間に配置されている。該プッシュプルトランジ
スタは２つの直列接続されたＰ型及びＮ型のMOSFET14及
び15によって制御される。MOSFET14のゲートは二次巻線
112の端子ａに直接接続され、MOSFET15のゲートは並列
に接続されたコンデンサ16と抵抗器17を介して端子ａに
接続されている。それぞれ陽極と陰極によって２次巻線
112の端子ａに接続されている２つのダイオード20,21を
介してコンデンサ18,19が２次巻線112の両端子に並列に
接続されている。
コンデンサ18及び19が直列に接続されているので、コ
ンデンサ18の正極とコンデンサ19の負極との間の電圧
は、２次巻線112に得られる信号電圧のほぼ２倍とな
る。
ンデンサ18の正極とコンデンサ19の負極との間の電圧
は、２次巻線112に得られる信号電圧のほぼ２倍とな
る。
第４図に示したような信号が変圧器11の一次巻線111
に印加されたと仮定すると、第６図の回路は次のように
動作する。
に印加されたと仮定すると、第６図の回路は次のように
動作する。
先ずコンデンサ18及びトランジスタ14について説明す
る。
る。
時間Ａでは、２次巻線112の端子ａの電圧Vaは端子ｂ
の電圧Vbより大であり、コンデンサ18はダイオード20を
介してほぼ電圧Vabのピーク値まで充電される。時間Ｃ
では電圧Vabは負でありＰチャンネルのトランジスタ14
が導通する。従って、プッシュプルトランジスタ12及び
13のゲートにはコンデンサ18の充電電圧が印加される。
この電圧は正であるのでＮチャンネルのトランジスタ13
のみが導通し該トランジスタ13を介して不図示の負荷に
電流が流れる。
の電圧Vbより大であり、コンデンサ18はダイオード20を
介してほぼ電圧Vabのピーク値まで充電される。時間Ｃ
では電圧Vabは負でありＰチャンネルのトランジスタ14
が導通する。従って、プッシュプルトランジスタ12及び
13のゲートにはコンデンサ18の充電電圧が印加される。
この電圧は正であるのでＮチャンネルのトランジスタ13
のみが導通し該トランジスタ13を介して不図示の負荷に
電流が流れる。
時間Ｃでは、ダイオード20がコンデンサ18の正極側端
子と２次巻線112の端子ａとを電気的に絶縁している。
子と２次巻線112の端子ａとを電気的に絶縁している。
次にコンデンサ19及びトランジスタ15について説明す
る。
る。
時間Ｃでは、VbはVaより大であり（Vabが負）、従っ
てコンデンサ19はダイオード21を介してほぼVabのピー
ク値まで充電される。時間Ａでは、Vabが正であり、Ｎ
チャンネルのトランジスタ15のゲートには、抵抗17,22
及びコンデンサ16によって値の定まる正の電圧が印加さ
れ、該トランジスタ15が導通する。従ってプッシュプル
トランジスタ12及び13のゲートにはコンデンサ22の充電
電圧が印加される。この電圧は負であるのでＰチャンネ
ルのトランジスタ12のみが導通し該トランジスタ12を介
して負荷に電流が流れる。時間Ａでは、ダイオード21が
コンデンサ19の負極側端子を電気的に絶縁している。
てコンデンサ19はダイオード21を介してほぼVabのピー
ク値まで充電される。時間Ａでは、Vabが正であり、Ｎ
チャンネルのトランジスタ15のゲートには、抵抗17,22
及びコンデンサ16によって値の定まる正の電圧が印加さ
れ、該トランジスタ15が導通する。従ってプッシュプル
トランジスタ12及び13のゲートにはコンデンサ22の充電
電圧が印加される。この電圧は負であるのでＰチャンネ
ルのトランジスタ12のみが導通し該トランジスタ12を介
して負荷に電流が流れる。時間Ａでは、ダイオード21が
コンデンサ19の負極側端子を電気的に絶縁している。
尚、時間Ｂでは電圧Vabはほぼゼロであり、コンデン
サ18及び19は充電されず、トランジスタ14,15はいずれ
も非導通であり、従ってプッシュプルトランジスタ12及
び13はいずれも非導通であり、負荷には電流は流れな
い。
サ18及び19は充電されず、トランジスタ14,15はいずれ
も非導通であり、従ってプッシュプルトランジスタ12及
び13はいずれも非導通であり、負荷には電流は流れな
い。
本発明の回路を効率的にするためには、トランジスタ
14,15の入力容量をパワートランジスタ12の入力容量の
実質的に100分の１になるように選択するとよい。こう
することで立上り時間および減衰時間の問題を解消する
ことが可能である。同様に抵抗17,22およびコンデンサ1
6の数値を適当に定め、トランジスタ15を効率よくバイ
アスし、且つノズルを減少させることも可能である。
14,15の入力容量をパワートランジスタ12の入力容量の
実質的に100分の１になるように選択するとよい。こう
することで立上り時間および減衰時間の問題を解消する
ことが可能である。同様に抵抗17,22およびコンデンサ1
6の数値を適当に定め、トランジスタ15を効率よくバイ
アスし、且つノズルを減少させることも可能である。
本発明の高速制御回路においては、電界効果トランジ
スタのゲートに予めエネルギ蓄積手段に蓄積されたエネ
ルギが供給される際には、該トランジスタのゲートには
変圧器の２次巻線から全くエネルギが供給されない。
スタのゲートに予めエネルギ蓄積手段に蓄積されたエネ
ルギが供給される際には、該トランジスタのゲートには
変圧器の２次巻線から全くエネルギが供給されない。
エネルギ蓄積手段は充分な容量を有しており、この容
量を完全に充電するまで、最初はある程度の時間を要す
るが、充電後は、エネルギは消費した分だけ補充され、
常に高いレベルにあるので、エネルギが蓄積されるまで
トランジスタの駆動を持つ必要はなくなる。
量を完全に充電するまで、最初はある程度の時間を要す
るが、充電後は、エネルギは消費した分だけ補充され、
常に高いレベルにあるので、エネルギが蓄積されるまで
トランジスタの駆動を持つ必要はなくなる。
従って、変圧器の２次巻線から電界効果トランジスタ
のゲートに直接エネルギを供給する従来の場合において
発生する、変圧器の漏れインダクタンスに起因するパル
スのなまりによる信号の立上がり速度の劣化がない。こ
れにより、トランジスタを高速でスイッチングすること
が可能になる。また、漏れインダクタンスの小さい変圧
器、即ち寸法の大きな変圧器を用いる必要がないので、
小型の変圧器を用いることが可能である。
のゲートに直接エネルギを供給する従来の場合において
発生する、変圧器の漏れインダクタンスに起因するパル
スのなまりによる信号の立上がり速度の劣化がない。こ
れにより、トランジスタを高速でスイッチングすること
が可能になる。また、漏れインダクタンスの小さい変圧
器、即ち寸法の大きな変圧器を用いる必要がないので、
小型の変圧器を用いることが可能である。
第１図と第２図はゲート電極に対して何らかの制御信号
を印加した場合のパワー電界効果トランジスタの挙動を
表わす曲線を示す図、第３図はパワー電界効果トランジ
スタを制御する周知の構成図、第４図は制御信号を表わ
す図、第５図はパワー電界効果トランジスタを２つ備え
た「プッシュプル」形変圧器を有する制御装置の構成
図、第６図は本発明のパワー電界効果トランジスタを備
えた高速制御回路の一構成例を示す図、第７図は変圧器
の２次巻線の端子間電圧を表す図である。 １……電流増幅器、2,5,6……制御回路、10……負荷、1
1……信号変圧器、12,13……信号受信器、14,15……MOS
FET、16,18,19……コンデンサ、17,22……抵抗器。
を印加した場合のパワー電界効果トランジスタの挙動を
表わす曲線を示す図、第３図はパワー電界効果トランジ
スタを制御する周知の構成図、第４図は制御信号を表わ
す図、第５図はパワー電界効果トランジスタを２つ備え
た「プッシュプル」形変圧器を有する制御装置の構成
図、第６図は本発明のパワー電界効果トランジスタを備
えた高速制御回路の一構成例を示す図、第７図は変圧器
の２次巻線の端子間電圧を表す図である。 １……電流増幅器、2,5,6……制御回路、10……負荷、1
1……信号変圧器、12,13……信号受信器、14,15……MOS
FET、16,18,19……コンデンサ、17,22……抵抗器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−121323（ＪＰ，Ａ)
Claims (5)
- 【請求項１】制御ゲートを有する少なくとも一つのパワ
ー電界効果トランジスタの高速制御回路であって、 入力信号を受容するための１次巻線と前記入力信号に基
づいており第１の電圧レベル及び該第１のレベルと向き
が逆の第２の電圧レベルとを交互に呈する制御信号を前
記パワー電界効果トランジスタの制御ゲートに送る２次
巻線とを有する変圧器と、 前記２次巻線に接続されており前記制御信号がその第１
の電圧レベルにある第１の時間の間に前記パワー電界効
果トランジスタの制御に必要なエネルギを蓄積するエネ
ルギ蓄積手段と、 前記２次巻線に接続されており前記エネルギ蓄積手段の
みにより給電され、前記制御信号がその第２の電圧レベ
ルにある第２の時間の間にのみ前記パワー電界効果トラ
ンジスタの前記制御ゲートに前記エネルギ蓄積手段に蓄
積されたエネルギを転送する転送手段と、 前記２次巻線と前記エルネギ蓄積手段とに接続されてお
り前記制御信号がその第２の電圧レベルにある前記第２
の時間の間に前記２次巻線から前記エネルギ蓄積手段及
び前記転送手段へのエネルギの転送を禁止する絶縁手段
と、 を備えたことを特徴とする高速制御回路。 - 【請求項２】前記エネルギ蓄積手段が、前記絶縁手段を
介して前記変圧器の２次巻線に並列に接続された少なく
とも一つのコンデンサを有する特許請求の範囲第１項に
記載の制御回路。 - 【請求項３】前記転送手段が少なくとも一つの電界効果
トランジスタから形成されており、該トランジスタは前
記コンデンサの端子にそれぞれ接続されたドレイン電極
及びソース電極を有しており、該ソース電極がさらに前
記パワー電界効果トランジスタの前記制御ゲートに接続
されており、前記電界効果トランジスタが前記制御信号
を受容すべく前記２次巻線に接続されたゲート電極を有
する特許請求の範囲第２項に記載の制御回路。 - 【請求項４】前記転送手段が、直列に接続された二つの
相補電界効果トランジスタから形成されており、該二つ
の相補電界効果トランジスタが、共通に接続され且つ前
記パワー電界効果トランジスタの前記少なくとも一つの
ゲートに接続されているソース電極を有しており、前記
蓄積手段が、それぞれが前記相補電界効果トランジスタ
の各々に接続されている複数のエネルギ蓄積手段を含む
特許請求の範囲第１項に記載の制御回路。 - 【請求項５】前記分離手段が、前記２次巻線と前記エネ
ルギ蓄積手段との間に直列に接続された少なくとも一つ
のダイオードを含む特許請求の範囲第１項に記載の制御
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8518526 | 1985-12-13 | ||
| FR8518526A FR2591831A1 (fr) | 1985-12-13 | 1985-12-13 | Circuit de commande rapide de transistors a effet de champ de puissance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117414A JPH01117414A (ja) | 1989-05-10 |
| JPH0812990B2 true JPH0812990B2 (ja) | 1996-02-07 |
Family
ID=9325785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61295686A Expired - Lifetime JPH0812990B2 (ja) | 1985-12-13 | 1986-12-11 | 高速制御回路 |
Country Status (13)
| Country | Link |
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| EP (1) | EP0230810B1 (ja) |
| JP (1) | JPH0812990B2 (ja) |
| AR (1) | AR241300A1 (ja) |
| AT (1) | ATE64251T1 (ja) |
| CA (1) | CA1261391A (ja) |
| DE (1) | DE3679654D1 (ja) |
| DK (1) | DK592486A (ja) |
| ES (1) | ES2022140B3 (ja) |
| FR (1) | FR2591831A1 (ja) |
| GR (1) | GR3002612T3 (ja) |
| HK (1) | HK6894A (ja) |
| MX (1) | MX168067B (ja) |
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|---|---|---|---|---|
| US4937470A (en) * | 1988-05-23 | 1990-06-26 | Zeiler Kenneth T | Driver circuit for power transistors |
| US4873460A (en) * | 1988-11-16 | 1989-10-10 | California Institute Of Technology | Monolithic transistor gate energy recovery system |
| WO1990013178A1 (en) * | 1989-04-19 | 1990-11-01 | Sundstrand Corporation | Gate drive circuit for power transistor |
| US4970420A (en) * | 1989-07-13 | 1990-11-13 | Westinghouse Electric Corp. | Power field effect transistor drive circuit |
| US5264736A (en) * | 1992-04-28 | 1993-11-23 | Raytheon Company | High frequency resonant gate drive for a power MOSFET |
| US5910746A (en) * | 1993-03-26 | 1999-06-08 | Sundstrand Corporation | Gate drive for a power switching device |
| US5635867A (en) * | 1994-07-20 | 1997-06-03 | Lucent Technologies Inc. | High performance drive structure for MOSFET power switches |
| DE19732094A1 (de) * | 1997-07-25 | 1999-01-28 | Bosch Gmbh Robert | Steuerschaltung für einen Gleichstrommotor |
| DE19732098A1 (de) * | 1997-07-25 | 1999-01-28 | Bosch Gmbh Robert | Steuerschaltung für einen Gleichstrommotor |
| DE102005001322B4 (de) * | 2005-01-11 | 2010-07-08 | Dspace Digital Signal Processing And Control Engineering Gmbh | Verfahren und Schaltung zur galvanisch getrennten Übertragung eines Signals |
| GB2559423B8 (en) * | 2017-02-07 | 2023-06-28 | Heyday Integrated Circuits Sas | An isolated high side drive circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0053709B1 (de) * | 1980-12-04 | 1985-03-06 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Ansteuern mindestens eines Leistungs-FET |
| DE3045771A1 (de) * | 1980-12-04 | 1982-07-08 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum ansteuern eines leistungs-fet |
| AT377138B (de) * | 1981-11-26 | 1985-02-11 | Zumtobel Ag | Schaltungsanordnung fuer eine potentialgetrennte ansteuerung wenigstens eines feldeffekttransistors |
| US4438356A (en) * | 1982-03-24 | 1984-03-20 | International Rectifier Corporation | Solid state relay circuit employing MOSFET power switching devices |
| FR2558315B1 (fr) * | 1984-01-16 | 1986-06-06 | Dassault Electronique | Dispositif electronique amplificateur d'impulsions isole, en particulier pour sortie en haute tension |
| US4672327A (en) * | 1986-03-10 | 1987-06-09 | Rca Corporation | Self-biasing for enhancement-mode field effect transistors |
-
1985
- 1985-12-13 FR FR8518526A patent/FR2591831A1/fr not_active Withdrawn
-
1986
- 1986-09-11 AR AR86306139A patent/AR241300A1/es active
- 1986-11-21 MX MX004397A patent/MX168067B/es unknown
- 1986-12-02 CA CA000524367A patent/CA1261391A/fr not_active Expired
- 1986-12-03 US US06/937,356 patent/US4767952A/en not_active Expired - Lifetime
- 1986-12-09 AT AT86402731T patent/ATE64251T1/de not_active IP Right Cessation
- 1986-12-09 DE DE8686402731T patent/DE3679654D1/de not_active Expired - Fee Related
- 1986-12-09 EP EP86402731A patent/EP0230810B1/fr not_active Expired - Lifetime
- 1986-12-09 ES ES86402731T patent/ES2022140B3/es not_active Expired - Lifetime
- 1986-12-10 DK DK592486A patent/DK592486A/da not_active Application Discontinuation
- 1986-12-11 JP JP61295686A patent/JPH0812990B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-27 GR GR91401243T patent/GR3002612T3/el unknown
-
1994
- 1994-01-21 HK HK68/94A patent/HK6894A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| MX168067B (es) | 1993-05-03 |
| EP0230810B1 (fr) | 1991-06-05 |
| DE3679654D1 (de) | 1991-07-11 |
| FR2591831A1 (fr) | 1987-06-19 |
| EP0230810A1 (fr) | 1987-08-05 |
| ATE64251T1 (de) | 1991-06-15 |
| CA1261391A (fr) | 1989-09-26 |
| AR241300A1 (es) | 1992-04-30 |
| GR3002612T3 (en) | 1993-01-25 |
| US4767952A (en) | 1988-08-30 |
| ES2022140B3 (es) | 1991-12-01 |
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| HK6894A (en) | 1994-02-04 |
| DK592486D0 (da) | 1986-12-10 |
| JPH01117414A (ja) | 1989-05-10 |
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