JPH08137792A - 複数のクロック信号を用いて回路を同期させる装置と方法 - Google Patents

複数のクロック信号を用いて回路を同期させる装置と方法

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JPH08137792A
JPH08137792A JP7203570A JP20357095A JPH08137792A JP H08137792 A JPH08137792 A JP H08137792A JP 7203570 A JP7203570 A JP 7203570A JP 20357095 A JP20357095 A JP 20357095A JP H08137792 A JPH08137792 A JP H08137792A
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Abstract

(57)【要約】 【課題】 複数のクロック信号を使用した高速データ処
理システムを提供する。 【解決手段】 それぞれ第１のクロック信号と第２のク
ロック信号によって制御される第１の回路８と第２の回
路１０が、第３の回路４を制御する。第１の回路が第２
の回路に要求信号を発行して第３の回路の動作の開始を
トリガすると、第２の回路は第１の回路に承諾信号を返
して第３の回路の動作が完了したことを示す。第２の回
路内の先行制御コントローラ１４は、第１の回路と第２
の回路を駆動するクロック信号の相対周波数に整合する
ように選択された複数の使用可能な時間の１つで承諾信
号を第１の回路のクロック信号に同期させることを開始
する。これによって同期するまでのディレイが最小にな
り、データ処理が高速になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理の分野に関
し、より詳細には、第１のクロック信号により駆動され
る第１の回路と、第２のクロック信号により駆動される
第２の回路を備え、第１の回路と第２の回路が協働して
第３の回路の動作を制御するようになっているデータ処
理システムに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】１つ
またはそれ以上のクロック信号（たとえば、メモリクロ
ック信号と入出力クロック信号）を利用して、システム
内の異なる回路を制御するデータ処理システムを提供す
ることは公知である。かかるシステムにおいて生起する
状況とは、第１のクロック信号により駆動される第１の
回路と、第２のクロック信号により駆動される第２の回
路が協働して第３の回路を制御することであろう。これ
の代表的な状況は、たとえばディスクコントローラのよ
うに、バスクロックスピードで動作するバスコントロー
ラの動作や、入出力クロックスピードで動作する入出力
コントローラの動作の組合わせによる入出力デバイスの
制御であろう。この状況において、バスコントローラは
アドレスバスにアドレスを立ち上げ、入出力コントロー
ラに対する要求信号を発行して、入出力コントローラを
トリガし適切な入出力デバイスを選択して必要な動作を
実行させる。入出力コントローラは、自身の入出力クロ
ック信号に要求信号を同期させると、入出力クロック信
号に同期して、入出力デバイスに要求される制御信号を
発行する。要求された動作が完了すると、承諾信号（gr
ant signal）がバスコントローラに送り返されるが、承
諾信号が最初にバスクロック信号に再同期する。
【０００３】データ処理システムにおいて常に目指して
いることは、それの動作速度を可能な限り速くすること
である。したがって、動作速度を速くする方法（手段）
は非常に有利になる。
【０００４】
【課題を解決する手段】１つの側面から見ると、本発明
はデータを処理する装置を提供しており、前記装置は、
（ｉ）第１のクロック信号により駆動されて動作し、第
１の制御信号と要求信号を発生させる第１の回路と、
（ｉｉ）第２のクロック信号により駆動されて動作し、
第２の制御信号と承諾信号を発生させる第２の回路であ
って、前記第２のクロック信号は前記第１のクロック信
号に独立している第２の回路と、（ｉｉｉ）前記第１の
クロック信号と前記第２のクロック信号に制御されて動
作する第３の回路であって、前記要求信号は前記第２の
回路に加えられて前記第２の回路をトリガし、前記第２
の制御信号を使用して前記第３の回路の動作を開始し、
前記承諾信号が前記第１の回路に加えられて、前記第３
の回路の動作が完了して、前記第１の回路は前記第１の
制御信号を保持する必要がないことを示すようになって
いる前記第３の回路と、（ｉｖ）前記第１の回路から前
記要求信号を受信し、前記要求信号を前記第２の回路に
転送する前に、前記要求信号を前記第２のクロック信号
に同期させる第１の同期手段と、（ｖ）前記第２の回路
から前記承諾信号を受信し、前記承諾信号を前記第１の
回路に転送する前に、前記承諾信号を前記第１のクロッ
ク信号に同期させる第２の同期手段と、（ｖｉ）前記第
２の回路に接続され、前記第３の回路の動作完了に先立
って、前記第１のクロック信号に同期するため、前記第
２の回路が前記第２の同期手段に前記承諾信号を転送す
る複数の使用可能な時間（times ）の１つを選択するよ
うに作用する先行制御コントローラと、を含んでいる。
【０００５】本発明は、以下のような問題、すなわち、
第２の回路と第２の同期手段が承諾信号を発生させ、承
諾信号を第１のクロック信号に同期させる間に第３の回
路が動作を完了すると、好ましくないディレイすなわち
遅延が発生するかもしれないという問題を認識してい
る。この問題に対処するため、第３の回路が実際にその
動作を完了する前に、第２の回路が制御された方法で承
諾信号を発生させるので、同期プロセスが早い時点で始
まり、さらに第３の回路が実際にその動作を完了した
後、ディレイを短くして同期した承諾信号が使用可能と
なる先行制御コントローラが用意されている。先行制御
コントローラは効果的に巧妙に動作して、承諾信号が関
係する事象（すなわち、第３の回路の動作完了）が実際
に発生してしまう前に承諾信号が発生し始めるようにす
る。
【０００６】上述した先行制御コントローラの働きは、
第１のクロック信号に同期するときのディレイを減少さ
せる役目をする一方で、これ自体がシステムの動作にお
ける問題となりうるのである。本発明はこれらの問題を
深く認識すると同時にこれを解決している。第１のクロ
ック信号と第２のクロック信号は相互に独立であると想
定しているのであるから、第１のクロック信号の周波数
は第２のクロック信号の周波数よりも高くてもよい。こ
の状況においては、第１のクロック信号に対する再同期
は（第１のクロック信号の中で適切な位相を見つけるこ
とにより）十分迅速に発生するから、第３の回路が実際
にその動作を完了する前に第１の回路に承諾信号を発行
することが可能である。この状況では、第３の回路がそ
の動作を完了したことを示す承諾信号を受信しているの
であるから、第１の回路は第３の回路が要求している承
諾信号を全期間維持することに失敗するかもしれない。
この問題に対処するため、先行制御コントローラは、前
記第３の回路の動作完了に先立って、複数の使用可能な
時間から選択できる１つを使用して動作する。このよう
に先行時刻を選択して、第２のクロック信号の周波数に
関して第１のクロック信号の周波数を適合させることが
できる。
【０００７】この特徴には、承諾信号を過度に早く発行
するという問題を回避する一方、再同期による必要以上
のディレイを回避するため、第１のクロック信号の周波
数が変化しても、先行制御コントローラの中で必要な時
間の選択を変えるだけで、システムを大幅に改造したり
再設計しなくてよいという別の利点がある。
【０００８】したがって、第１のクロック信号と第２の
クロック信号がほぼ同じ周波数であると、必要以上のデ
ィレイを伴わずに再同期が行われ、さらにシステムは、
過度に早く再同期させなくても、大きく異なるクロック
周波数を使って対応することができる。
【０００９】各回路要素を離散的回路成分として組入れ
る場合に、本発明が利用できることが理解できるであろ
う。しかし、本発明が特に適しているのは、前記第１の
回路と前記第２の回路が１つの集積回路の一部として形
成されるシステムで使用される場合である。
【００１０】第１の回路と第２の回路が１つの集積回路
の一部になっている場合、回路を再設計しなくても、多
数の異なる第１のクロック周波数の範囲を持つ第１のク
ロック信号によって第１の回路を駆動できることが特に
大きな利点である。たとえば、高速ＲＡＭシステム対低
速ＲＡＭシステムのように、他のどの回路成分が第１の
回路に接続されるかによって、多数の異なる第１のクロ
ック周波数で動作する１つの集積回路をつくることがで
きる。
【００１１】１つまたはそれ以上のディップスイッチな
ど、対応する集積回路のピンに接続されたハードウエア
形のスイッチにより先行制御コントローラの先行時刻を
選択できるが、本発明の好適実施例においては、複数の
使用可能な時間の特定の１つを選択するために、中央処
理装置のコア回路を使用して先行制御コントローラの先
行制御レジスタ内の１つまたはそれ以上の先行制御ビッ
トをセットしている。
【００１２】このように、先行制御ビットはソフトウエ
アの制御のもとでセットされるので、システムの構成に
かなりの融通性を持たせることができる。
【００１３】第３の回路は異なる多数の形を取ることが
できるが、どの形の回路も、（たとえば、相対位相ある
いは相対周波数などを変えた）それぞれ独立のクロック
信号で動作する第１の回路と第２の回路による制御が必
要であることが理解できるであろう。しかし、特に好ま
しい実施例においては、前記第３の回路は前記第２のク
ロック信号によって駆動される入出力デバイスである。
【００１４】独立なクロック信号を備えた入出力デバイ
スを制御するニーズが頻繁に発生するという状況では、
第１の回路と第２の回路のクロック信号は、入出力デバ
イスのクロック信号に過度に制約を受けてはならず、さ
らに同期に対する必要以上ののディレイを回避しなけれ
ばならないことが望ましい。
【００１５】かかる状況では、前記第２の制御信号はチ
ップ選択信号であり、前記第２のクロック信号は入出力
クロックであるという場合が多い。
【００１６】本発明が特に役に立つのは、前記第１の回
路がバスコントローラ回路であり、前記第１の制御信号
がアドレス信号であり、さらに前記第１のクロック信号
がバスクロック信号であるときである。
【００１７】重要なことは、アドレス信号は必要とする
全時間の間アドレスバス上に立ち上がっていなければな
らないので、十分立ち上がっていないアドレス信号を再
同期中に除去しないようにすることが特に役に立つとい
うことである。
【００１８】前に述べたとおり、第１のクロック信号と
第２のクロック信号は異なる周波数になっている。しか
し、本発明は以下のような実施例、すなわち、第１のク
ロック信号の周波数は第２のクロック信号の周波数より
も高いから、第２のクロック信号を使用するデバイスに
よって制約を受ける第２のクロック信号を維持しながら
装置のグレードアップ路（upgrade path）を可能にして
いる実施例に特に適している。
【００１９】前述の通り、第１のクロック信号により駆
動され、グレードアップが可能な第４の回路要素の能力
を利用するため、第１のクロック信号を変更してもよ
い。これの例はランダムアクセスメモリ回路であろう。
【００２０】別の態様から見ると、本発明はデータを処
理する方法を提供しており、前記方法は、（ｉ）第１の
クロック信号により第１の回路を駆動し、第１の制御信
号と要求信号を発生させるステップと、（ｉｉ）第２の
クロック信号により第２の回路を駆動し、第２の制御信
号と承諾信号を発生させるステップであって、前記第２
のクロック信号が前記第１のクロック信号に独立してい
る前記ステップと、（ｉｉｉ）前記第１の制御信号と前
記第２の制御信号とによって第３の回路を制御するステ
ップであって、前記要求信号は前記第２の回路に加えら
れて前記第２の回路をトリガし、前記第２の制御信号を
使用して前記第３の回路の動作を開始し、前記承諾信号
が前記第１の回路に加えられて、前記第３の回路の動作
が完了したので、前記第１の回路は前記第１の制御信号
を維持する必要がないことを示すようになっている前記
ステップと、（ｉｖ）前記第１の回路から前記要求信号
を受信して、前記要求信号を前記第２の回路に転送する
前に、前記要求信号を前記第２のクロック信号に同期さ
せるステップと、（ｖ）前記第２の回路から前記承諾信
号を受信して、前記承諾信号を前記第１の回路に転送す
る前に、前記承諾信号を前記第１のクロック信号に同期
させるステップと、（ｖｉ）前記第３の回路の動作完了
に先立って、前記第１のクロック信号に同期するため、
前記第２の回路に接続した先行制御コントローラにより
前記第２の回路が前記第２の同期手段に前記承諾信号を
転送する、複数の使用可能な時間の１つを選択するステ
ップと、を含んでいる。
【００２１】本発明に関する上記の目的とその他の目
的、特徴および利点は、添付の図面と共に読むべき以下
に述べる実施例の詳細な説明から明らかになるであろ
う。
【００２２】
【実施例】図１は、ディスクドライブコントローラのよ
うな入出力デバイス４に接続された集積回路２を示して
いる。入出力デバイス４は、制御入力としてアドレス信
号およびＩ／Ｏチップ選択信号（I/O chip select sign
al）を受信する。入出力デバイス４が実行可能状態信号
（ready signal）を発生させるが、この信号は集積回路
２に供給され、入出力デバイス４が機能停止になってい
てＩ／Ｏサイクルを延長するかどうかを示す役目をす
る。
【００２３】集積回路２は、中央処理装置（CPU ）のコ
ア回路、読出し専用メモリ（ROM ）回路６、バスコント
ローラ８およびＩ／Ｏコントローラ１０を含む複数の回
路要素を組み込んでいる。メモリクロック信号は、バス
コントローラ８（メモリクロックは周波数が半分にされ
てバスクロックを形成するが、このバスクロックはバス
コントローラによって使用される）、読出し専用メモリ
回路６およびＩ／Ｏコントローラ１０に供給される。Ｉ
／Ｏクロック信号はＩ／Ｏコントローラ１０に供給さ
れ、ここで２つに分割されて内部機能を駆動すると共に
入出力デバイス４にも供給されて入出力デバイス４を動
作させる。
【００２４】Ｉ／Ｏコントローラ１０には、（１）バス
コントローラ８からＩ／Ｏコントローラ１０に送られる
要求信号を、Ｉ／Ｏクロック信号に同期させ、（２）Ｉ
／Ｏコントローラ１０からバスコントローラ８に送られ
る承諾信号を、Ｉ／Ｏクロック信号に同期させる、役目
をするそれぞれの部分を備えたシンクロナイザ１２が含
まれている。
【００２５】Ｉ／Ｏコントローラ１０の中にあり、シン
クロナイザ１２に接続されている先行制御コントローラ
１４は、入出力デバイス４の動作完了に先立って、所定
の数の時間の１つを選択してシンクロナイザ１２が承諾
信号をバスクロック信号に同期させるプロセスを開始す
るように働く。
【００２６】先行制御コントローラ１４には、先行制御
レジスタ１６とカウンタ１８が含まれている。先行制御
レジスタ１６には、中央処理装置のコアから送られた１
つまたはそれ以上の先行制御ビットが含まれており、こ
れらのビットは、どの時限を選択すべきかを指定する。
カウンタ１８は、Ｉ／Ｏサイクルの開始以来発生したＩ
／Ｏクロック信号のクロックサイクルの数をカウントし
て、所定のカウントに到達すると、承諾信号を第１のク
ロック信号に同期させることになるＩ／Ｏ終了信号（En
d I/O signal）の開始を起動する。この所定のカウント
は先行制御レジスタ１６の中のビットに依存して選択さ
れるので、このようにして入出力デバイス４の動作完了
に先立って所定の時間が選択される。入出力デバイス４
からの動作可能状態信号が入出力デバイス４が動作停止
であることを示したとき、カウンタ１８の増分を禁止す
ることにより、Ｉ／Ｏサイクルが適切に延長される。
【００２７】図１に示すシステムは、以下のように動作
すると考えてよい。出力（あるいは入力）動作は入出力
デバイス４に対して実行されるので、バスコントローラ
８によって、入出力デバイス４に対するアドレス信号が
立ち上げられる。このアドレス信号は、出力するデータ
が関係するアドレス場所を指定する。つぎにバスコント
ローラ８は、Ｉ／Ｏ動作が要求されていることを示す要
求信号をＩ／Ｏコントローラ１０に対して発行する。シ
ンクロナイザ１２は、この要求信号をＩ／Ｏクロック信
号に同期させてから、適切なＩ／Ｏデバイス（たとえ
ば、入出力デバイス４）に対してＩ／Ｏチップ選択信号
を発行する。アドレスバスは複数のＩ／Ｏデバイスに並
列に接続されているが、図１の例には、そのうちの１つ
だけが示されていることは理解できるであろう。
【００２８】入出力デバイス４がアドレス信号とＩ／Ｏ
チップ選択信号（第１の制御信号と第２の制御信号）を
受信すると、入出力デバイス４は要求されたＩ／Ｏ動作
の実行に移る。Ｉ／Ｏコントローラ１０は、Ｉ／Ｏ動作
の開始以来のＩ／Ｏクロックサイクルの数をカウントし
（動作可能状態信号を供給することは入出力デバイス４
が動作停止になっていることを示していない）、所定の
数のクロックサイクルが発生すると、Ｉ／Ｏコントロー
ラ１０は、バスコントローラ８に返す承諾信号の発行を
開始する。Ｉ／Ｏコントローラが待ち合わせるクロック
サイクルの数は先行制御コントローラ１４によって決定
される。
【００２９】メモリクロック信号とＩ／Ｏクロック信号
の相対周波数が非常に接近していると、先行制御コント
ローラ１４は、入出力デバイス４の動作の本当の終了に
先立つ長い期間（数クロックサイクル）で、メモリクロ
ック信号に返す承諾信号と再同期の発行を開始する余裕
があり、さらに、メモリクロック信号周波数がＩ／Ｏク
ロック周波数よりも大幅に高かった時の場合より十分な
時間の間アドレス信号を維持することができる。
【００３０】図２は、信号タイミング図であって、メモ
リクロック信号とＩ／Ｏクロック信号が同じ周波数の時
の、図１のシステムの動作を示している。メモリクロッ
ク信号はバスクロック信号を発生させるために使用され
る。バスクロック信号の周波数はメモリクロック信号の
周波数の半分である。バスクロック信号はバスコントロ
ーラ８によって内部で使用される。Ｉ／Ｏ要求信号は、
バスクロック信号に同期した処理動作の中でバスコント
ローラ８によって発生する。このＩ／Ｏ要求信号はＩ／
Ｏコントローラ１０のシンクロナイザ１２に転送される
が、Ｉ／Ｏコントローラ１０は、この信号をＩ／Ｏクロ
ック信号に同期させてＩ／Ｏ実行信号（Do I/O signal
）を発生する役目をする。Ｉ／Ｏ実行信号はＩ／Ｏコ
ントローラ１０の内部で使用され、入出力デバイス４に
転送されるＩ／Ｏチップ選択信号になる。
【００３１】先行制御コントローラ１４は、Ｉ／Ｏ実行
信号が開始されてからのＩ／Ｏクロック信号パルスの数
をカウントする役目をしており、先行制御レジスタ１６
の中に格納されたビットによって選択されるとおり、Ｉ
／Ｏクロック信号パルスの数が所定の数を過ぎると、Ｉ
／Ｏクロック信号に同期してＩ／Ｏ終了信号が発行され
る。Ｉ／Ｏ終了信号は、シンクロナイザ１２によってバ
スクロック信号に同期するＩ／Ｏ承諾信号の発行をトリ
ガする。実際にＩ／Ｏ終了信号は、Ｉ／Ｏ実行信号とＩ
／Ｏチップ選択信号が終了する前に発行されるので、Ｉ
／Ｏサイクルが終了する前に再同期が開始される。バス
クロック信号に再同期したＩ／Ｏ承諾信号がバスコント
ローラ８に転送されると、このＩ／Ｏ承諾信号は、入出
力デバイス４に対するＩ／Ｏアドレスバスラインにラッ
チされたアドレス信号をもはや維持する必要がないこと
をバスコントローラ８に示す役目をする。
【００３２】図３は図２と同様な信号タイミング図であ
るが、この場合はメモリクロック信号の周波数がＩ／Ｏ
クロック信号の周波数よりも高くなっている。Ｉ／Ｏ承
諾信号をバスクロック信号に再同期させることが過度に
早く行われることを回避するため、この場合は、十分な
数のＩ／Ｏクロック信号サイクルが使われて、Ｉ／Ｏ実
行信号が終了するまで、Ｉ／Ｏ終了信号は発行されな
い。したがって、アドレス信号が必要なＩ／Ｏサイクル
の全時間中、バスコントローラ８はアドレス信号をラッ
チしている。
【００３３】添付の図面を参照しながら本発明の実施例
を詳細に説明してきたが、本発明はここに説明した実施
例に限定されるものではなく、さらに添付の請求の範囲
により定義されているように、当業者ならば、本発明の
精神と範囲から逸脱せずに、本発明における多数の変
更、代替および修正を行うことができることを理解され
たい。
【図面の簡単な説明】
【図１】複数のクロック信号を使用したデータ処理シス
テムを示す図。
【図２】メモリクロック信号が入出力クロック信号とほ
ぼ同じ周波数である場合の、図１のシステムの動作を示
す信号図。
【図３】メモリクロック信号の周波数が入出力クロック
信号の周波数よりも大幅に高い場合の、図１のシステム
の動作を示す信号図。
【符号の説明】
２ 集積回路 ４ 入出力デバイス ６ 読出し専用メモリ回路 ８ バスコントローラ １０ Ｉ／Ｏコントローラ １２ シンクロナイザ １４ 先行制御コントローラ １６ 先行制御レジスタ １８ カウンタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 データを処理する装置であって、（ｉ）
    第１のクロック信号により駆動されて動作し、第１の制
    御信号と要求信号を発生させる第１の回路と、（ｉｉ）
    第２のクロック信号により駆動されて動作し、第２の制
    御信号と承諾信号を発生させる第２の回路であって、前
    記第２のクロック信号は前記第１のクロック信号に独立
    している第２の回路と、（ｉｉｉ）前記第１のクロック
    信号と前記第２のクロック信号に制御されて動作する第
    ３の回路であって、前記要求信号は前記第２の回路に加
    えられて前記第２の回路をトリガし、前記第２の制御信
    号を使用して前記第３の回路の動作を開始し、前記承諾
    信号は前記第１の回路に加えられて、前記第３の回路の
    動作が完了したので、前記第１の回路は前記第１の制御
    信号を保持する必要がないことを示すようになっている
    前記第３の回路と、（ｉｖ）前記第１の回路から前記要
    求信号を受信し、前記要求信号を前記第２の回路に転送
    する前に、前記要求信号を前記第２のクロック信号に同
    期させる第１の同期手段と、（ｖ）前記第２の回路から
    前記承諾信号を受信し、前記承諾信号を前記第１の回路
    に転送する前に、前記承諾信号を前記第１のクロック信
    号に同期させる第２の同期手段と、（ｖｉ）前記第２の
    回路に接続され、前記第３の回路の動作完了に先立っ
    て、前記第１のクロック信号に同期するため、前記第２
    の回路が前記第２の同期手段に前記承諾信号を転送する
    複数の使用可能な時間の１つを選択する役目をする先行
    制御コントローラと、を含むことを特徴とする装置。
  2. 【請求項２】 請求項１記載の装置であって、前記第１
    の回路と前記第２の回路とは、１つの集積回路の部分と
    して形成されることを特徴とする装置。
  3. 【請求項３】 請求項２記載の装置であって、前記集積
    回路は中央処理装置のコア回路を含むことを特徴とする
    装置。
  4. 【請求項４】 請求項１記載の装置であって、前記先行
    制御コントローラは、前記複数の使用可能な時刻のどれ
    が選択されるかということを制御する１つまたはそれ以
    上の先行制御ビットを格納する先行制御レジスタを含む
    ことを特徴とする装置。
  5. 【請求項５】 請求項４記載の装置であって、前記集積
    回路は中央処理装置のコア回路を含み、前記先行制御ビ
    ットは、前記中央処理装置のコア回路で実行するプログ
    ラム命令の制御のもとにセットされることを特徴とする
    装置。
  6. 【請求項６】 請求項１記載の装置であって、前記第３
    の回路は、前記第２のクロック信号によって駆動される
    入出力デバイスであることを特徴とする装置。
  7. 【請求項７】 請求項６記載の装置であって、前記第２
    の回路は入出力コントローラ回路であり、前記第２の制
    御信号はチップ選択信号であり、さらに前記第２のクロ
    ック信号は入出力クロックであることを特徴とする装
    置。
  8. 【請求項８】 請求項１記載の装置であって、前記第１
    の回路はバスコントローラ回路であり、前記第１の制御
    信号はアドレス信号であり、さらに前記第１のクロック
    信号はバスクロック信号であることを特徴とする装置。
  9. 【請求項９】 請求項１記載の装置であって、前記第１
    のクロック信号は前記第２のクロック信号より高い周波
    数であることを特徴とする装置。
  10. 【請求項１０】 請求項９記載の装置であって、前記第
    １のクロック信号により駆動される第４の回路を含み、
    前記第１の回路の制御のもとに動作することを特徴とす
    る装置。
  11. 【請求項１１】 請求項１０記載の装置であって、前記
    第４の回路は、ランダムアクセスメモリ回路であること
    を特徴とする装置。
  12. 【請求項１２】 データを処理する方法であって、
    （ｉ）第１のクロック信号により第１の回路を駆動し、
    第１の制御信号と要求信号を発生させるステップと、
    （ｉｉ）第２のクロック信号により第２の回路を駆動
    し、第２の制御信号と承諾信号を発生させるステップで
    あって、前記第２のクロック信号が前記第１のクロック
    信号に独立している前記ステップと、（ｉｉｉ）前記第
    １の制御信号と前記第２の制御信号とによって第３の回
    路を制御するステップであって、前記要求信号は前記第
    ２の回路に加えられて前記第２の回路をトリガし、前記
    第２の制御信号を使用して前記第３の回路の動作を開始
    し、前記承諾信号が前記第１の回路に加えられて、前記
    第３の回路の動作が完了したので、前記第１の回路は前
    記第１の制御信号を維持する必要がないことを示すよう
    になっている前記ステップと、（ｉｖ）前記第１の回路
    から前記要求信号を受信して、前記要求信号を前記第２
    の回路に転送する前に、前記要求信号を前記第２のクロ
    ック信号に同期させるステップと、（ｖ）前記第２の回
    路から前記承諾信号を受信して、前記承諾信号を前記第
    １の回路に転送する前に、前記承諾信号を前記第１のク
    ロック信号に同期させるステップと、（ｖｉ）前記第３
    の回路の動作完了に先立って、前記第１のクロック信号
    に同期するため、前記第２の回路に接続した先行制御コ
    ントローラにより前記第２の回路が前記第２の同期手段
    に前記承諾信号を転送する、複数の使用可能な時刻の１
    つを選択するステップと、を含むことを特徴とする方
    法。
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