JPH08138390A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08138390A JPH08138390A JP27332694A JP27332694A JPH08138390A JP H08138390 A JPH08138390 A JP H08138390A JP 27332694 A JP27332694 A JP 27332694A JP 27332694 A JP27332694 A JP 27332694A JP H08138390 A JPH08138390 A JP H08138390A
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- Japan
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- memory cell
- memory cells
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Abstract
(57)【要約】
【目的】フラッシュメモリのトンネル絶縁膜のストレス
試験時間の短縮化を図る。 【構成】全メモリセルを同時に選択できる信号を、書き
込み時の条件と消去時の条件で必要な電圧を外部から印
加し、これを全メモリセルに同時に印加する手段を設け
る。 【効果】全メモリセルを同時に選択し、かつ書き込み時
の条件の電圧と消去時の条件の電圧とを交互に印加する
ことができるため、試験時間を大幅に短縮できる。
試験時間の短縮化を図る。 【構成】全メモリセルを同時に選択できる信号を、書き
込み時の条件と消去時の条件で必要な電圧を外部から印
加し、これを全メモリセルに同時に印加する手段を設け
る。 【効果】全メモリセルを同時に選択し、かつ書き込み時
の条件の電圧と消去時の条件の電圧とを交互に印加する
ことができるため、試験時間を大幅に短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の試験時
間の短縮に関する。
間の短縮に関する。
【０００２】
【従来の技術】従来例を述べる。なお、以下の説明にお
いて、端子名を表す記号は同時に配線名，信号名も兼ね
電源の場合はその電圧値も兼ねるものとする。
いて、端子名を表す記号は同時に配線名，信号名も兼ね
電源の場合はその電圧値も兼ねるものとする。
【０００３】フラッシュメモリでは、書き込みと消去に
トンネル電流を用いる方法が行われている。図９に、１
９９４ シンポジウム オン ブイエルエスアイ サー
キッツ第６１頁〜第６２頁（1994 SYMPOSIUM ON VLSI C
IRCUITS,pp.61−62)に記載されている上記方式でのメモ
リセル関連回路を示す。
トンネル電流を用いる方法が行われている。図９に、１
９９４ シンポジウム オン ブイエルエスアイ サー
キッツ第６１頁〜第６２頁（1994 SYMPOSIUM ON VLSI C
IRCUITS,pp.61−62)に記載されている上記方式でのメモ
リセル関連回路を示す。
【０００４】このようなメモリでは、トンネル絶縁膜の
初期不良を調べるためにフラッシュ特有の書き込み時と
消去時の電圧を印加してトンネル絶縁膜にストレスを加
えることが行われている。このために、通常の書き込み
動作と同様に、センスラッチ回路ＳＬ１〜ＳＬ４に、例
えば、３Ｖを保持し、ワード線Ｗ００を例えば−９Ｖと
し、ＳＴ１を高レベルとしてこれに接続するスイッチ用
ＭＯＳをオンさせ、ＳＴＳ１を低レベルとしてこれに接
続するスイッチ用ＭＯＳをオフし、スイッチＳ０１〜Ｓ
０４をオンする。これによって、メモリセルのコントロ
ールゲートに−９Ｖが印加され、ドレインに３Ｖが印加
され、ソースはフローティング状態となる。この時、基
板は０Ｖとなっている。この状態を、例えば、１ミリ秒
保持し、トンネル絶縁膜にストレスを与える。
初期不良を調べるためにフラッシュ特有の書き込み時と
消去時の電圧を印加してトンネル絶縁膜にストレスを加
えることが行われている。このために、通常の書き込み
動作と同様に、センスラッチ回路ＳＬ１〜ＳＬ４に、例
えば、３Ｖを保持し、ワード線Ｗ００を例えば−９Ｖと
し、ＳＴ１を高レベルとしてこれに接続するスイッチ用
ＭＯＳをオンさせ、ＳＴＳ１を低レベルとしてこれに接
続するスイッチ用ＭＯＳをオフし、スイッチＳ０１〜Ｓ
０４をオンする。これによって、メモリセルのコントロ
ールゲートに−９Ｖが印加され、ドレインに３Ｖが印加
され、ソースはフローティング状態となる。この時、基
板は０Ｖとなっている。この状態を、例えば、１ミリ秒
保持し、トンネル絶縁膜にストレスを与える。
【０００５】ついで、以上の電圧を印加するメモリセル
を変えながら全メモリセルに対して行う。すなわち、一
回につき例えば４キロビットのメモリセルに同時に電圧
を印加すると、全メモリセルに対してこれを行うために
は、６４メガビットでは約１万６千回，２５６メガビッ
トでは約６万６千回行うことになる。次に、消去時の電
圧を同様にして少数ずつのメモリセルに印加しながら、
全メモリセルに対して行う。この全メモリセルに対して
行うことを一回として、例えば１００万回動作を保証す
るために試験として例えば１０万回行うのである。よっ
て、上記の例では、６４メガビットでは書き込み及び消
去動作を１６億回行うことになる。
を変えながら全メモリセルに対して行う。すなわち、一
回につき例えば４キロビットのメモリセルに同時に電圧
を印加すると、全メモリセルに対してこれを行うために
は、６４メガビットでは約１万６千回，２５６メガビッ
トでは約６万６千回行うことになる。次に、消去時の電
圧を同様にして少数ずつのメモリセルに印加しながら、
全メモリセルに対して行う。この全メモリセルに対して
行うことを一回として、例えば１００万回動作を保証す
るために試験として例えば１０万回行うのである。よっ
て、上記の例では、６４メガビットでは書き込み及び消
去動作を１６億回行うことになる。
【０００６】
【発明が解決しようとする課題】従来の方式では試験を
行うのに内部発生電圧を用いていたため、内部電圧発生
回路の駆動能力の制限から、並列に動作するメモリセル
数を増やすことは難しい。このため試験時間の短縮化は
限られていた。また、フラッシュメモリ特有の書き込み
動作と消去動作でのメモリセルに印加される電圧を全メ
モリセル同時に、しかも書き込み時の条件と消去時の条
件を交互に行う手段を備えていなかった。このため、外
部から電圧を印加する方式でも試験時間の短縮化は限ら
れていた。
行うのに内部発生電圧を用いていたため、内部電圧発生
回路の駆動能力の制限から、並列に動作するメモリセル
数を増やすことは難しい。このため試験時間の短縮化は
限られていた。また、フラッシュメモリ特有の書き込み
動作と消去動作でのメモリセルに印加される電圧を全メ
モリセル同時に、しかも書き込み時の条件と消去時の条
件を交互に行う手段を備えていなかった。このため、外
部から電圧を印加する方式でも試験時間の短縮化は限ら
れていた。
【０００７】
【課題を解決するための手段】本発明においては、全メ
モリセルを同時に選択できる信号を設け、書き込み時の
条件と消去時の条件で必要な電圧を外部から印加し、こ
れを全メモリセルに同時に印加する手段を設けることで
上記従来技術の問題点を解決した。
モリセルを同時に選択できる信号を設け、書き込み時の
条件と消去時の条件で必要な電圧を外部から印加し、こ
れを全メモリセルに同時に印加する手段を設けることで
上記従来技術の問題点を解決した。
【０００８】
【作用】上記手段によれば、全メモリセルを同時に選択
し、これら全メモリセルに同時に、かつ書き込み時の条
件の電圧と消去時の条件の電圧とを交互に印加できる。
このため、試験時間を大幅に短縮することができる。
し、これら全メモリセルに同時に、かつ書き込み時の条
件の電圧と消去時の条件の電圧とを交互に印加できる。
このため、試験時間を大幅に短縮することができる。
【０００９】
【実施例】図１は本発明の第１の実施例を示す図であ
る。チップ上のメモリセルアレーではワード線Ｗとデー
タ線Ｄで特定のメモリセルを選択でき、その制御回路が
Ｘ及びＹである。Ｖ１〜Ｖ４は本発明特有の内部電源及
びパッドであり、ＡＳＰは本発明特有の全メモリセルを
同時に選択する信号及びパッドである。ＩＮは複数ある
制御信号を、Ａｉは複数あるアドレス信号を、それぞれ
代表して示している。
る。チップ上のメモリセルアレーではワード線Ｗとデー
タ線Ｄで特定のメモリセルを選択でき、その制御回路が
Ｘ及びＹである。Ｖ１〜Ｖ４は本発明特有の内部電源及
びパッドであり、ＡＳＰは本発明特有の全メモリセルを
同時に選択する信号及びパッドである。ＩＮは複数ある
制御信号を、Ａｉは複数あるアドレス信号を、それぞれ
代表して示している。
【００１０】Ｖ１〜Ｖ４は通常動作時に用いてもよい
し、試験時のみ用いることにしてもよい。また、ＡＳＰ
は専用パッドを設けてもよいし、他のパッドの信号の組
み合わせや電圧関係で発生させる信号でもよい。通常動
作時には、一般にＶ１〜Ｖ４は用いずに内部電源発生回
路を用いてチップに供給される少数（例えば２〜３ヶ）
の電源（Ｖｃｃ，Ｖｓｓ）から発生する。
し、試験時のみ用いることにしてもよい。また、ＡＳＰ
は専用パッドを設けてもよいし、他のパッドの信号の組
み合わせや電圧関係で発生させる信号でもよい。通常動
作時には、一般にＶ１〜Ｖ４は用いずに内部電源発生回
路を用いてチップに供給される少数（例えば２〜３ヶ）
の電源（Ｖｃｃ，Ｖｓｓ）から発生する。
【００１１】本発明の特長は、Ｖ１〜Ｖ４とＡＳＰを用
いて、全メモリセルを同時に選択し、試験に必要な電圧
を外部から印加し、これを全メモリセルに同時に印加で
きることにある。これにより、試験時間を大幅に短縮す
ることができる。
いて、全メモリセルを同時に選択し、試験に必要な電圧
を外部から印加し、これを全メモリセルに同時に印加で
きることにある。これにより、試験時間を大幅に短縮す
ることができる。
【００１２】図２は本発明の第２の実施例を示す図であ
る。Ｖ１〜Ｖ５が本発明特有の内部電源及びパッドであ
る。Ａ０〜Ａｎは通常動作用信号及びパッドのうちアド
レス信号を代表して示したものである。ＤＥＣ１〜ＤＥ
Ｃ３はこれらアドレス信号から所望のメモリセルを選択
する信号を発生する回路ブロックである。Ｗ０〜Ｗｊは
ワード線であり、ＷＤはワード選択手段であり、ＧＤ１
〜ＧＤｋはグローバルデータ線である。この図で特徴的
なことは、Ｖ１〜Ｖ５及びＡＳＰを備えていることの他
に、ＡＳＰによって全メモリセルを同時に選択する手段
を備えていることである。
る。Ｖ１〜Ｖ５が本発明特有の内部電源及びパッドであ
る。Ａ０〜Ａｎは通常動作用信号及びパッドのうちアド
レス信号を代表して示したものである。ＤＥＣ１〜ＤＥ
Ｃ３はこれらアドレス信号から所望のメモリセルを選択
する信号を発生する回路ブロックである。Ｗ０〜Ｗｊは
ワード線であり、ＷＤはワード選択手段であり、ＧＤ１
〜ＧＤｋはグローバルデータ線である。この図で特徴的
なことは、Ｖ１〜Ｖ５及びＡＳＰを備えていることの他
に、ＡＳＰによって全メモリセルを同時に選択する手段
を備えていることである。
【００１３】すなわち、ＤＥＣ１の出力はワード選択手
段ＷＤに入力するが、このＷＤにＡＳＰが入力してい
る。ＤＥＣ２及びＤＥＣ３も同様である。このため、Ａ
ＳＰが高レベルであれば、ＤＥＣ１〜ＤＥＣ３は通常の
動作を行うが、ＡＳＰが低レベルとなると全てのメモリ
セルを選択する状態となる。これによって、全メモリセ
ルにＶ１〜Ｖ５から直接電圧を印加することができる。
このため、全メモリセル同時に試験用の電圧を印加でき
るという特長がある。なお、ＡＳＰにはバッファ回路を
付加し、この出力を分配してもよい。
段ＷＤに入力するが、このＷＤにＡＳＰが入力してい
る。ＤＥＣ２及びＤＥＣ３も同様である。このため、Ａ
ＳＰが高レベルであれば、ＤＥＣ１〜ＤＥＣ３は通常の
動作を行うが、ＡＳＰが低レベルとなると全てのメモリ
セルを選択する状態となる。これによって、全メモリセ
ルにＶ１〜Ｖ５から直接電圧を印加することができる。
このため、全メモリセル同時に試験用の電圧を印加でき
るという特長がある。なお、ＡＳＰにはバッファ回路を
付加し、この出力を分配してもよい。
【００１４】図３を用いて本発明の動作を説明する。ま
ず、ＡＳＰが高レベルから低レベルに切り替わる。これ
によって、前述のように、全メモリセルにＶ１〜Ｖ５か
ら直接電圧を印加することができる状態となる。以下電
圧値は全て一つの例を示す。
ず、ＡＳＰが高レベルから低レベルに切り替わる。これ
によって、前述のように、全メモリセルにＶ１〜Ｖ５か
ら直接電圧を印加することができる状態となる。以下電
圧値は全て一つの例を示す。
【００１５】まず、書き込み電圧条件とするために、Ｖ
１を３Ｖに、Ｖ２を０Ｖに、Ｖ３を−９Ｖに、Ｖ４を０
Ｖに、Ｖ５を０Ｖにする。これによって、各メモリセル
にはコントロールゲートとドレインとの間にＶ１とＶ３
との電圧差である１２Ｖが印加されることになる。この
ため、各メモリセルではフローティングゲートからドレ
インへ電荷が引き抜かれる状態となり、この状態でトン
ネル絶縁膜にストレスを加えることができる。この状態
を例えば１ミリ秒続けた後、次に消去電圧条件を印加す
る。この時にはＶ１〜Ｖ５といった試験用外部印加電源
を変化させ、またメモリセルの所望の端子をフローティ
ング状態にするためにメモリセル制御スイッチ用ＭＯＳ
の必要なものをオフする。このような手段を設けたこと
が本発明の特長である。
１を３Ｖに、Ｖ２を０Ｖに、Ｖ３を−９Ｖに、Ｖ４を０
Ｖに、Ｖ５を０Ｖにする。これによって、各メモリセル
にはコントロールゲートとドレインとの間にＶ１とＶ３
との電圧差である１２Ｖが印加されることになる。この
ため、各メモリセルではフローティングゲートからドレ
インへ電荷が引き抜かれる状態となり、この状態でトン
ネル絶縁膜にストレスを加えることができる。この状態
を例えば１ミリ秒続けた後、次に消去電圧条件を印加す
る。この時にはＶ１〜Ｖ５といった試験用外部印加電源
を変化させ、またメモリセルの所望の端子をフローティ
ング状態にするためにメモリセル制御スイッチ用ＭＯＳ
の必要なものをオフする。このような手段を設けたこと
が本発明の特長である。
【００１６】消去電圧条件では、Ｖ１を０Ｖに、Ｖ２を
１２Ｖに、Ｖ３を０Ｖに、Ｖ４を−４Ｖに、Ｖ５を−４
Ｖにする。これにより、各メモリセルにはコントロール
ゲートと基板との間にＶ２とＶ４及びＶ５との電圧差で
ある１６Ｖが印加されることになる。このため、各メモ
リセルでは基板からフローティングゲートへ電荷が注入
される状態となり、この状態でのトンネル絶縁膜にスト
レスを加えることができる。この状態を例えば１ミリ秒
続けた後、再び書き込み電圧条件を印加する。
１２Ｖに、Ｖ３を０Ｖに、Ｖ４を−４Ｖに、Ｖ５を−４
Ｖにする。これにより、各メモリセルにはコントロール
ゲートと基板との間にＶ２とＶ４及びＶ５との電圧差で
ある１６Ｖが印加されることになる。このため、各メモ
リセルでは基板からフローティングゲートへ電荷が注入
される状態となり、この状態でのトンネル絶縁膜にスト
レスを加えることができる。この状態を例えば１ミリ秒
続けた後、再び書き込み電圧条件を印加する。
【００１７】このようにして、交互に全メモリセルに書
き込み電圧条件と消去電圧条件を印加する。所望の回数
繰り返した後で全メモリセルのしきい値電圧の検証を行
う。これは、通常の動作の検証と同じであり、これによ
って、メモリセルの劣化を調べることができる。この検
証では、他に一定の書き込み電圧条件（時間，電圧）で
しきい値電圧の変動が試験の前と後とでどのように変化
するかといったことも含まれており、試験の方法を本発
明は規定するものではない。また、必要に応じて、外部
から印加する電圧をチップ内部に供給する電源配線はレ
イアウト的に太くしてもよい。また、外部から印加する
電圧を切り替えるときに、その立ち上り時間や立ち下が
り時間を電源配線のレイアウト的な太さに対応して設定
してもよい。また、試験中を通じて書き込み電圧条件や
消去電圧条件を一定にする必要はなく、最初はトンネル
絶縁膜に加わる電圧を大きくし、試験が進むと共に小さ
くしていってもよい。
き込み電圧条件と消去電圧条件を印加する。所望の回数
繰り返した後で全メモリセルのしきい値電圧の検証を行
う。これは、通常の動作の検証と同じであり、これによ
って、メモリセルの劣化を調べることができる。この検
証では、他に一定の書き込み電圧条件（時間，電圧）で
しきい値電圧の変動が試験の前と後とでどのように変化
するかといったことも含まれており、試験の方法を本発
明は規定するものではない。また、必要に応じて、外部
から印加する電圧をチップ内部に供給する電源配線はレ
イアウト的に太くしてもよい。また、外部から印加する
電圧を切り替えるときに、その立ち上り時間や立ち下が
り時間を電源配線のレイアウト的な太さに対応して設定
してもよい。また、試験中を通じて書き込み電圧条件や
消去電圧条件を一定にする必要はなく、最初はトンネル
絶縁膜に加わる電圧を大きくし、試験が進むと共に小さ
くしていってもよい。
【００１８】図４は本発明の効果を示す図である。従来
は、（ａ）に示したように通常の動作時よりは一度に多
数のメモリセルに電圧を印加する、いわゆる、並列試験
が行われる。しかし、並列度は限られており、全てのメ
モリセルに例えば１０万回の書き込み及び消去を行おう
とすると例えば５０時間程度必要である。これでは、到
底実用的な試験は行うことができない。ここで、フラッ
シュメモリの試験とは要するにトンネル絶縁膜に如何に
ストレスを加えるかということである。そこで、本発明
では全メモリセルを同時に選択できる手段を設けて、外
部から印加する電圧を切り換えて試験を行うこととし
た。
は、（ａ）に示したように通常の動作時よりは一度に多
数のメモリセルに電圧を印加する、いわゆる、並列試験
が行われる。しかし、並列度は限られており、全てのメ
モリセルに例えば１０万回の書き込み及び消去を行おう
とすると例えば５０時間程度必要である。これでは、到
底実用的な試験は行うことができない。ここで、フラッ
シュメモリの試験とは要するにトンネル絶縁膜に如何に
ストレスを加えるかということである。そこで、本発明
では全メモリセルを同時に選択できる手段を設けて、外
部から印加する電圧を切り換えて試験を行うこととし
た。
【００１９】このため、本発明を用いれば、（ｂ）に示
したように全メモリセルに一括して試験電圧を印加でき
る。これによって、試験時間は（ａ）の場合の５０時間
程度から、（ｂ）の場合では２時間程度に短縮できる。
さらに、（ｃ）に示したように高温加速を併用すれば、
一回の書き込み及び消去の時間を短くすることができる
ので、試験時間は（ｂ）の場合の２時間程度から、
（ｃ）の場合では１０分程度に短縮できる。
したように全メモリセルに一括して試験電圧を印加でき
る。これによって、試験時間は（ａ）の場合の５０時間
程度から、（ｂ）の場合では２時間程度に短縮できる。
さらに、（ｃ）に示したように高温加速を併用すれば、
一回の書き込み及び消去の時間を短くすることができる
ので、試験時間は（ｂ）の場合の２時間程度から、
（ｃ）の場合では１０分程度に短縮できる。
【００２０】本方式は、フラッシュメモリセルの形式を
規定するものではないので、図５〜図８に各メモリセル
での試験時の電圧印加例を示す。ＡＮＤ型メモリセル、
NAND型メモリセル，ＤＩＮＯＲ型メモリセル、及びＮＯ
Ｒ型メモリセルと一般に呼ばれているものであり、日経
マイクロデバイス１９９３年１月号(Ｎｏ.９１）第５９
頁〜第６３頁や日経マイクロエレクトロニクス１９９４
年４月１１日号(Ｎｏ.６０５）第８４頁〜第９１頁等に
記載され広く知られている。以下の図ではワード線電圧
ＶＷ，メモリセルのドレインの電圧ＶＤ，メモリセルの
ソースの電圧ＶＳ及び基板電圧ＶＢを示している。これ
らの電圧を外部電源端子から直接印加する手段と、全メ
モリセルに所望の電圧を同時に印加する手段を有するこ
とが本発明の特長である。
規定するものではないので、図５〜図８に各メモリセル
での試験時の電圧印加例を示す。ＡＮＤ型メモリセル、
NAND型メモリセル，ＤＩＮＯＲ型メモリセル、及びＮＯ
Ｒ型メモリセルと一般に呼ばれているものであり、日経
マイクロデバイス１９９３年１月号(Ｎｏ.９１）第５９
頁〜第６３頁や日経マイクロエレクトロニクス１９９４
年４月１１日号(Ｎｏ.６０５）第８４頁〜第９１頁等に
記載され広く知られている。以下の図ではワード線電圧
ＶＷ，メモリセルのドレインの電圧ＶＤ，メモリセルの
ソースの電圧ＶＳ及び基板電圧ＶＢを示している。これ
らの電圧を外部電源端子から直接印加する手段と、全メ
モリセルに所望の電圧を同時に印加する手段を有するこ
とが本発明の特長である。
【００２１】図５は、図２でも示したＡＮＤ型メモリセ
ルの場合である。このメモリセルではメモリセルのドレ
インとソースを埋込拡散層で形成したコンタクトレス構
造によって小さなメモリセル面積が実現できる。書き込
み試験の時は、例えばワード線電圧ＶＷを−９Ｖ，ドレ
イン電圧ＶＤを３Ｖ，ソースＶＳをフローティング状態
（図ではOpenと示す、以下同じ）とし、基板電圧ＶＢを
０Ｖとする。消去試験の時は、例えばワード線電圧ＶＷ
を１２Ｖ，ドレインＶＤをフローティング状態，ソース
電圧ＶＳを−４Ｖ，基板電圧ＶＢを−４Ｖにする。この
電圧関係を繰り返すことによって、全メモリセルに書き
込み電圧条件と消去電圧条件を交互に印加してメモリセ
ルのトンネル絶縁膜にストレスを与える試験を行うこと
ができる。全選択動作には図１で示した回路方式を採れ
ばよい。
ルの場合である。このメモリセルではメモリセルのドレ
インとソースを埋込拡散層で形成したコンタクトレス構
造によって小さなメモリセル面積が実現できる。書き込
み試験の時は、例えばワード線電圧ＶＷを−９Ｖ，ドレ
イン電圧ＶＤを３Ｖ，ソースＶＳをフローティング状態
（図ではOpenと示す、以下同じ）とし、基板電圧ＶＢを
０Ｖとする。消去試験の時は、例えばワード線電圧ＶＷ
を１２Ｖ，ドレインＶＤをフローティング状態，ソース
電圧ＶＳを−４Ｖ，基板電圧ＶＢを−４Ｖにする。この
電圧関係を繰り返すことによって、全メモリセルに書き
込み電圧条件と消去電圧条件を交互に印加してメモリセ
ルのトンネル絶縁膜にストレスを与える試験を行うこと
ができる。全選択動作には図１で示した回路方式を採れ
ばよい。
【００２２】図６はＮＡＮＤ型メモリセルの場合であ
る。このメモリセルではメモリセルを直列に接続したコ
ンタクトレス構造によって小さなメモリセル面積を実現
している。書き込み試験の時は、例えばワード線電圧Ｖ
Ｗを２０Ｖ，ドレイン電圧ＶＤを０Ｖ，ソース電圧ＶＳ
を０Ｖ，基板電圧ＶＢを０Ｖとする。消去試験の時は、
例えばワード線電圧ＶＷを０Ｖ，ドレインＶＤをフロー
ティング状態，ソースＶＳをフローティング状態，基板
電圧ＶＢを２０Ｖにする。この電圧関係を繰り返すこと
によって、全メモリセルに書き込み電圧条件と消去電圧
条件を交互に印加してメモリセルのトンネル絶縁膜にス
トレスを与える試験を行うことができる。
る。このメモリセルではメモリセルを直列に接続したコ
ンタクトレス構造によって小さなメモリセル面積を実現
している。書き込み試験の時は、例えばワード線電圧Ｖ
Ｗを２０Ｖ，ドレイン電圧ＶＤを０Ｖ，ソース電圧ＶＳ
を０Ｖ，基板電圧ＶＢを０Ｖとする。消去試験の時は、
例えばワード線電圧ＶＷを０Ｖ，ドレインＶＤをフロー
ティング状態，ソースＶＳをフローティング状態，基板
電圧ＶＢを２０Ｖにする。この電圧関係を繰り返すこと
によって、全メモリセルに書き込み電圧条件と消去電圧
条件を交互に印加してメモリセルのトンネル絶縁膜にス
トレスを与える試験を行うことができる。
【００２３】図７は、ＤＩＮＯＲ型メモリセルの場合で
ある。このメモリセルではソースを共通とすることで小
さなメモリセル面積と読み出し時に低寄生抵抗を実現し
ている。書き込み試験の時は、例えばワード線電圧ＶＷ
を−９Ｖ，ドレイン電圧ＶＤを３Ｖ，ソースＶＳをフロ
ーティング状態，基板電圧ＶＢを０Ｖとする。消去試験
の時は、例えばワード線電圧ＶＷを１２Ｖ，ドレインＶ
Ｄをフローティング状態，ソース電圧ＶＳを−４Ｖ，基
板電圧ＶＢを−４Ｖにする。この電圧関係を繰り返すこ
とによって、全メモリセルに書き込み電圧条件と消去電
圧条件を交互に印加してメモリセルのトンネル絶縁膜に
ストレスを与える試験を行うことができる。
ある。このメモリセルではソースを共通とすることで小
さなメモリセル面積と読み出し時に低寄生抵抗を実現し
ている。書き込み試験の時は、例えばワード線電圧ＶＷ
を−９Ｖ，ドレイン電圧ＶＤを３Ｖ，ソースＶＳをフロ
ーティング状態，基板電圧ＶＢを０Ｖとする。消去試験
の時は、例えばワード線電圧ＶＷを１２Ｖ，ドレインＶ
Ｄをフローティング状態，ソース電圧ＶＳを−４Ｖ，基
板電圧ＶＢを−４Ｖにする。この電圧関係を繰り返すこ
とによって、全メモリセルに書き込み電圧条件と消去電
圧条件を交互に印加してメモリセルのトンネル絶縁膜に
ストレスを与える試験を行うことができる。
【００２４】図８は、ＮＯＲ型メモリセルの場合であ
る。このメモリセルでは書き込みをホットエレクトロン
注入とすることで、低い内部動作電圧と非常に小さな単
位（メモリセル数）での高速書き込みを実現している。
書き込み試験の時は、例えばワード線電圧ＶＷを５Ｖ，
ドレイン電圧ＶＤを例えば５Ｖ，ソース電圧ＶＳを０
Ｖ，基板電圧ＶＢを例えば０Ｖとする。消去試験の時
は、例えばワード線電圧ＶＷを０Ｖ，ドレインＶＤをフ
ローティング状態，ソース電圧ＶＳを１２Ｖ，基板電圧
ＶＢを例えば０Ｖにする。この電圧関係を繰り返すこと
によって、全メモリセルに書き込み電圧条件と消去電圧
条件を交互に印加してメモリセルの絶縁膜にストレスを
与える試験を行うことができる。
る。このメモリセルでは書き込みをホットエレクトロン
注入とすることで、低い内部動作電圧と非常に小さな単
位（メモリセル数）での高速書き込みを実現している。
書き込み試験の時は、例えばワード線電圧ＶＷを５Ｖ，
ドレイン電圧ＶＤを例えば５Ｖ，ソース電圧ＶＳを０
Ｖ，基板電圧ＶＢを例えば０Ｖとする。消去試験の時
は、例えばワード線電圧ＶＷを０Ｖ，ドレインＶＤをフ
ローティング状態，ソース電圧ＶＳを１２Ｖ，基板電圧
ＶＢを例えば０Ｖにする。この電圧関係を繰り返すこと
によって、全メモリセルに書き込み電圧条件と消去電圧
条件を交互に印加してメモリセルの絶縁膜にストレスを
与える試験を行うことができる。
【００２５】以上、フラッシュメモリで本発明を説明し
てきたが、本発明は全メモリセルを同時に選択できる信
号を設け、試験に必要な電圧を外部から全メモリセルに
同時に印加する手段を設けたことが特徴である。よっ
て、例えば強誘電体の分極を利用して記憶するいわゆる
ＦＲＡＭにおいて例えば強誘電体膜にストレスを加えて
初期不良を選別する試験にも適用できる。また、通常の
ダイナミック型ランダムアクセスメモリ(ＤＲＡＭ)やス
タティック型ランダムアクセスメモリ(ＳＲＡＭ)でもメ
モリセルの酸化膜やトランジスタの初期不良を選別する
試験にも適用できる。
てきたが、本発明は全メモリセルを同時に選択できる信
号を設け、試験に必要な電圧を外部から全メモリセルに
同時に印加する手段を設けたことが特徴である。よっ
て、例えば強誘電体の分極を利用して記憶するいわゆる
ＦＲＡＭにおいて例えば強誘電体膜にストレスを加えて
初期不良を選別する試験にも適用できる。また、通常の
ダイナミック型ランダムアクセスメモリ(ＤＲＡＭ)やス
タティック型ランダムアクセスメモリ(ＳＲＡＭ)でもメ
モリセルの酸化膜やトランジスタの初期不良を選別する
試験にも適用できる。
【００２６】
【発明の効果】全メモリセルを同時に選択できる信号を
設け、書き込み時の条件と消去時の条件で必要な電圧を
外部から印加し、これを全メモリセルに同時に印加する
手段を設けたので、全メモリセルを同時に選択し、これ
ら全メモリセルに同時に、かつ書き込み時の条件の電圧
と消去時の条件の電圧とを交互に印加することができ
る。このため、試験時間を大幅に短縮することができ
る。
設け、書き込み時の条件と消去時の条件で必要な電圧を
外部から印加し、これを全メモリセルに同時に印加する
手段を設けたので、全メモリセルを同時に選択し、これ
ら全メモリセルに同時に、かつ書き込み時の条件の電圧
と消去時の条件の電圧とを交互に印加することができ
る。このため、試験時間を大幅に短縮することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す説明図。
【図２】本発明の第２の実施例を示すブロック図。
【図３】第２の実施例の動作例を示すタイミングチャー
ト。
ト。
【図４】本発明の効果を示す説明図。
【図５】本発明のＡＮＤ型メモリセルでの電圧印加例を
示す説明図。
示す説明図。
【図６】本発明のＮＡＮＤ型メモリセルでの電圧印加例
を示す説明図。
を示す説明図。
【図７】本発明のＤＩＮＯＲ型メモリセルでの電圧印加
例を示す説明図。
例を示す説明図。
【図８】本発明のＮＯＲ型メモリセルでの電圧印加例を
示す説明図。
示す説明図。
【図９】従来例を示す説明図。
Ｗ００，Ｗ０〜Ｗｊ…ワード線、ＧＤ０１〜ＧＤ０４，
ＧＤ１〜ＧＤｋ…グローバルデータ線、Ｃ１〜Ｃ４…メ
モリセル、ＳＴ１，ＳＴＳ１…メモリセル選択スイッチ
用ＭＯＳ制御信号、ＤＥＣ１〜ＤＥＣ３…デコード回
路、ＶＷ…ワード線信号及び電圧、ＶＤ…メモリセルド
レイン信号及び電圧、ＶＳ…メモリセルソース信号及び
電圧、ＶＢ…基板信号及び電圧。
ＧＤ１〜ＧＤｋ…グローバルデータ線、Ｃ１〜Ｃ４…メ
モリセル、ＳＴ１，ＳＴＳ１…メモリセル選択スイッチ
用ＭＯＳ制御信号、ＤＥＣ１〜ＤＥＣ３…デコード回
路、ＶＷ…ワード線信号及び電圧、ＶＤ…メモリセルド
レイン信号及び電圧、ＶＳ…メモリセルソース信号及び
電圧、ＶＢ…基板信号及び電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 俊一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 城野 雄介 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】フローティングゲートを備え、前記フロー
ティングゲートへの電荷の注入又は放出で記憶状態を異
ならせるメモリセルを有する半導体記憶装置において、
前記半導体記憶装置に対して前記メモリセルの前記フロ
ーティングゲートへの電荷の注入又は放出をさせる電圧
を外部より印加する手段と、チップ上全ての前記メモリ
セルに前記外部より印加された電圧が印加されるように
前記全てのメモリセルを選択する手段とを備えたことを
特徴とする半導体記憶装置。 - 【請求項２】フローティングゲートを備え、前記フロー
ティングゲートへの電荷の注入又は放出で記憶状態を異
ならせるメモリセルを有する半導体記憶装置において、
前記半導体記憶装置に対して前記メモリセルの前記フロ
ーティングゲートへの電荷の注入又は放出をさせる電圧
を外部より印加する手段と、チップ上全ての前記メモリ
セルを前記外部より印加された電圧が印加されるように
選択する手段とを備え、連続して前記全てのメモリセル
に前記フローティングゲートへの電荷注入をさせる電圧
と放出をさせる電圧とを、交互に印加する手段を備えた
ことを特徴とする半導体記憶装置。 - 【請求項３】請求項１または２において、前記外部より
印加する電圧は内部電圧発生手段の出力と並列に設けた
ボンディングパッドに印加される半導体記憶装置。 - 【請求項４】請求項１，２または３において、外部より
印加された電圧を前記全てのメモリセルに印加させる手
段は、アドレス信号から所望のメモリセルを選択する回
路に対して前記選択回路の全選択信号を付加し、前記全
選択信号は専用のボンディングパッドから、又は他のパ
ッドの信号の電圧又は位相の組み合わせから発生させる
半導体記憶装置。 - 【請求項５】請求項１，２，３または４において、前記
メモリセルのコントロールゲートに第１の電圧を印加
し、前記メモリセルのドレインに第２の電圧を印加し、
前記メモリセルのソースをフローティングとし、前記メ
モリセルの基板に第３の電圧を印加し、前記第１と第２
と第３の電圧を外部より印加する手段を有し、これらの
電圧を所望の数のメモリセルに同時に印加させる手段を
有し、前記第１と第２と第３の電圧をメモリセルに印加
した後、メモリセルのコントロールゲートに第４の電圧
を印加し、前記メモリセルのドレインをフローティング
とし、前記メモリセルのソースに第５の電圧を印加し、
前記メモリセルの基板に第６の電圧を印加し、前記第４
と第５と第６の電圧を外部より印加する手段を有し、こ
れらの電圧を所望の数のメモリセルに同時に印加させる
手段を有し、前記第１と第２と第３の電圧を所望の数の
メモリセルに同時に印加する動作と前記第４と第５と第
６の電圧を所望の数のメモリセルに同時に印加する動作
とを交互に繰り返す半導体記憶装置。 - 【請求項６】強誘電体膜を備え、前記強誘電体膜の分極
の方向で記憶状態を異ならせるメモリセルを有する半導
体記憶装置において、前記半導体記憶装置に対して前記
強誘電体膜の分極を異ならせる電圧を外部より印加する
手段と、チップ上全ての前記メモリセルに前記外部より
印加された電圧が印加されるように前記全てのメモリセ
ルを選択する手段とを備えたことを特徴とする半導体記
憶装置。 - 【請求項７】請求項６において、前記外部より印加する
電圧は内部電圧発生手段の出力と並列に設けたボンディ
ングパッドに印加される半導体記憶装置。 - 【請求項８】請求項６または７において、前記外部より
印加された電圧を所望の数のメモリセルに印加させる手
段は、アドレス信号から所望のメモリセルを選択する回
路に対して前記選択回路の全選択信号を付加し、前記全
選択信号は専用のボンディングパッドから、又は他のパ
ッドの信号の電圧又は位相の組み合わせから発生させる
手段である半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27332694A JPH08138390A (ja) | 1994-11-08 | 1994-11-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27332694A JPH08138390A (ja) | 1994-11-08 | 1994-11-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08138390A true JPH08138390A (ja) | 1996-05-31 |
Family
ID=17526327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27332694A Pending JPH08138390A (ja) | 1994-11-08 | 1994-11-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08138390A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353398A (ja) * | 1999-04-28 | 2000-12-19 | Infineon Technologies Ag | 集積メモリおよびメモリに対する作動方法 |
| US6339557B1 (en) | 1999-06-02 | 2002-01-15 | Denso Corporation | Charge retention lifetime evaluation method for nonvolatile semiconductor memory |
| JP2002197875A (ja) * | 2000-12-21 | 2002-07-12 | Aplus Flash Technology Inc | フラッシュ・メモリ消去のための電圧提供回路 |
| JP2003141896A (ja) * | 2001-11-02 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 不揮発半導体記憶装置の検査方法 |
| JP2008293658A (ja) * | 2002-02-04 | 2008-12-04 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
-
1994
- 1994-11-08 JP JP27332694A patent/JPH08138390A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353398A (ja) * | 1999-04-28 | 2000-12-19 | Infineon Technologies Ag | 集積メモリおよびメモリに対する作動方法 |
| US6339557B1 (en) | 1999-06-02 | 2002-01-15 | Denso Corporation | Charge retention lifetime evaluation method for nonvolatile semiconductor memory |
| JP2002197875A (ja) * | 2000-12-21 | 2002-07-12 | Aplus Flash Technology Inc | フラッシュ・メモリ消去のための電圧提供回路 |
| JP2003141896A (ja) * | 2001-11-02 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 不揮発半導体記憶装置の検査方法 |
| JP2008293658A (ja) * | 2002-02-04 | 2008-12-04 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
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