JPH08140058A - スキュー補正装置 - Google Patents

Abstract

(57)【要約】 【目的】ＰＬＬ回路で発生したクロックを常時、標準／
非標準判定回路で用いても誤判定が生じることがなく、
またスキュー補正も行う装置を得る。 【構成】位相比較器３、ループフィルタ４、ＶＣＯ５の
ループは水平同期信号に位相同期する。標準／非標準判
定回路は、ＶＣＯの出力と垂直同期信号との周波数関係
を監視して標準、非標準を判定している。ＶＣＯ出力と
位相比較器３の出力位相誤差出力とは加算器３１で加算
され、水平同期信号Ｈを加算出力Ｌとして再現してい
る。このＬに基づきメモリ３３の書き込みリセットパル
スが発生するのでスキューに応じてメモリ３３への取り
込みが可能となり、後は読み出し制御回路３５により一
定周期での読み出しが行われる。スキューが生じてもＰ
ＬＬリセットされることはなく、標準／非標準判定回路
の判定出力に誤判定が生じるのを防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明考案は、例えばビデオテ
ープレコーダ（以下ＶＴＲと記す）等での再生信号のビ
デオヘッドの切り換え時に発生するスキュー補正装置に
関する。

【０００２】

【従来の技術】一般にＶＴＲでは映像信号を複数の回転
ヘッドにより磁気テープに記録し再生しているが、その
再生信号はその複数の回転ヘッドの信号切り換え時に、
テープの伸びやヘッドの取り付け位置の違い等により、
再生信号が不連続になり（スキューが生じ）、テレビジ
ョン受像器（以下ＴＶ受像器と記す）では水平走査の引
き込みの応答の遅れが画面に現れてくる。このスキュー
による歪みを軽減するため、色々なスキュー補正方法が
提案されている。

【０００３】例えば、特開昭６３−２０４８９４では、
スキューのあるビデオ信号から分離された水平同期信号
が供給されるＰＬＬ回路を、その水平同期信号のスキュ
ーの有無を検出し、スキュー発生時ＰＬＬ回路をリセッ
トして、ＰＬＬ回路で発生するクロックのスキューによ
る揺らぎを防止している。

【０００４】また、特開昭６１−１９８８８７号及び特
開昭６１−１９８８８８号に開示されたものは、時間軸
補正用メモリへの書き込みアドレスを制御してドロップ
アウト等による動作の乱れを防いでいる。

【０００５】又、特開昭６２−２３９７８３号の技術で
は、再生信号に含まれる同期信号に追従する書き込みク
ロック発生ＰＬＬ回路の位相比較器の残留位相誤差を記
憶し、回転ヘッドの１回転前と現在の位相誤差とを演算
して、そのＰＬＬ回路の発振位相を変え、インパクトジ
ッター等の高域成分に追従させている。

【０００６】上記特開昭６１−１９８８８７号や特開昭
６１−１９８８８８号及び特開昭６２−２３９７８３号
の技術ではメモリの書き込み読み出しを制御するもので
はあるが、ＶＴＲの再生時の回転ヘッド切り換え時に発
生するスキューを対策するものでは無い。

【０００７】図６には、従来のスキュー補正回路の概要
を示している。再生輝度信号は、入力端子１から水平同
期分離回路２に入力される。水平同期分離回路２で分離
された水平同期信号は、位相ロックループ（ＰＬＬ）を
構成する位相比較器３に入力される。位相比較器３２は
水平同期信号と、分周器６からの分周出力との位相誤差
を出力し、この位相誤差は、ループフィルタ４を介して
電圧制御発振器（ＶＣＯ）５の制御端子に供給される。
ＶＣＯ５で発生されたクロックは分周器６に供給され、
ここで分周され帰還信号として位相比較器３に入力され
ている。

【０００８】又、入力端子１の再生輝度信号はデジタル
アナログ（Ａ／Ｄ）変換器７でデジタル量に変換された
後、メモリ８に書き込まれる。分周器６の出力は、デコ
ーダ９にてデコードされており、このデコーダ９からは
メモリ８の書き込みのアドレス初期化パルスが得られ
る。またスキュー発生時に水平同期信号のタイミングで
分周器６を初期化するために、デコーダ９からは、また
ウインドパルスが得られ、ゲート回路１０に供給されて
いる。スキュー発生時には、ゲート回路１０からパルス
が発生し、分周器６がリセットされる。

【０００９】一方、読み出しアドレス初期化パルスは、
ＶＣＯ５からのクロックが分周器１１で分周され、その
係数値がデコーダ１２でデコードされることにより、一
定周期のパルスとして得られ、メモリ８に供給されてい
る。図示していないが、Ａ／Ｄ変換器７、メモリ８は、
ＶＣＯ５からの出力クロックで駆動される。

【００１０】図７は、動作概要を説明するために示した
図である。図７（ａ）はＶＴＲで再生された再生輝度度
信号（入力ビデオ）のイメージを水平・垂直方向に示し
た図である。垂直同期（Ｖ）前の映像信号の段差は、再
生信号のスキューを示す。図７（ｂ）は、メモリ８から
の出力ビデオのイメージを示す。スキュー発生部分のタ
イミング例を図８に示している。図８には、図６の各部
の信号波形を示している。分周器６は、ＶＣＯ５の出力
クロックを計数しており、デコーダ９はメモリ８に対す
る書き込みリセットパルスＷＲを発生している。スキュ
ーがあると、水平同期信号Ｈがゲート回路１０を通過す
ることになり、リセットパルスを発生し、分周器６がリ
セットされる。これにより帰還信号が水平同期信号に位
相合わせされる。つまり同期引き込みが行われる。

【００１１】これによって、スキューが生じた時には、
ＶＣＯ５からのクロックの乱れが発生せず、連続した映
像信号が得られる。上記従来の方法にてスキューを補正
することはできるが、ここで発生されたクロックを用い
て、垂直同期信号対水平同期信号の周波数比を観測して
非標準信号判定を行う場合には、上述したスキューリセ
ットのため検出判定できないと言う事態が生じる。非標
準判定は、垂直同期区間に水平同期信号がＮＴＳＣで２
６２．５個あるか否かを検出しすることにより行ってい
る。

【００１２】図９には、非標準検出判定回路の構成例を
示す。水平同期信号に位相同期したＶＣＯ５からのクロ
ックは、垂直同期信号の周期で巡回するカウンタ２１で
計数される。このカウンタ２１のカウント出力は、デコ
ーダ２２でデコードされ、このデコード出力は、垂直周
期の±０．０５％位の誤差のゲート禁止パルスである。
つまり、ゲート禁止パルスは、垂直周期＝（クロック９
１０×２６２．５±α）であり、α＝約±０．０５％で
ある。このゲート禁止パルスは、ゲート回路２３に入力
される。ゲート回路２３では、上記ゲート禁止パルスで
垂直同期信号Ｖをゲートする。このとき、例えばＶＴＲ
のＣＵＥ（早送り再生）やＲＥＶ（巻戻し再生）を行う
と，垂直同期信号対水平同期信号の比は２６２．５以外
となり，ゲート回路２３から非標準信号検出パルスが出
て，カウンタ２１を初期化すると共に判定器２４にて非
標準信号であることの判定出力を得る。

【００１３】この判定のためには、クロックは１水平区
間たとえばＮＴＳＣで９１０である必要がある。スキュ
ーが生じてＰＬＬをリセットすると、この９１０個／１
水平ラインの関係が崩れてしまい、Ｖ／Ｈ＝２６２．５
の標準信号であっても非標準信号であるとの誤動作をし
てしまう。

【００１４】例えば、図７のスキュー量がａ時点で２μ
ｓｅｃ．ｂ時点で１．５μｓｅｃ．であったとすると、
Ｖ（ｃ）点からＶ（ｄ）の垂直周期の測定結果は、スキ
ュー無しの時に比べて１．５μｓｅｃだけ規定値より少
なくなる。このために非標準検出判定回路では、非標準
信号が入力しているとの誤判定出力を得る。

【００１５】

【発明が解決しようとする課題】上述したように、従来
のスキュー補正装置では、スキューが生じた時に水平同
期ＰＬＬ回路をリセットするため、このＰＬＬ回路で発
生したクロックを用いて、非標準信号の判定を行うこと
ができないという問題がある。

【００１６】そこで、この発明では、ＰＬＬ回路で発生
したクロックを常時、標準／非標準判定回路で用いても
誤判定が生じないようにしたスキュー補正装置を提供す
ることを目的とする。

【００１７】

【課題を解決するための手段】この発明では、スキュー
が生じた時にＰＬＬ回路をリセットをせず、通常のＰＬ
Ｌ回路の応答となるが、位相比較誤差情報をＰＬＬ発振
位相情報に加算するようにして、スキュー補正メモリの
書き込みリセットを決めている。

【００１８】具体的には、この発明は、位相比較器とＶ
ＣＯとを含み映像信号から同期分離された水平同期信号
に位相同期発振するＰＬＬ回路と、前記ＶＣＯの発振位
相と前記位相比較器の出力の位相誤差を加算し、前記水
平同期信号と一定の位相関係を持つ信号を発生する位相
発生器と、前記映像信号を書き込むメモリと、前記位相
発生器の出力からの信号によって前期メモリへの書き込
みアドレスが初期化されるパルスを発生するデコーダ
と、前期書き込みアドレス初期化パルスの平均周期とな
る一定周期で読みだしアドレスをリセットする前期メモ
リの読みだしリセットパルスを発生する読みだし制御回
路と、前記ＶＣＯからの前期水平周波数のｎ倍クロック
を用いて，前期映像信号から同期分離された垂直同期の
周期を計測して水平同期周波数と垂直同期周波数の周波
数比が規定値以内か以外かを検出して，前期映像信号が
標準信号か非標準信号かを判定を行う非標準信号判定回
路とを備える。

【００１９】

【作用】上記の手段により、スキュー発生時のメモリに
対するスキップ動作が得られるとともに、ＰＬＬ回路の
リセットが無いために、その発振クロックは例えばＮＴ
ＳＣ信号入力の場合、常に９１０個／１水平ラインの関
係が維持されるので、標準／非標準判定を常時行っても
問題が生じることはない。

【００２０】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例である。図６で説明
した分周器６はＶＣＯ５に含ませて示している。水平同
期信号とＶＣＯ５で発生され、分周された位相情報とは
位相比較器３で位相比較される。位相比較器３から出力
された位相差情報は、ループフィルタ４を経てＶＣＯ５
の制御端子に加えられる。

【００２１】上記のＰＬＬ回路をリセットするようなな
外乱は無い。上記ＶＣＯ５の出力Ｋと、位相比較器３の
出力Ｉは、加算器３１に入力されて加算される。この加
算器３１の加算出力Ｌは、デコーダ３２によりデコード
される。デコーダ３２は、メモリ３３の書き込みのアド
レス初期化パルスを発生する。これによりメモリ３３に
は、入力端子３４からのデジタル映像信号が書き込まれ
る。

【００２２】メモリ３３に対する読み出しアドレス初期
化パルスは、水平同期信号の平均周期と同一の周期を持
つもので、読み出し制御回路３５で発生されメモリ３３
に供給されている。これはＰＬＬ回路の応答を低域に限
定した方法でも良い。

【００２３】標準／非標準判定回路は、図９で示した回
路そのものである。即ち、ＶＣＯ５からの水平周波数の
ｎ倍の周波数の出力クロック（周波数＝ｎ×ｆH ）は、
垂直同期信号の周期で巡回するカウンタ２１で計数され
る。カウンタ２１のカウント出力は、デコーダ２２でデ
コードされ、デコード出力は、垂直周期の±０．０５％
位の誤差のゲート禁止パルスである。このゲート禁止パ
ルスは、ゲート回路２３に入力される。ゲート回路２３
では、上記ゲート禁止パルスで垂直同期信号Ｖをゲート
する。このとき、例えばＶＴＲのＣＵＥ（早送り再生）
やＲＥＶ（巻戻し再生）を行うと，垂直同期信号対水平
同期信号の比は２６２．５以外となり，ゲート回路２３
から非標準信号検出パルスが出て，カウンタ２１を初期
化すると共に判定器２４にて非標準信号であることの判
定出力を得る。

【００２４】図２には、スキュー補正動作の概要を示
す。ここには図１の各部の信号を示している。デジタル
映像信号（入力）を同様に水平／垂直の時間で示してい
る。この信号は、垂直ブランクの前で上述したように回
転ヘッドの切り替えによる信号位相の不連続スキューが
発生している。水平同期信号位相を垂直方向に示したの
がＨであり、ＶＣＯ５の出力の位相を示したのがＫであ
る。これらの位相情報ＨとＫとの位相差は、位相比較器
３で得られ、その位相誤差はＩである。逆にＶＣＯ５の
発振位相情報Ｋと位相誤差Ｉの和は、Ｈである。このＨ
（＝水平同期）は、加算器３１の出力位相情報Ｌとして
再現されている。この位相情報Ｌをデコーダ３２にてデ
コードし書き込みリセットパルスを発生し、メモリ３３
へのデジタル映像信号の書き込みタイミングを決めてい
る。よってメモリ３３への書き込みは、入力側の映像信
号の水平同期位相と一致するので、メモリ３３からの読
み出しを一定周期で行うと図２の出力映像信号に示すよ
うにスキューが補正された信号として読み出すことがで
きる。

【００２５】図３は、上記の回路の動作を示すタイミン
グチャートである。ＶＣＯ５の発振位相情報Ｋに対して
一定の位相で水平同期信号Ｈが到来していいるときは位
相比較器３から得られる位相誤差情報Ｉは変化しない。
しかしスキューが発生すると、Ｉが大きく変化し、これ
にともない加算器３１の出力Ｌも変換し、メモリ３３へ
の書き込みタイミングも水平同期信号に一致する。ＷＲ
はメモリ３３に対する書き込みリセットパルス、ＲＲは
メモリ３３に対する読み出しリセットパルスである。

【００２６】この発明は上記の実施例に限定されるもの
ではない。図３は、デジタル回路で構成したスキュー補
正装置の例である。この実施例ではスキュー補正メモリ
にＦＩＦＯメモリを用いた方法であり，メモリ容量が大
きいと時間軸補正装置としても動作可能である。

【００２７】入力端子１０１の水平同期信号はデジタル
ＰＬＬ回路１０２のシーケンサ１１１に供給される。こ
のシーケンサ１１１は、固定周波数発振器１０３からの
クロックＣＫで動作し、水平同期信号に位相同期した水
平ライン毎のパルスＨＰ1 、これよりも送れたパルスＨ
Ｐ2 を発生する。パルスＨＰ1 は、水平同期信号よりも
送れて発生するように設定されている。ＰＬＬ部分は、
レジスタ１２１、ループフィルタ１２３、加算器１２
４、レジスタ１２５で構成される。レジスタ１２１は位
相比較部を構成している。レジスタ１２１の駆動パルス
は、先のパルスＨＰ1 である。ループフィルタ１２３の
駆動パルスはパルスＨＰ2 である。加算器１２４、レジ
スタ１２５のループは、クロックＣＫで駆動されてい
る。

【００２８】レジスタ１２１の出力は、ゲート回路１０
４の一方入力端子に供給される。このゲート回路１０４
の他方の入力端子には、ウインドウ回路１０５からのウ
インドパルスが供給されている。ウインドウ回路１０５
は、ＶＣＯの発振位相情報を用いてウインドパルスを作
成している。ＶＣＯの発振位相情報は、加算器１０６に
入力されており、ここで前記ゲート回路１０４からの出
力と加算される。この加算器１０６の出力は、ブランキ
ングリセット回路１０７に入力される。ブランキングリ
セット回路１０７は、加算器１０６の出力に応じて、Ｆ
ＩＦＯメモリ１０８に対する書き込みアドレス初期化す
る書き込みリセットパルスＷＲと、ブランキング期間に
書き込みクロックをゲート停止させるための水平ブラン
キングパルスＷＢＬを発生してＦＩＦＯメモリ１０８に
供給している。ゲート回路１０９は、水平ブランキング
パルスＷＢＬがハイレベルとなると、クロックＣＫをメ
モリ１０８に供給するのを停止する。ここで書き込みリ
セットパルスＷＲの周期は、メモリ１０８の容量に依存
しており、例えばメモリ容量が４Ｈ（４水平ライン）分
の容量であれば、３Ｈの周期となる。

【００２９】加算器１０６の出力は、発振位相情報と、
位相誤差情報とを加算したものであるから基本的には、
水平同期信号の位相を表現することになる。ウインドウ
回路１０５によりウインドウパルスを発生して、加算動
作のタイミングを制限しているのは、正常な場合の誤動
作を防止すること、及びスキュー補正量の最大を制限す
るためである。

【００３０】これにより、ＦＩＦＯメモリ１０８には、
入力デジタル映像信号がスキューに応じて補正されて書
き込まれる。通常ＶＴＲの再生時のスキュー量は１から
２μｓｅｃ程度であるので，水平ブランキングの時間１
１μｓｅｃの時間があれば吸収できる。この回路では，
水平ブランキングを発生し、絵柄部分の一定量をメモリ
１０８に書き込み／読み出しを行ってスキューを補正す
る。またこの回路では，固定周波数クロックを用いて回
路を動作させている。スキュー量が大きい場合は、誤差
を零として加算し、ブランキングリセット回路１０７で
発生される水平ブランキングの大きさを越えないように
している。ＦＩＦＯメモリ１０７にはクロックが駆動さ
れる時間部分の映像信号をメモリセルに書き込む。

【００３１】図５は、上記の装置の動作を示すタイミン
グチャートである。図５（ａ）はスキューが無いか小さ
いとき、図５（ｂ）はスキューが中のとき、図５（ｃ）
はスキューが大のときの動作を示している。図５（ａ）
のときは誤差加算を止め、図５（ｂ）のときは誤差加算
を行う。その結果として水平ブランキングパルスＷＢＬ
部分の絵柄部分の書き込み開始時点が変化する。図５
（ｃ）のときは、スキュー大のときであり、誤差加算を
すると水平分ランキングパルスＷＢＬが無くなることを
防いでいる。

【００３２】これは、ＦＩＦＯメモリを利用する時の基
本的事項であるが、読み出し時に絵柄部分の画素数をあ
る水平ラインでいくつ読み出せばよいかの判断がつかな
いためである。たとえば、ｍライン目で７６８画素書き
込んだ後、スキューが生じてｍ＋１ライン目が７６０画
素になり、ｍ＋２ライン目で又７６８画素となったとす
る。読み出し画素数は、各ライン７６８画素となってい
るので、読み出した映像信号は画素（絵柄）の位置が水
平方向へずれてしまう。これを防ぐために上記のような
構成動作としている。またＦＩＦＯメモリを利用するの
は制御回路が簡単に済む等の利点があるためである。

【００３３】なお、メモリ１０８のデータ読み出しは、
読み出し制御回路２０１からの固定のクロック及びタイ
ミングパルスがブランキングリセット回路２０２に与え
られ、一定周期の読み出しリセットパルスＲＲがメモリ
１０８に供給される。またブランキングリセット回路２
０２からは、読み出しブランキングパルスＲＢＬが出力
されており、このパルス期間は、ゲート回路２０３から
メモリ１０８に供給されているクロックが停止される。
一方、この期間は、読み出したデジタル映像信号に対し
て同期付加回路２０４で水平同期信号が付加されて出力
される。

【００３４】

【発明の効果】以上述べたようにこの発明によれば，Ｖ
ＴＲ等再生信号の回転ヘッド切り替え時に発生するスキ
ューを補正しつつ，水平同期信号周波数のｎ倍のクロッ
クを得ることができ，従来方法では不能であった水平同
期周波数と垂直同期周波数の比を検出して非標準信号判
別を常時でき、産業上有効である。

【図面の簡単な説明】

【図１】この発明の一実施例を示す図。

【図２】図１の回路の動作を説明するために示した模式
図。

【図３】図１の回路の動作を説明するために示したタイ
ミングチャート。

【図４】この発明の他の実施例を示す図。

【図５】図４の回路の動作を説明するために示したタイ
ミングチャート。

【図６】従来のスキュー補正回路を示す図。

【図７】図６の回路の動作を説明するために示した模式
図。

【図８】図６の回路の動作を説明するために示したタイ
ミングチャート。

【図９】標準／非標準判定回路の例を示す図。

【符号の説明】

３…位相比較器、４…ループフィルタ、５…電圧制御発
振器（ＶＣＯ）、３１…加算器、３２…デコーダ、３３
…メモリ、３５…読み出し制御回路、１０２…デジタル
ＰＬＬ回路、１０３…固定周波数発振器、１０５…ウイ
ンドウ回路、１０４…ゲート回路、１０７、２０２…ブ
ランキングリセット回路、１０８…ＦＩＦＯメモリ、１
０９、２０３…ゲート回路、２０１…読み出し制御回
路、２０４…同期付加回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】位相比較器と電圧制御発振器とを含み入力
   映像信号から同期分離された水平同期信号に位相同期し
   て発振する位相同期ループ回路と、 前記電圧制御発振器の発振位相情報と前記位相比較器の
   出力である位相誤差情報とを加算し、前記水平同期信号
   と一定の位相関係を持つ信号を発生する位相発生手段
   と、 前記入力映像信号を書き込むための記憶手段と、 前記位相発生手段からの出力信号によって、前記記憶手
   段の書き込みアドレスの初期化パルスを発生し、前記記
   憶手段の書き込みタイミングを制御するデコーダと、 前記書き込みアドレスの初期化パルスの平均周期となる
   一定周期で、前記記憶手段の読み出しアドレスをリセッ
   トするための読み出しリセットパルスを発生する読み出
   し制御手段と、 前記電圧制御発振器から出力されている水平周波数のｎ
   倍のクロックを用いて前記入力映像信号から同期分離さ
   れた垂直同期信号の周期を計測して、水平同期周波数と
   垂直同期周波数の周波数比が規定値以内かどうかを検出
   し、前記入力映像信号が標準信号か非標準信号かを判定
   する標準／非標準判定手段とを具備したことを特徴とす
   るスキュー補正装置。
2. 【請求項２】位相比較器と電圧制御発振器とを含み入力
   映像信号から同期分離された水平同期信号に位相同期し
   て発振する位相同期ループ回路と、 前記電圧制御発振器の発振位相情報と前記位相比較器の
   出力である位相誤差情報とを加算し、前記水平同期信号
   と一定の位相関係を持つ信号を発生する位相発生手段
   と、 前記位相発生手段における前記位相誤差情報の加算を前
   記水平同期信号より遅延せしめる手段と，前記位相発生
   手段の出力をデコードして水平ブランキング期間に対応
   したブランキングパルスを発生するブランキング発生手
   段と、 前記入力映像信号を前記水平ブランキング期間で書き込
   みを停止し、読み出ししを行うメモリ手段と、 前記メモリ手段から読み出した出力映像信号にブランキ
   ング同期信号を付加する手段とを具備したことを特徴と
   するスキュー補正装置。
3. 【請求項３】位相比較器と電圧制御発振器とを含み入力
   映像信号から同期分離された水平同期信号に位相同期し
   て発振する位相同期ループ回路と、 前記電圧制御発振器の発振位相情報と前記位相比較器の
   出力である位相誤差情報とを加算し、前記水平同期信号
   と一定の位相関係を持つ信号を発生する位相発生手段
   と、 前記位相発生手段における前記位相誤差情報の加算演算
   を前記水平同期信号より遅延せしめる手段と，前記位相
   発生手段の出力をデコードして水平ブランキング期間に
   対応したブランキングパルスを発生するブランキング発
   生手段と、 前記入力映像信号を前記水平ブランキング期間で書き込
   みを停止し、読み出ししを行うメモリ手段と、 前記電圧制御発振器の発振位相情報から前記水平ブラン
   キングパルス幅より時間が小さいウインドウパルスを発
   生するウインドウパルス発生手段と、 前記遅延せしめられた加算演算情報を前記ウインドウパ
   ルスでゲートし、映像ブランキング区間をこえるような
   大きなスキューに対して位相比較誤差と前記発振位相情
   報との加算を禁止するゲート手段とを具備したことを特
   徴とするスキュー補正装置