JPH0814609B2 - Ｉｃテスト装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はICの機能試験を行うICテスト装置に係り、特
に複数の試験信号パターンの出力や被試験ICの出力結果
の判定時に生ずるタイミング誤差を自動的に補正する機
能を有するICテスト装置に係る。

従来の技術 半導体集積回路技術の進歩に伴い、ICの高密度、高速
化が進んでおり、これらのICテストするICテスト装置に
はテストできるピン数の増加とテスト速度の向上が望ま
れている。テストピン数の増加に比例してタイミング誤
差補正に必要な時間は増大する。加えてテスト速度の向
上によりテストタイミングは必然的に高精度化が要求さ
れ、タイミング誤差補正にはより多くの時間が必要とな
る。

通常、ICテスト装置はテストピン単位で試験信号パタ
ーンの供給と被試験ICの出力結果の判定を行う機能を有
しており（このハードウェアをピンエレクトロニクスと
呼ぶ）、試験信号パターンの発生には信号波形の立上
り、立下りのタイミングを規定するために２乃至４の独
立したタイミング信号が必要であり、さらに、被試験IC
の出力結果の判定を行う比較回路にも、判定タイミング
を規定するためのタイミング信号が必要となる。補正す
べきタイミング信号の数はピン当りのタイミング信号数
とテストピン数に比例し、市販の多ピンテスタ（256ピ
ン）では1000以上となる。

従来のICテスト装置では、ミニコンピュータクラスの
能力を有するメインコントローラが、ピンエレクトロニ
クス群を含むICテスト装置全体を一括して制御してお
り、上述したタイミング誤差補正を１ピンずつシリアル
処理で実行していた。また、上記タイミング誤差補正に
おける時間標準として基準タイミング信号発生器を設
け、補正の対象となる１つのピンエレクトロニクスに接
続し、これをスイッチによって切換えながら補正を実行
していた。

発明が解決しようとする問題点 上記のごとく従来のICテスト装置ではタイミング誤差
補正は１ピンずつシリアル処理でしか実行できず、多大
な時間を要しており、テストピン数の増加とともにテス
ト効率上大きな問題となっていた。

問題点を解決するための手段 本発明は上記の問題点を解決すべく考案されたもので
あり、試験タイミング発生回路と試験タイミング調整回
路のいずれか一方と、試験パターン供給回路と試験結果
判定回路とを入出力チャネル毎に有し、被試験ICへの試
験信号パターンの供給と、それに対する被試験ICの応答
結果の良否判定を行うICテスト装置において、前記入出
力チャネルを２以上のグループに分割したときの各々の
分割単位毎に設置され、且つ該設置単位における試験パ
ターン供給タイミングと試験結果判定タイミングの誤差
計測、及び誤差補正に係る演算、制御を行うコントロー
ラと、前記タイミング誤差計測における時間標準となる
基準タイミング信号発生器と、該基準タイミング信号発
生器の出力信号をすべての前記試験結果判定回路の入力
端に、同時に分配、供給する手段とを備えてなることを
特徴とする。

作用 本発明によるICテスト装置では、タイミング補正用の
時間標準として設けた基準タイミング信号発生器の出力
信号を前記ピンエレクトロニクス群に同時に分配供給
し、且つ、ピンエレクトロニクス群を２以上のグループ
に分割した分割単位ごとに独立動作可能なコントローラ
を設置している。コントローラは各ブロックにおけるタ
イミング誤差計測、及び誤差補正にかかわる演算、制御
を行うことができる。本構成により、基準タイミング信
号の送出とピンエレクトロニクスにおける応答結果の蓄
積はテストピン間で完全にパラレル動作が実現でき、該
応答結果の判定や判定結果に伴うピンエレクトロニクス
上での各種条件設定等、前記コントローラがかかわる処
理は前記分割ブロック間でパラレル動作が実現できる。
分割ブロック内での前記コントローラがかかわる処理は
シリアル処理となるが、上述したタイミング補正にかか
わる処理をすべてシリアル処理で実行していた従来装置
に比べ、処理時間は分割ブロック数分の１以上に短縮す
ることができる。例えば、動作レート100MHz、総テスト
ピン数256ピンのテスタにおいて４ピン／ブロック〜16
ピン／ブロック（分割数64〜16）程度の構成をとった場
合、基準タイミングパルスの送出ビット数とコントロー
ラのクロックレートを各々10Kbit、10MHzと仮定する
と、処理時間は従来の1/200〜1/100程度と大幅に短縮す
ることができる。以下図面に基ずき、実施例について説
明する。

実施例 第１図に本発明によるICテスト装置のタイミング系の
一実施例を示す。第２図に本発明によるICテスト装置の
ピンエレクトロニクスの一構成例を示す。第２図に示す
波形整形回路３、パターン発生回路７、ドライバ回路４
によって構成される試験パターン供給回路Ａと、比較回
路５、比較結果蓄積回路６によって構成される試験結果
判定回路Ｂ、及び該試験パターン供給回路Ａと該試験結
果判定回路Ｂの動作タイミングを規定するタイミング発
生回路２の各テストユニット群を基本構成要素とするピ
ンエレクトロニクス９−１〜９−ｎが、被試験ICの入出
力ピン１−１〜１−ｎに対応してｎ個用意されている
（第１図）。ピンエレクトロニクスｍ個を１つの単位と
してブロック分割され、各ブロックS1〜Skにはブロック
内バス100を介してコントローラ８がブロック内テスト
ユニット群と接続されている。一方、試験信号パターン
の発生や被試験ICの応答結果判定のタイミング誤差を補
正するために、タイミング誤差補正時の時間基準となる
基準タイミング信号発生器11が用意され、該基準タイミ
ング信号発生器11の出力は信号分配器14によって、すべ
てのピンエレクトロニクス９から被試験ICの入出力ピン
に至る信号線群に同時に分配供給できるようになってい
る。各ピンエレクトロニクス９−１〜９−ｎにおいてテ
スト実行時に必要な試験信号パターンの発生や被試験IC
の応答結果判定の動作周期と基準タイミング信号発生器
11の動作周期を規定するクロック信号は、レート発生器
10から同時に分配供給される。さらに、コントローラ８
−１〜８−ｋ、レート発生器10、及び基準タイミング信
号発生器11は上位バス200を介してメインコントローラ1
5と接続されている。

試験信号パターンは以下のようにして生成される。す
なわち、試験信号パターンの送出レートはレート発生器
10のクロック周波数で決まり、タイミング発生回路２に
設定された波形整形用タイミングエッジ２−ａ〜２−ｄ
の出力タイミングで試験信号パターンの各周期における
波形の立上り、立下りの開始時刻が決定され、各周期に
おけるパターンのモードとレベル、例えば、RZ（Return
to Zero）信号のローレベルやNRZ（Non−Return to Ze
ro）信号のハイレベルといった指定は、パターン発生回
路７の出力データに基づいて波形整形回路３で行われ、
整形された試験信号パターンは、ドライバ回路４からそ
れに接続された被試験ICの入力ピンに送出される。

一方、試験信号パターン入力に対する被試験ICの応答
結果は以下のように判定される。すなわち、比較回路５
の一方の入力には被試験ICの応答結果の期待値レベルが
設定され、（単純には被試験ICの出力期待信号の中間レ
ベルに設定される）他方の入力に被試験ICの出力ピンが
接続され、タイミング発生回路２に設定された応答結果
判定用タイミングエッジ２−ｅの出力タイミングで両入
力の信号レベルが比較され、結果が比較結果蓄積回路６
に蓄積される。

各テストユニットの特性ばらつきや、テストユニット
間の接続線路長、さらには周囲温度や電源電圧等の変動
によって、試験信号パターンの出力タイミングと被試験
ICの応答結果判定タイミングはピン毎にばらつく。これ
らのタイミング誤差補正は、１つの時間基準に対して上
述したテスト動作タイミングを規定する信号、すなわ
ち、タイミング発生回路２が発生するタイミングエッジ
２−ａ〜２−ｅを調整することによって実現できる。タ
イミング誤差補正時の時間基準となる基準タイミング信
号発生器11には、出力遅延時間タイミングが較正された
高精度な信号発生源を用いる。

まず、各ピンエレクトロニクス９−１〜９−ｎでは予
め、各コントローラが属するブロックのブロックコント
ローラ８の制御によって、比較回路５の基準電圧を比較
すべき電圧レベル（例えば入力信号の中間レベル）に設
定し、スイッチ18を開放、スイッチ16、17を接続して基
準タイミング信号発生器11とすべてのピンエレクトロニ
クスを接続し、タイミング誤差補正処理の実行準備を行
う。

続いて、各ピンエレクトロニクスでは信号分配器14を
経て全ピン一斉に比較回路５に入力される基準タイミン
グ信号をもとに、試験結果判定用タイミングエッジ２−
ｅの誤差補正に移る。被調整エッジ２−ｅのタイミング
をある値に設定しておいて、基準タイミング信号発生器
11の出力タイミングを被調整エッジのタイミング設定値
近傍でスキャンし、両者が一致するタイミングを比較回
路５で検出してこれをスキューゼロ点タイミングとして
記憶する。試験結果判定用タイミングエッジ２−ｅの誤
差は、スキューゼロ点タイミングと被調整エッジの設定
タイミングの差によって与えられ、これをオフセット値
として例えば比較結果蓄積回路６に記憶する。

次に、スイッチ18を接続、被試験ICを未接続として基
準タイミング信号発生器11から基準タイミング信号を全
ピンに送出し、各ピンエレクトロニクスから被試験ICに
至る信号線路の端点で反射された該基準タイミング信号
を比較回路５に入力する。反射によって生ずる該入力波
形の立上り、もしくは立下り部分の階段状の時間ずれ量
を、比較回路５に加える基準電圧を例えば入力信号レベ
ルの1/4、及び3/4としたときに、試験結果判定用タイミ
ングエッジをスキャンすることによって検出されるスキ
ューゼロ点のタイミング差から求めることができる。そ
のタイミング差は上記信号線路を往復する伝搬遅延時間
に等しいので、以上の手順でピンエレクトロニクス−被
試験IC間の信号線路長が計測でき、計測値と基準値のず
れを信号線路長のオフセット値として、例えば、比較結
果蓄積回路６に記憶する。

次に、タイミング誤差測定を終えた試験結果判定用タ
イミングエッジ２−ｅを基準タイミングとして、試験パ
ターン供給タイミングエッジ２−ａ〜２−ｄの誤差測定
を順次行う。被調整エッジのタイミングをある値に設定
しておいて、基準となる試験結果判定用エッジのタイミ
ングをスキャンすることによって両者のタイミングスキ
ューゼロ点を比較回路５で求める。試験パターン供給タ
イミングエッジの誤差は、ゼロ点タイミングと被調整エ
ッジの設定タイミングの差を求め、さらに、その値に試
験結果判定用タイミングエッジの誤差に相当するオフセ
ット値を加えることによって測定でき、これを例えば比
較結果蓄積回路６に記憶する。

以上の操作によって求まった、各種タイミング誤差デ
ータをオフセット値としてタイミング設定データから差
引くことによって誤差のないタイミングを発生できる。
例えば、試験パターン供給用エッジのタイミング設定で
は、該エッジの誤差量とピンエレクトロニクス−被試験
IC間線路長誤差量をタイミング設定値から差引いたタイ
ミングを発生するように該エッジの出力タイミングを選
定すればよい。また、試験結果判定タイミングエッジの
設定では、該エッジの誤差量とピンエレクトロニクス−
被試験IC間線路長誤差量をタイミング設定値から差引い
たタイミングを発生するように該エッジの出力タイミン
グを選定すればよい。

試験結果判定用タイミングエッジのスキューゼロ点検
出では次の手順が繰返される。

すなわち、（１）基準タイミングエッジのタイミング
設定、（２）被調整エッジのタイミング設定、（３）パ
ターン出力、（４）比較回路の応答結果蓄積、（５）応
答結果の読出し、（６）応答結果のスキューゼロ判定、
（７）基準タイミングエッジのタイミング変更、（８）
タイミング誤差量の算出、及び（９）タイミング誤差量
の記憶である。ただし、ピンエレクトロニクス−被試験
IC間の信号線路長測定時には手順（２）は不要である。

試験結果判定用タイミングエッジの誤差計測では基準
タイミングエッジとして基準タイミング信号発生器11の
出力を利用している。従って、上記の手順の中で、
（１）、（３）、（４）、（７）はテストピン間でパラ
レル処理が行え、コントローラ８の処理が関与する手順
（２）、（５）、（６）、（８）、（９）はブロック間
でパラレル処理が行われる。一方、ピンエレクトロニク
ス−被試験IC間の信号線路長と、試験パターン供給タイ
ミングエッジの誤差計測では基準タイミングエッジとし
て試験結果判定タイミングエッジを利用するため手順
（１）、（７）はブロック間でのパラレル処理となる。
被調整エッジと基準タイミングエッジの立上り、立下り
にはともにジッタ等によるダイナミックなゆらぎが生ず
るため、スキューゼロ点の判定には通常Kbitから100Kbi
tの長さのタイミング信号パターンを加え、比較回路ロ
ーレベル出力、もしくはハイレベル出力となるビット数
が入力ビット数の50％近傍になったときをスキューゼロ
点と判定する。例えば、動作レート100MHzのテスタにお
いて基準信号パターン長を10Kbitとした場合、上記手順
（３）に要する時間は100μｓとなる。一方メインコン
トローラ15とコントローラ８にマイクロプロセッサを適
用するとして、両者のクロックレートをともに10MHzと
した場合、１インストラクションの処理時間は、0.5〜
１μｓ程度となる。テストピン間でのパラレル処理
（１）、（３）、（４）、（７）のうちコントローラが
関与する処理（１）、（４）、（７）を実行するにはせ
いぜい６インストラクション程度ですむ。従って、テス
トピンでのパラレル処理に要する時間はほとんど基準信
号パターンの送出時間であり100μｓと見積れる。ブロ
ック間でのパラレル処置（１）、（２）、（３）、
（５）、（６）、（７）、（８）には１ピン当り10イン
ストラクション程度を要するので、上記条件下では処理
時間は５〜10μｓ程度と見積れる。

従って、１分割ブロック当りのピン数がｍのとき、全
ピンの１タイミングエッジの１タイミング設定値と基準
タイミングとのスキューゼロ比較に要する処理時間は、
（100＋10m）μｓ程度となる。例えば、４ピン／ブロッ
ク〜16ピン／ブロック構成では、処理時間は140〜260μ
ｓ程度である。単純なシリアル処理で行った場合には１
ピン当りに必要な上記処理時間（100＋10）μｓのピン
数倍を要し、例えば、200〜500ピンの多ピンテスタで
は、20〜50msが必要となり、本発明による処理は100〜2
00倍の高速化が実現できる。

本実施例では、各ピン毎にタイミング発生回路２を設
置した場合について示したが、タイミング発生回路を全
ピンが共有する場合においては、第１図のタイミング発
生回路２をタイミング調整回路に置き換えて、上述した
手順を踏むことによって同様のタイミング補正が実現で
きる。本発明の構成要素であるコントローラ８は、上記
の説明のごとく、データ転送、データ演算、比較等の単
純な処理を行う能力を有していればよく、８〜16bjtの
廉価な市販の１チップマイクロプロセッサで十分まかな
える。

本発明では、信号分配器14によって基準タイミング信
号発生器11からの信号がすべてのピンエレクトロニクス
に同時に供給されており、基準タイミング信号発生器−
ピンエレクトロニクス間の信号線路長ばらつきによって
もタイミング誤差は生じるが、例えば、以下のように信
号分配器14を構成することにより、その誤差を小さく抑
えることができる。信号分配器はテストピン数分の信号
分配を信号源と同程度の信号振幅で行われなければなら
ないが、これは例えば、第３図に示した本発明における
信号分配器14の一実施例のごとく、１入力多出力のOR型
論理ゲートをツリー状に接続することによって実現で
き、例えば、ゲート遅延時間が100ps程度のゲートアレ
イ等のLSIを利用し、１入力２出力の論理ゲートを用い
れば、1:1000の分配でも各信号経路はゲート10段の直列
接続で構成できる。従って、論理ゲート間の接続配線長
が同一になるようにレイアウトすれば、ゲート遅延やゲ
ート間接続配線遅延に５％程度の大きいばらつきが生じ
ても、各信号線路長のばらつきは50ps程度に抑えること
ができる。現状のLSIテスタで保証している総合タイミ
ング精度は±500ps以上であり、上記信号線路長のばら
つきは精度上問題とならない。

発明の効果 上記の説明から明らかなように、本発明によるICテス
ト装置では、基準タイミング信号を全ピン一斉に分配供
給する機能と、前記分割ブロック単位に設置したコント
ローラ郡の機能によってタイミング補正処理の大部分が
パラレル処理化できるため、タイミング補正に要する時
間は、従来のシリアル処理と比べて、大幅に短縮でき
る。例えば、200〜500ピンのテスタで４ピン〜16ピン／
ブロック構成をとった場合、処理時間は1/100〜1/200程
度に短縮される。

【図面の簡単な説明】

第１図は本発明におけるICテスト装置のタイミング系の
一実施例を示すブロック図である。 第２図は本発明にICテスト装置のピンエレクトロニクス
の一実施例を示すブロック図である。 第３図は本発明におけるICテスト装置の一構成要素であ
る信号分配器の一実施例である。 １……被試験IC １−１〜１−ｎ……入出力ピン ２……タイミング発生回路 ２−ａ〜２−ｄ……試験パターン出力用タイミングエッ
ジ信号 ２−ｅ……試験結果判定用タイミングエッジ信号 ３……波形整形回路 ４……ドライバ回路 ５……比較回路 ６……比較結果蓄積回路 ７……パターン発生回路 ８−１〜８−ｋ……コントローラ ９−１〜９−ｎ……ピンエレクトロニクス 10……レート発生器 11……基準タイミング信号発生器 14……信号分配器 15……メインコントローラ 16、17……スイッチ 18……スイッチ 20−１〜20−ｎ……論理ゲート Ａ……試験パターン供給回路 Ｂ……試験結果判定回路 S1〜Sk……分割ブロック ａ……入力端 ｂ−１〜ｂ−ｍ……出力端 100……ブロック内バス 200……上位バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】試験タイミング発生回路と試験タイミング
   調整回路のいずれか一方と、試験パターン供給回路と試
   験結果判定回路とを入出力チャネル毎に有し、被試験IC
   への試験記号パターンの供給と、それに対する被試験IC
   の応答結果の良否判定を行うICテスト装置において、前
   記入出力チャネルを２以上のグループに分割したときの
   各々の分割単位毎に設置され、且つ該設置単位における
   試験パターン供給タイミングと試験結果判定タイミング
   の誤差計測、及び誤差補正にかかる演算、制御を行うコ
   ントローラと、前記タイミング誤差計測における時間標
   準となる基準タイミング信号発生器と、該基準タイミン
   グ信号発生器の出力信号をすべての前記試験結果判定回
   路の入力端に、同時に分配、供給する手段とを備えてな
   ることを特徴とするICテスト装置。