JPH08147965A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08147965A JPH08147965A JP6280418A JP28041894A JPH08147965A JP H08147965 A JPH08147965 A JP H08147965A JP 6280418 A JP6280418 A JP 6280418A JP 28041894 A JP28041894 A JP 28041894A JP H08147965 A JPH08147965 A JP H08147965A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Dram (AREA)
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Abstract
(57)【要約】
【目的】フラッシュライト機能を有するＶＲＡＭにおい
て、セルアレイ内の回路を増やさずに、比較的簡単でノ
イズに強い電位切換回路を付加するだけで、電源電位が
低い領域においてもビット線を短時間で十分に確実にプ
リチャージする。 【構成】メモリセルアレイのビット線対をビット線トラ
ンスファゲート対Ｑ１、Ｑ２によりメモリセルおよびプ
リチャージ・イコライズ回路１０側の第１のビット線対
およびカラム選択用トランスファゲート対ＣＳ、ＣＳ側
の第２のビット線対に分割し、第２のビット線対の各ビ
ット線に対応してフラッシュライト用の第１のＭＯＳト
ランジスタＱ７および第２のＭＯＳトランジスタＱ８の
各一端を接続し、その各他端の電位を電位切換回路１６
によりビット線プリチャージ電位ＶＢＬあるいは所定の
基準電位ＶＳＳに設定することを特徴とする。
て、セルアレイ内の回路を増やさずに、比較的簡単でノ
イズに強い電位切換回路を付加するだけで、電源電位が
低い領域においてもビット線を短時間で十分に確実にプ
リチャージする。 【構成】メモリセルアレイのビット線対をビット線トラ
ンスファゲート対Ｑ１、Ｑ２によりメモリセルおよびプ
リチャージ・イコライズ回路１０側の第１のビット線対
およびカラム選択用トランスファゲート対ＣＳ、ＣＳ側
の第２のビット線対に分割し、第２のビット線対の各ビ
ット線に対応してフラッシュライト用の第１のＭＯＳト
ランジスタＱ７および第２のＭＯＳトランジスタＱ８の
各一端を接続し、その各他端の電位を電位切換回路１６
によりビット線プリチャージ電位ＶＢＬあるいは所定の
基準電位ＶＳＳに設定することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に例えば画像データ記憶用のＶＲＡＭ（VIDEO Ra
ndum Access Memory）などのようにフラッシュライト
（一括書込み）機能を有する半導体メモリに関する。
り、特に例えば画像データ記憶用のＶＲＡＭ（VIDEO Ra
ndum Access Memory）などのようにフラッシュライト
（一括書込み）機能を有する半導体メモリに関する。
【０００２】
【従来の技術】図４は、従来のＶＲＡＭのコア部を構成
するメモリセルアレイの一部（説明の簡単化のために２
カラム分のみ）を示している。図４において、ＭＣはダ
イナミック型のメモリセル、ＷＬはワード線であり、そ
れぞれ代表的に２個、１本を示している。相補的なビッ
ト線対（ＢＬｉ、／ＢＬｉ）は、それぞれビット線トラ
ンスファゲート対（Ｑ１、Ｑ２）およびカラム選択用ト
ランスファゲート対（ＣＳ、ＣＳ）を介して複数のデー
タ線対（ＤＱＲｉ、／ＤＱＲｉ）のうちの一対に接続さ
れている。
するメモリセルアレイの一部（説明の簡単化のために２
カラム分のみ）を示している。図４において、ＭＣはダ
イナミック型のメモリセル、ＷＬはワード線であり、そ
れぞれ代表的に２個、１本を示している。相補的なビッ
ト線対（ＢＬｉ、／ＢＬｉ）は、それぞれビット線トラ
ンスファゲート対（Ｑ１、Ｑ２）およびカラム選択用ト
ランスファゲート対（ＣＳ、ＣＳ）を介して複数のデー
タ線対（ＤＱＲｉ、／ＤＱＲｉ）のうちの一対に接続さ
れている。
【０００３】上記メモリセルＭＣとビット線トランスフ
ァゲート対（Ｑ１、Ｑ２）との間のビット線対（第１の
ビット線対）には、ビット線プリチャージ・イコライズ
回路１０およびビット線電位リストア用のＰチャネルセ
ンスアンプ１１が接続されている。
ァゲート対（Ｑ１、Ｑ２）との間のビット線対（第１の
ビット線対）には、ビット線プリチャージ・イコライズ
回路１０およびビット線電位リストア用のＰチャネルセ
ンスアンプ１１が接続されている。
【０００４】また、上記ビット線トランスファゲート対
（Ｑ１、Ｑ２）とカラム選択用トランスファゲート対
（ＣＳ、ＣＳ）との間のビット線対（第２のビット線
対）には、ビット線対間電位センス用のＮチャネルセン
スアンプ１２、およびフラッシュライト用の第１のＮＭ
ＯＳトランジスタＱ７、第２のＮＭＯＳトランジスタＱ
８の各一端が接続されている。上記第１のＮＭＯＳトラ
ンジスタＱ７、第２のＮＭＯＳトランジスタＱ８の各他
端は一括され、接地電位（ＶＳＳ）ノードに接続されて
いる。
（Ｑ１、Ｑ２）とカラム選択用トランスファゲート対
（ＣＳ、ＣＳ）との間のビット線対（第２のビット線
対）には、ビット線対間電位センス用のＮチャネルセン
スアンプ１２、およびフラッシュライト用の第１のＮＭ
ＯＳトランジスタＱ７、第２のＮＭＯＳトランジスタＱ
８の各一端が接続されている。上記第１のＮＭＯＳトラ
ンジスタＱ７、第２のＮＭＯＳトランジスタＱ８の各他
端は一括され、接地電位（ＶＳＳ）ノードに接続されて
いる。
【０００５】なお、ＶＰＬはキャパシタプレート電位、
ＶＢＬはビット線プリチャージ電位、ＥＱＬはイコライ
ズ信号、ＳＡＰはＰチャネルセンスアンプ用のセンスイ
ネーブル信号、／ＳＡＮはＮチャネルセンスアンプ用の
センスイネーブル信号、φＴはビット線トランスファゲ
ート制御信号、ＦＷＧ１は第１のフラッシュライト信
号、ＦＷＧ２は第２のフラッシュライト信号、ＣＳＬは
カラム選択信号である。
ＶＢＬはビット線プリチャージ電位、ＥＱＬはイコライ
ズ信号、ＳＡＰはＰチャネルセンスアンプ用のセンスイ
ネーブル信号、／ＳＡＮはＮチャネルセンスアンプ用の
センスイネーブル信号、φＴはビット線トランスファゲ
ート制御信号、ＦＷＧ１は第１のフラッシュライト信
号、ＦＷＧ２は第２のフラッシュライト信号、ＣＳＬは
カラム選択信号である。
【０００６】図５は、図４の回路の動作例を説明するた
めに、主要信号の時間変化の一例を示している。次に、
図４の回路の動作例について、図５を参照しながら簡単
に説明する、まず、／ＲＡＳ（ロウアドレスストロー
ブ）信号が“Ｈ”レベル（非活性状態）の時、イコライ
ズ信号ＥＱＬは“Ｈ”レベル（活性状態）になり、イコ
ライズ回路１０はオン状態になる。これにより、Ｐチャ
ネルセンスアンプ側の第１のビット線対はイコライズ回
路１０を介してビット線電位ＶＢＬにプリチャージ・イ
コライズされ、Ｎチャネルセンスアンプ側の第２のビッ
ト線対はビット線トランスファゲート対（Ｑ１、Ｑ２）
を介してビット線電位ＶＢＬにプリチャージされる。
めに、主要信号の時間変化の一例を示している。次に、
図４の回路の動作例について、図５を参照しながら簡単
に説明する、まず、／ＲＡＳ（ロウアドレスストロー
ブ）信号が“Ｈ”レベル（非活性状態）の時、イコライ
ズ信号ＥＱＬは“Ｈ”レベル（活性状態）になり、イコ
ライズ回路１０はオン状態になる。これにより、Ｐチャ
ネルセンスアンプ側の第１のビット線対はイコライズ回
路１０を介してビット線電位ＶＢＬにプリチャージ・イ
コライズされ、Ｎチャネルセンスアンプ側の第２のビッ
ト線対はビット線トランスファゲート対（Ｑ１、Ｑ２）
を介してビット線電位ＶＢＬにプリチャージされる。
【０００７】次に、／ＲＡＳ信号が“Ｌ”レベル（活性
状態）になり、ロウアドレスが取り込まれると、まず、
ＥＱＬ信号が“Ｌ”レベル（非活性状態）になり、イコ
ライズ回路１０がオフ状態になる。これにより、ビット
線が電源電位ＶＣＣ、接地電位ＶＳＳ、ビット線電位Ｖ
ＢＬから切り離される。そして、取り込まれたロウアド
レスに対応したワード線が選択されると、選択されたロ
ウのメモリセルのデータがビット線に読み出され、さら
に、センスアンプ１２が動作してビット線対間の電位差
が増幅され、センスアンプ１１が動作してビット線対の
電位が確定する。
状態）になり、ロウアドレスが取り込まれると、まず、
ＥＱＬ信号が“Ｌ”レベル（非活性状態）になり、イコ
ライズ回路１０がオフ状態になる。これにより、ビット
線が電源電位ＶＣＣ、接地電位ＶＳＳ、ビット線電位Ｖ
ＢＬから切り離される。そして、取り込まれたロウアド
レスに対応したワード線が選択されると、選択されたロ
ウのメモリセルのデータがビット線に読み出され、さら
に、センスアンプ１２が動作してビット線対間の電位差
が増幅され、センスアンプ１１が動作してビット線対の
電位が確定する。
【０００８】次に、／ＲＡＳ信号が再び“Ｈ”レベルに
なると、ＥＱＬは信号“Ｈ”レベルに戻り、イコライズ
回路１０はオン状態になる。これにより、再び、第１の
ビット線対はイコライズ回路１０を介してビット線電位
ＶＢＬにプリチャージ・イコライズされ、第２のビット
線対はビット線トランスファゲート対（Ｑ１、Ｑ２）を
介してビット線電位ＶＢＬにプリチャージされる。
なると、ＥＱＬは信号“Ｈ”レベルに戻り、イコライズ
回路１０はオン状態になる。これにより、再び、第１の
ビット線対はイコライズ回路１０を介してビット線電位
ＶＢＬにプリチャージ・イコライズされ、第２のビット
線対はビット線トランスファゲート対（Ｑ１、Ｑ２）を
介してビット線電位ＶＢＬにプリチャージされる。
【０００９】上記したような動作では、センスアンプ１
２が動作を開始する前にビット線が十分にイコライズさ
れていることが必要であり、第２のビット線対がビット
線トランスファゲート対（Ｑ１、Ｑ２）を介してビット
線電位ＶＢＬに十分にプリチャージされていることが必
要である。
２が動作を開始する前にビット線が十分にイコライズさ
れていることが必要であり、第２のビット線対がビット
線トランスファゲート対（Ｑ１、Ｑ２）を介してビット
線電位ＶＢＬに十分にプリチャージされていることが必
要である。
【００１０】これに関して、電源電位ＶＣＣが高い領域
（例えば５Ｖ）では、ビット線トランスファゲート用の
トランジスタ（Ｑ１、Ｑ２）の能力が高く、その閾値電
圧Ｖthが電源電位ＶＣＣに対して比較的に小さいので、
第２のビット線対がビット線電位ＶＢＬに短時間で十分
にプリチャージされる。
（例えば５Ｖ）では、ビット線トランスファゲート用の
トランジスタ（Ｑ１、Ｑ２）の能力が高く、その閾値電
圧Ｖthが電源電位ＶＣＣに対して比較的に小さいので、
第２のビット線対がビット線電位ＶＢＬに短時間で十分
にプリチャージされる。
【００１１】しかし、電源電位ＶＣＣが低い領域では、
ビット線トランスファゲート用のトランジスタ（Ｑ１、
Ｑ２）の能力が低下し、その閾値電圧Ｖthが電源電位Ｖ
ＣＣに対して無視できなくなり、第２のビット線対がビ
ット線電位ＶＢＬに短時間で十分にプリチャージされる
ことは困難になる。このように第２のビット線対が十分
にプリチャージされないと、次のサイクルでのセンス動
作のマージンが大幅に低下し、メモリセルからの読み出
しデータを誤ってセンスしてしまうおそれがある。
ビット線トランスファゲート用のトランジスタ（Ｑ１、
Ｑ２）の能力が低下し、その閾値電圧Ｖthが電源電位Ｖ
ＣＣに対して無視できなくなり、第２のビット線対がビ
ット線電位ＶＢＬに短時間で十分にプリチャージされる
ことは困難になる。このように第２のビット線対が十分
にプリチャージされないと、次のサイクルでのセンス動
作のマージンが大幅に低下し、メモリセルからの読み出
しデータを誤ってセンスしてしまうおそれがある。
【００１２】上記したような問題に対する解決策として
考えられる第１の方法は、ビット線トランスファゲート
用トランジスタ（Ｑ１、Ｑ２）の挿入を廃止してそのト
ランジスタの閾値電圧Ｖth分の電位低下をなくすること
により、第２のビット線対を十分にプリチャージするこ
とである。
考えられる第１の方法は、ビット線トランスファゲート
用トランジスタ（Ｑ１、Ｑ２）の挿入を廃止してそのト
ランジスタの閾値電圧Ｖth分の電位低下をなくすること
により、第２のビット線対を十分にプリチャージするこ
とである。
【００１３】しかし、上記したようにビット線トランス
ファゲート用トランジスタ（Ｑ１、Ｑ２）が廃止される
と、センスアンプ１２の初期センス動作時の見掛け上の
ビット線容量が大きくなり、高速かつ確実なセンス動作
が困難になる。
ファゲート用トランジスタ（Ｑ１、Ｑ２）が廃止される
と、センスアンプ１２の初期センス動作時の見掛け上の
ビット線容量が大きくなり、高速かつ確実なセンス動作
が困難になる。
【００１４】また、前記解決策として考えられる第２の
方法は、ビット線トランスファゲート用トランジスタ
（Ｑ１、Ｑ２）のゲート電位を所定期間（例えば／ＲＡ
Ｓ信号が“Ｈ”レベルの期間）のみＶＣＣ＋Ｖth以上に
高くすることにより、上記トランジスタ（Ｑ１、Ｑ２）
を三極管領域で動作させ、上記トランジスタの閾値電圧
Ｖth分の電位低下をカバーし、第２のビット線対を十分
にプリチャージすることである。
方法は、ビット線トランスファゲート用トランジスタ
（Ｑ１、Ｑ２）のゲート電位を所定期間（例えば／ＲＡ
Ｓ信号が“Ｈ”レベルの期間）のみＶＣＣ＋Ｖth以上に
高くすることにより、上記トランジスタ（Ｑ１、Ｑ２）
を三極管領域で動作させ、上記トランジスタの閾値電圧
Ｖth分の電位低下をカバーし、第２のビット線対を十分
にプリチャージすることである。
【００１５】しかし、メモリチップ内の活性化されるべ
き全てのビット線トランスファゲート用トランジスタ
（Ｑ１、Ｑ２）のゲート電位を短時間で上記したような
ＶＣＣ＋Ｖth以上に高くするには、大容量、大面積のキ
ャパシタを用いた昇圧回路を必要とする。また、通常、
ＶＲＡＭは非同期方式で動作し、シリアルアクセスメモ
リ（ＳＡＭ）ポート側の動作、特にデータ出力時に発生
する電源ノイズによって上記昇圧回路が誤動作するおそ
れが非常に高い。
き全てのビット線トランスファゲート用トランジスタ
（Ｑ１、Ｑ２）のゲート電位を短時間で上記したような
ＶＣＣ＋Ｖth以上に高くするには、大容量、大面積のキ
ャパシタを用いた昇圧回路を必要とする。また、通常、
ＶＲＡＭは非同期方式で動作し、シリアルアクセスメモ
リ（ＳＡＭ）ポート側の動作、特にデータ出力時に発生
する電源ノイズによって上記昇圧回路が誤動作するおそ
れが非常に高い。
【００１６】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、電源電位が低い領域においてビット
線を短時間で十分にプリチャージすることが困難であ
り、センス動作のマージンが大幅に低下し、誤ったデー
タをセンスしてしまうおそれがあるという問題があっ
た。
半導体記憶装置は、電源電位が低い領域においてビット
線を短時間で十分にプリチャージすることが困難であ
り、センス動作のマージンが大幅に低下し、誤ったデー
タをセンスしてしまうおそれがあるという問題があっ
た。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、メモリセルアレイ内の回路を増やすことな
く、比較的簡単でノイズに強い電位切換回路を付加する
だけで、電源電位が低い領域においてもビット線を短時
間で十分に確実にプリチャージでき、メモリセルからの
読み出しデータを正確にセンスして出力し得る半導体記
憶装置を提供することを目的とする。
たもので、メモリセルアレイ内の回路を増やすことな
く、比較的簡単でノイズに強い電位切換回路を付加する
だけで、電源電位が低い領域においてもビット線を短時
間で十分に確実にプリチャージでき、メモリセルからの
読み出しデータを正確にセンスして出力し得る半導体記
憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明は、フラッシュラ
イト機能を有する半導体記憶装置において、ダイナミッ
ク型のメモリセルが行列状に配置されたメモリセルアレ
イと、同一行のメモリセルに接続されたワード線と、そ
れぞれ同一列のメモリセルに接続された相補的なビット
線対と、上記ビット線対の一端側に接続されたカラム選
択用トランスファゲート対と、上記カラム選択用トラン
スファゲート対に接続されたデータ線対と、上記ビット
線対の各ビット線にそれぞれ直列に挿入され、上記ビッ
ト線対を前記メモリセル側の第１のビット線対および前
記カラム選択用トランスファゲート対側の第２のビット
線対に分割する第１導電型のビット線トランスファゲー
ト対と、上記第１のビット線対に接続され、プリチャー
ジ・イコライズ期間にオン状態に制御されるビット線プ
リチャージ・イコライズ回路と、前記第１のビット線対
に接続された第２導電型の２個のＭＯＳトランジスタが
クロスカップルされ、所定期間駆動されるビット線電位
リストア用の第１のセンスアンプと、前記第２のビット
線対に接続された第１導電型の２個のＭＯＳトランジス
タがクロスカップルされ、所定期間駆動されるビット線
対間電位差センス用の第２のセンスアンプと、前記第２
のビット線対の各ビット線に対応して各一端が接続され
たフラッシュライト用の第１のＭＯＳトランジスタおよ
び第２のＭＯＳトランジスタと、上記第１のＭＯＳトラ
ンジスタおよび第２のＭＯＳトランジスタを、前記プリ
チャージ・イコライズ期間、非フラッシュライトモード
時およびフラッシュライトモード時の書込みデータに応
じてスイッチング制御するフラッシュライト制御回路
と、前記第１のＭＯＳトランジスタおよび第２のＭＯＳ
トランジスタの各他端に出力ノードが接続され、上記出
力ノードの電位をビット線初期電位設定用のビット線プ
リチャージ電位あるいは所定の基準電位に設定し得る電
位切換回路とを具備することを特徴とする。
イト機能を有する半導体記憶装置において、ダイナミッ
ク型のメモリセルが行列状に配置されたメモリセルアレ
イと、同一行のメモリセルに接続されたワード線と、そ
れぞれ同一列のメモリセルに接続された相補的なビット
線対と、上記ビット線対の一端側に接続されたカラム選
択用トランスファゲート対と、上記カラム選択用トラン
スファゲート対に接続されたデータ線対と、上記ビット
線対の各ビット線にそれぞれ直列に挿入され、上記ビッ
ト線対を前記メモリセル側の第１のビット線対および前
記カラム選択用トランスファゲート対側の第２のビット
線対に分割する第１導電型のビット線トランスファゲー
ト対と、上記第１のビット線対に接続され、プリチャー
ジ・イコライズ期間にオン状態に制御されるビット線プ
リチャージ・イコライズ回路と、前記第１のビット線対
に接続された第２導電型の２個のＭＯＳトランジスタが
クロスカップルされ、所定期間駆動されるビット線電位
リストア用の第１のセンスアンプと、前記第２のビット
線対に接続された第１導電型の２個のＭＯＳトランジス
タがクロスカップルされ、所定期間駆動されるビット線
対間電位差センス用の第２のセンスアンプと、前記第２
のビット線対の各ビット線に対応して各一端が接続され
たフラッシュライト用の第１のＭＯＳトランジスタおよ
び第２のＭＯＳトランジスタと、上記第１のＭＯＳトラ
ンジスタおよび第２のＭＯＳトランジスタを、前記プリ
チャージ・イコライズ期間、非フラッシュライトモード
時およびフラッシュライトモード時の書込みデータに応
じてスイッチング制御するフラッシュライト制御回路
と、前記第１のＭＯＳトランジスタおよび第２のＭＯＳ
トランジスタの各他端に出力ノードが接続され、上記出
力ノードの電位をビット線初期電位設定用のビット線プ
リチャージ電位あるいは所定の基準電位に設定し得る電
位切換回路とを具備することを特徴とする。
【００１９】
【作用】電位切換回路を有することにより、フラッシュ
ライト用のトランジスタを本来のフラッシュライト動作
だけでなく、ビット線イコライズ動作を行わせることが
可能になる。この場合、電位切換回路は、比較的簡単な
構成でノイズに強い特性を持たせることが可能になる。
ライト用のトランジスタを本来のフラッシュライト動作
だけでなく、ビット線イコライズ動作を行わせることが
可能になる。この場合、電位切換回路は、比較的簡単な
構成でノイズに強い特性を持たせることが可能になる。
【００２０】上記のような電位切換回路を付加するだけ
で、メモリセルアレイ内の回路を増やすことなく、電源
電位が低い領域においてもビット線を短時間で十分に確
実にプリチャージでき、メモリセルからの読み出しデー
タを正確にセンスして出力することが可能になる。
で、メモリセルアレイ内の回路を増やすことなく、電源
電位が低い領域においてもビット線を短時間で十分に確
実にプリチャージでき、メモリセルからの読み出しデー
タを正確にセンスして出力することが可能になる。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の半導体記憶装置の第１実
施例に係るフラッシュライト機能を有するＶＲＡＭのコ
ア部を構成するメモリセルアレイの一部（説明の簡単化
のために２カラム分のみ）を示している。
に説明する。図１は、本発明の半導体記憶装置の第１実
施例に係るフラッシュライト機能を有するＶＲＡＭのコ
ア部を構成するメモリセルアレイの一部（説明の簡単化
のために２カラム分のみ）を示している。
【００２２】図１において、ＭＣはダイナミック型のメ
モリセル（図示の簡単化のために２個のみ示している）
であり、行列状に配置されてメモリセルアレイを構成し
ており、そのキャパシタにはキャパシタプレート電位が
与えられている。ＷＬは上記メモリセルアレイの同一行
のメモリセルに接続されたワード線（代表的に１本のみ
示している）であり、ワード線駆動信号により所定期間
選択駆動される。ＢＬ０、／ＢＬ０およびＢＬ１、／Ｂ
Ｌ１はそれぞれ前記メモリセルアレイの同一列のメモリ
セルに接続された相補的なビット線対（代表的に２対の
み示している）である。
モリセル（図示の簡単化のために２個のみ示している）
であり、行列状に配置されてメモリセルアレイを構成し
ており、そのキャパシタにはキャパシタプレート電位が
与えられている。ＷＬは上記メモリセルアレイの同一行
のメモリセルに接続されたワード線（代表的に１本のみ
示している）であり、ワード線駆動信号により所定期間
選択駆動される。ＢＬ０、／ＢＬ０およびＢＬ１、／Ｂ
Ｌ１はそれぞれ前記メモリセルアレイの同一列のメモリ
セルに接続された相補的なビット線対（代表的に２対の
み示している）である。
【００２３】（ＣＳ、ＣＳ）はそれぞれ上記ビット線対
の各ビット線の一端側に接続され、同じカラム選択信号
ＣＳＬｉ（本例ではＣＳＬ０）により選択されるカラム
選択用トランスファゲートである。この場合、所定の複
数のカラムのカラム選択用トランスファゲート対（Ｃ
Ｓ、ＣＳ）が上記カラム選択信号ＣＳＬ０により共通に
選択される。
の各ビット線の一端側に接続され、同じカラム選択信号
ＣＳＬｉ（本例ではＣＳＬ０）により選択されるカラム
選択用トランスファゲートである。この場合、所定の複
数のカラムのカラム選択用トランスファゲート対（Ｃ
Ｓ、ＣＳ）が上記カラム選択信号ＣＳＬ０により共通に
選択される。
【００２４】ＤＱＲｉ、／ＤＱＲｉは上記カラム選択用
トランスファゲート対（ＣＳ、ＣＳ）の他端側に接続さ
れたデータ線対であり、前記共通に選択される複数のカ
ラムに対応して接続される複数のデータ線対（ＤＱＲ
０、／ＤＱＲ０）、（ＤＱＲ１、／ＤＱＲ１）…が形成
されている。
トランスファゲート対（ＣＳ、ＣＳ）の他端側に接続さ
れたデータ線対であり、前記共通に選択される複数のカ
ラムに対応して接続される複数のデータ線対（ＤＱＲ
０、／ＤＱＲ０）、（ＤＱＲ１、／ＤＱＲ１）…が形成
されている。
【００２５】（Ｑ１、Ｑ２）はそれぞれ上記ビット線対
の各ビット線に直列に挿入され、上記ビット線対を前記
メモリセル側の第１のビット線対および前記カラム選択
用トランスファゲート対側の第２のビット線対に分割す
るＮチャネル型のＭＯＳトランジスタからなるビット線
トランスファゲート対であり、同じビット線トランスフ
ァゲート制御信号φＴにより共通に駆動される。
の各ビット線に直列に挿入され、上記ビット線対を前記
メモリセル側の第１のビット線対および前記カラム選択
用トランスファゲート対側の第２のビット線対に分割す
るＮチャネル型のＭＯＳトランジスタからなるビット線
トランスファゲート対であり、同じビット線トランスフ
ァゲート制御信号φＴにより共通に駆動される。
【００２６】ビット線プリチャージ・イコライズ回路１
０は、前記第１のビット線対に接続され、プリチャージ
・イコライズ期間にイコライズ信号ＥＱＬによりオン状
態に制御される。
０は、前記第１のビット線対に接続され、プリチャージ
・イコライズ期間にイコライズ信号ＥＱＬによりオン状
態に制御される。
【００２７】ビット線電位リストア用のＰチャネルセン
スアンプ１１は、前記第１のビット線対に接続され、セ
ンスイネーブル信号ＳＡＰにより駆動される２個のＰチ
ャネル型のＭＯＳトランジスタＱ３、Ｑ４がクロスカッ
プルされてなる。
スアンプ１１は、前記第１のビット線対に接続され、セ
ンスイネーブル信号ＳＡＰにより駆動される２個のＰチ
ャネル型のＭＯＳトランジスタＱ３、Ｑ４がクロスカッ
プルされてなる。
【００２８】ビット線対間電位差センス用のＮチャネル
センスアンプ１２は、前記第２のビット線対に接続さ
れ、センスイネーブル信号／ＳＡＮにより駆動される２
個のＮチャネル型のＭＯＳトランジスタＱ５、Ｑ６がク
ロスカップルされてなる。
センスアンプ１２は、前記第２のビット線対に接続さ
れ、センスイネーブル信号／ＳＡＮにより駆動される２
個のＮチャネル型のＭＯＳトランジスタＱ５、Ｑ６がク
ロスカップルされてなる。
【００２９】前記第２のビット線対の各ビット線に対応
して第１のフラッシュライト回路１３および第２のフラ
ッシュライト回路１４が接続されている。上記第１のフ
ラッシュライト回路１３は、本例では、一方のビット線
（ＢＬ０あるいはＢＬ１）に一端が接続されたフラッシ
ュライト用のＮチャネル型の第１のＭＯＳトランジスタ
Ｑ７からなる。同様に、上記第２のフラッシュライト回
路１４は、本例では、他方のビット線（／ＢＬ０あるい
は／ＢＬ１）に一端が接続されたフラッシュライト用の
Ｎチャネル型の第２のＭＯＳトランジスタＱ８からな
る。
して第１のフラッシュライト回路１３および第２のフラ
ッシュライト回路１４が接続されている。上記第１のフ
ラッシュライト回路１３は、本例では、一方のビット線
（ＢＬ０あるいはＢＬ１）に一端が接続されたフラッシ
ュライト用のＮチャネル型の第１のＭＯＳトランジスタ
Ｑ７からなる。同様に、上記第２のフラッシュライト回
路１４は、本例では、他方のビット線（／ＢＬ０あるい
は／ＢＬ１）に一端が接続されたフラッシュライト用の
Ｎチャネル型の第２のＭＯＳトランジスタＱ８からな
る。
【００３０】上記２個のＭＯＳトランジスタＱ７、Ｑ８
は、フラッシュライト制御回路１５により、プリチャー
ジ・イコライズ期間、非フラッシュライトモード時およ
びフラッシュライトモード時の書込みデータに応じてス
イッチング制御される。
は、フラッシュライト制御回路１５により、プリチャー
ジ・イコライズ期間、非フラッシュライトモード時およ
びフラッシュライトモード時の書込みデータに応じてス
イッチング制御される。
【００３１】上記フラッシュライト制御回路１５は、前
記プリチャージ・イコライズ期間には前記第１のＭＯＳ
トランジスタＱ７および第２のＭＯＳトランジスタＱ８
を共にオン状態に制御し、非フラッシュライトモード時
には前記第１のＭＯＳトランジスタＱ７および第２のＭ
ＯＳトランジスタＱ８を共にオフ状態に制御し、フラッ
シュライトモード時には前記センスアンプ１２の駆動前
の所定期間に前記第１のＭＯＳトランジスタＱ７および
第２のＭＯＳトランジスタをＱ８を択一的にオン状態に
制御するための第１のフラッシュライト信号ＦＷＧ１お
よび第２のフラッシュライト信号ＦＷＧ２を生成するよ
うに論理構成されている。
記プリチャージ・イコライズ期間には前記第１のＭＯＳ
トランジスタＱ７および第２のＭＯＳトランジスタＱ８
を共にオン状態に制御し、非フラッシュライトモード時
には前記第１のＭＯＳトランジスタＱ７および第２のＭ
ＯＳトランジスタＱ８を共にオフ状態に制御し、フラッ
シュライトモード時には前記センスアンプ１２の駆動前
の所定期間に前記第１のＭＯＳトランジスタＱ７および
第２のＭＯＳトランジスタをＱ８を択一的にオン状態に
制御するための第１のフラッシュライト信号ＦＷＧ１お
よび第２のフラッシュライト信号ＦＷＧ２を生成するよ
うに論理構成されている。
【００３２】電位切換回路１６は、前記第１のＭＯＳト
ランジスタＱ７および第２のＭＯＳトランジスタＱ８の
各他端に出力ノードが接続され、上記出力ノードの電位
をビット線初期電位設定用のビット線プリチャージ電位
ＶＢＬ（通常は、電源電位ＶＣＣの１／２））あるいは
所定の基準電位（本例では接地電位ＶＳＳ）に設定する
ものであり、例えば図２に示すように構成されている。
ランジスタＱ７および第２のＭＯＳトランジスタＱ８の
各他端に出力ノードが接続され、上記出力ノードの電位
をビット線初期電位設定用のビット線プリチャージ電位
ＶＢＬ（通常は、電源電位ＶＣＣの１／２））あるいは
所定の基準電位（本例では接地電位ＶＳＳ）に設定する
ものであり、例えば図２に示すように構成されている。
【００３３】即ち、上記電位切換回路１６は、前記ビッ
ト線プリチャージ電位ＶＢＬが与えられるＶＢＬノード
と前記出力ノードとの間に接続され、ゲートに第１の制
御信号ＸＧＬが与えられるＮチャネル型の第３のＮＭＯ
ＳトランジスタＱ９と、前記所定の基準電位ＶＳＳが与
えられるＶＳＳノードと前記出力ノードとの間に接続さ
れ、ゲートに第２の制御信号ＸＧＤが与えられるＮチャ
ネル型の第４のＮＭＯＳトランジスタＱ１０と、上記第
１の制御信号ＸＧＬおよび第２の制御信号ＸＧＤを生成
するための制御信号発生回路１７とを具備する。
ト線プリチャージ電位ＶＢＬが与えられるＶＢＬノード
と前記出力ノードとの間に接続され、ゲートに第１の制
御信号ＸＧＬが与えられるＮチャネル型の第３のＮＭＯ
ＳトランジスタＱ９と、前記所定の基準電位ＶＳＳが与
えられるＶＳＳノードと前記出力ノードとの間に接続さ
れ、ゲートに第２の制御信号ＸＧＤが与えられるＮチャ
ネル型の第４のＮＭＯＳトランジスタＱ１０と、上記第
１の制御信号ＸＧＬおよび第２の制御信号ＸＧＤを生成
するための制御信号発生回路１７とを具備する。
【００３４】上記制御信号発生回路１７は、動作電源と
してＶＣＣ、ＶＳＳが与えられ、前記プリチャージ・イ
コライズ期間および非フラッシュライトモード時には前
記第３のＮＭＯＳトランジスタＱ９をオン状態、前記第
４のＮＭＯＳトランジスタＱ１０をオフ状態に制御し、
フラッシュライトモード時には前記第３のＮＭＯＳトラ
ンジスタＱ９をオフ状態に制御すると共に前記センスア
ンプの駆動前に前記第４のＮＭＯＳトランジスタＱ１０
を所定期間オン状態に制御するように論理構成されてい
る。
してＶＣＣ、ＶＳＳが与えられ、前記プリチャージ・イ
コライズ期間および非フラッシュライトモード時には前
記第３のＮＭＯＳトランジスタＱ９をオン状態、前記第
４のＮＭＯＳトランジスタＱ１０をオフ状態に制御し、
フラッシュライトモード時には前記第３のＮＭＯＳトラ
ンジスタＱ９をオフ状態に制御すると共に前記センスア
ンプの駆動前に前記第４のＮＭＯＳトランジスタＱ１０
を所定期間オン状態に制御するように論理構成されてい
る。
【００３５】即ち、上記制御信号発生回路１７は、例え
ば図２に示すように、／ＲＡＳ信号を反転させるインバ
ータ回路２１と、このインバータ回路２１の出力信号と
フラッシュライトモード認識信号ＦＷとの論理積をとっ
て制御信号ＸＧＬを出力するナンドゲート回路２２と、
上記制御信号ＸＧＬを所定時間遅延させる遅延回路２３
と、上記制御信号ＸＧＬを反転させるインバータ回路２
４と、このインバータ回路２４の出力信号と前記遅延回
路２３の出力信号との論理積をとるナンドゲート回路２
５と、このナンドゲート回路２５の出力信号を反転さ
せ、前記制御信号ＸＧＤを出力するインバータ回路２６
とからなる。上記制御信号ＸＧＬ、ＸＧＤの “Ｈ”レ
ベルはＶＣＣ、“Ｌ”レベルはＶＳＳである。
ば図２に示すように、／ＲＡＳ信号を反転させるインバ
ータ回路２１と、このインバータ回路２１の出力信号と
フラッシュライトモード認識信号ＦＷとの論理積をとっ
て制御信号ＸＧＬを出力するナンドゲート回路２２と、
上記制御信号ＸＧＬを所定時間遅延させる遅延回路２３
と、上記制御信号ＸＧＬを反転させるインバータ回路２
４と、このインバータ回路２４の出力信号と前記遅延回
路２３の出力信号との論理積をとるナンドゲート回路２
５と、このナンドゲート回路２５の出力信号を反転さ
せ、前記制御信号ＸＧＤを出力するインバータ回路２６
とからなる。上記制御信号ＸＧＬ、ＸＧＤの “Ｈ”レ
ベルはＶＣＣ、“Ｌ”レベルはＶＳＳである。
【００３６】なお、前記電位切換回路１６の２個のＮＭ
ＯＳトランジスタＱ９、Ｑ１０は、メモリセルアレイの
外部に設けられており、メモリセルアレイの回路構成そ
のものは従来例と同様である。
ＯＳトランジスタＱ９、Ｑ１０は、メモリセルアレイの
外部に設けられており、メモリセルアレイの回路構成そ
のものは従来例と同様である。
【００３７】次に、図１、図２の回路の動作例につい
て、図３を参照しながら説明する。図３は、図１および
図２の回路の動作例を説明するために、非フラッシュラ
イトモード時とフラッシュライトモード時とにおける主
要信号の時間変化の一例を示している。
て、図３を参照しながら説明する。図３は、図１および
図２の回路の動作例を説明するために、非フラッシュラ
イトモード時とフラッシュライトモード時とにおける主
要信号の時間変化の一例を示している。
【００３８】まず、非フラッシュライトモード時の動作
を説明する。／ＲＡＳ信号が“Ｈ”レベル（非活性状
態）の時、イコライズ信号ＥＱＬは“Ｈ”レベル（ＶＣ
Ｃ）になり、プリチャージ・イコライズ回路１０はオン
状態になる。
を説明する。／ＲＡＳ信号が“Ｈ”レベル（非活性状
態）の時、イコライズ信号ＥＱＬは“Ｈ”レベル（ＶＣ
Ｃ）になり、プリチャージ・イコライズ回路１０はオン
状態になる。
【００３９】この時、制御信号ＸＧＬはＶＣＣ、制御信
号ＸＧＤはＶＳＳになり、電位切換回路１６のＮＭＯＳ
トランジスタＱ９はオン状態、ＮＭＯＳトランジスタＱ
１０はオフ状態になり、出力ノード１６ａはＶＢＬ電位
になる。
号ＸＧＤはＶＳＳになり、電位切換回路１６のＮＭＯＳ
トランジスタＱ９はオン状態、ＮＭＯＳトランジスタＱ
１０はオフ状態になり、出力ノード１６ａはＶＢＬ電位
になる。
【００４０】また、この時、フラッシュライト信号ＦＷ
Ｇ１、ＦＷＧ２は“Ｈ”レベル（ＶＣＣ）であり、第１
のフラッシュライト用トランジスタＱ７および第２のフ
ラッシュライト用トランジスタＱ８はそれぞれオン状態
になる。
Ｇ１、ＦＷＧ２は“Ｈ”レベル（ＶＣＣ）であり、第１
のフラッシュライト用トランジスタＱ７および第２のフ
ラッシュライト用トランジスタＱ８はそれぞれオン状態
になる。
【００４１】この結果、Ｐチャネルセンスアンプ１１側
のビット線対は、プリチャージ・イコライズ回路１０を
介してビット線電位ＶＢＬにプリチャージ・イコライズ
され、Ｎチャネルセンスアンプ１２側のビット線対は、
電位切換回路１６および第１のフラッシュライト用トラ
ンジスタＱ７、第２のフラッシュライト用トランジスタ
Ｑ８を介してビット線電位ＶＢＬにプリチャージされ
る。
のビット線対は、プリチャージ・イコライズ回路１０を
介してビット線電位ＶＢＬにプリチャージ・イコライズ
され、Ｎチャネルセンスアンプ１２側のビット線対は、
電位切換回路１６および第１のフラッシュライト用トラ
ンジスタＱ７、第２のフラッシュライト用トランジスタ
Ｑ８を介してビット線電位ＶＢＬにプリチャージされ
る。
【００４２】また、この時、制御信号φＴは“Ｈ”レベ
ル（ＶＣＣ）であり、ビット線トランスファゲートＱ
１、Ｑ２はオン状態であるので、Ｎチャネルセンスアン
プ１２側のビット線対とＰチャネルセンスアンプ１１側
のビット線対は上記ビット線トランスファゲートＱ１、
Ｑ２を介して同電位ＶＢＬにイコライズされる。
ル（ＶＣＣ）であり、ビット線トランスファゲートＱ
１、Ｑ２はオン状態であるので、Ｎチャネルセンスアン
プ１２側のビット線対とＰチャネルセンスアンプ１１側
のビット線対は上記ビット線トランスファゲートＱ１、
Ｑ２を介して同電位ＶＢＬにイコライズされる。
【００４３】次に、／ＲＡＳ信号が“Ｌ”レベル（活性
状態）になり、ロウアドレスが取り込まれると、まず、
ＥＱＬ信号およびフラッシュライト信号ＦＷＧ１、ＦＷ
Ｇ２が“Ｌ”レベル（非活性状態）になり、プリチャー
ジ・イコライズ回路１０がオフ状態になる。これによ
り、ビット線が電源電位ＶＣＣ、接地電位ＶＳＳ、ビッ
ト線電位ＶＢＬから切り離される。そして、前記したよ
うに取り込まれたロウアドレスに対応したワード線が選
択されると、選択されたロウのメモリセルのデータがビ
ット線に読み出され、さらに、センスアンプ１１、１２
が動作し、ビット線対間の電位差が増幅される。
状態）になり、ロウアドレスが取り込まれると、まず、
ＥＱＬ信号およびフラッシュライト信号ＦＷＧ１、ＦＷ
Ｇ２が“Ｌ”レベル（非活性状態）になり、プリチャー
ジ・イコライズ回路１０がオフ状態になる。これによ
り、ビット線が電源電位ＶＣＣ、接地電位ＶＳＳ、ビッ
ト線電位ＶＢＬから切り離される。そして、前記したよ
うに取り込まれたロウアドレスに対応したワード線が選
択されると、選択されたロウのメモリセルのデータがビ
ット線に読み出され、さらに、センスアンプ１１、１２
が動作し、ビット線対間の電位差が増幅される。
【００４４】次に、／ＲＡＳ信号が再び“Ｈ”レベルに
なると、ＥＱＬ信号およびフラッシュライト信号ＦＷＧ
１、ＦＷＧ２はそれぞれ“Ｈ”レベルに戻り、プリチャ
ージ・イコライズ回路１０および第１のフラッシュライ
ト用トランジスタＱ７、第２のフラッシュライト用トラ
ンジスタＱ８はそれぞれオン状態になる。これにより、
再び、Ｐチャネルセンスアンプ１１側のビット線対は、
プリチャージ・イコライズ回路１０を介してビット線電
位ＶＢＬにプリチャージ・イコライズされ、Ｎチャネル
センスアンプ１２側のビット線対は、電位切換回路１６
および第１のフラッシュライト用トランジスタＱ７、第
２のフラッシュライト用トランジスタＱ８を介してビッ
ト線電位ＶＢＬにプリチャージされる。この時、制御信
号φＴは“Ｈ”レベルであり、ビット線トランスファゲ
ートＱ１、Ｑ２はオン状態であるので、Ｎチャネルセン
スアンプ１２側のビット線対とＰチャネルセンスアンプ
１１側のビット線対は上記ビット線トランスファゲート
Ｑ１、Ｑ２を介して同電位ＶＢＬにイコライズされる。
なると、ＥＱＬ信号およびフラッシュライト信号ＦＷＧ
１、ＦＷＧ２はそれぞれ“Ｈ”レベルに戻り、プリチャ
ージ・イコライズ回路１０および第１のフラッシュライ
ト用トランジスタＱ７、第２のフラッシュライト用トラ
ンジスタＱ８はそれぞれオン状態になる。これにより、
再び、Ｐチャネルセンスアンプ１１側のビット線対は、
プリチャージ・イコライズ回路１０を介してビット線電
位ＶＢＬにプリチャージ・イコライズされ、Ｎチャネル
センスアンプ１２側のビット線対は、電位切換回路１６
および第１のフラッシュライト用トランジスタＱ７、第
２のフラッシュライト用トランジスタＱ８を介してビッ
ト線電位ＶＢＬにプリチャージされる。この時、制御信
号φＴは“Ｈ”レベルであり、ビット線トランスファゲ
ートＱ１、Ｑ２はオン状態であるので、Ｎチャネルセン
スアンプ１２側のビット線対とＰチャネルセンスアンプ
１１側のビット線対は上記ビット線トランスファゲート
Ｑ１、Ｑ２を介して同電位ＶＢＬにイコライズされる。
【００４５】上記したような非フラッシュライトモード
時の動作においては、Ｎチャネルセンスアンプ１２側の
ビット線対は、電位切換回路１６および第１のフラッシ
ュライト用トランジスタＱ７、第２のフラッシュライト
用トランジスタＱ８を介してビット線電位ＶＢＬにプリ
チャージされるので、ビット線を従来例に比べて短時間
で十分に確実にプリチャージすることが可能になる。
時の動作においては、Ｎチャネルセンスアンプ１２側の
ビット線対は、電位切換回路１６および第１のフラッシ
ュライト用トランジスタＱ７、第２のフラッシュライト
用トランジスタＱ８を介してビット線電位ＶＢＬにプリ
チャージされるので、ビット線を従来例に比べて短時間
で十分に確実にプリチャージすることが可能になる。
【００４６】また、非フラッシュライトモード時の動作
中、電位切換回路１６の出力ノード１６ａはＶＢＬで一
定であり、充放電が生じないので、電流消費が生じな
い。次に、フラッシュライトモード時の動作を説明す
る。／ＲＡＳ信号が“Ｈ”レベルの時、イコライズ信号
ＥＱＬは“Ｈ”レベル、制御信号ＸＧＬはＶＣＣ、制御
信号ＸＧＤはＶＳＳ、フラッシュライト信号ＦＷＧ１、
ＦＷＧ２はそれぞれ“Ｈ”レベルになり、Ｐチャネルセ
ンスアンプ１１側のビット線対およびＮチャネルセンス
アンプ１２側のビット線対がビット線電位ＶＢＬにプリ
チャージ・イコライズされるまでの動作は、前述した非
フラッシュライトモード時の動作と同じである。
中、電位切換回路１６の出力ノード１６ａはＶＢＬで一
定であり、充放電が生じないので、電流消費が生じな
い。次に、フラッシュライトモード時の動作を説明す
る。／ＲＡＳ信号が“Ｈ”レベルの時、イコライズ信号
ＥＱＬは“Ｈ”レベル、制御信号ＸＧＬはＶＣＣ、制御
信号ＸＧＤはＶＳＳ、フラッシュライト信号ＦＷＧ１、
ＦＷＧ２はそれぞれ“Ｈ”レベルになり、Ｐチャネルセ
ンスアンプ１１側のビット線対およびＮチャネルセンス
アンプ１２側のビット線対がビット線電位ＶＢＬにプリ
チャージ・イコライズされるまでの動作は、前述した非
フラッシュライトモード時の動作と同じである。
【００４７】次に、／ＲＡＳ信号が“Ｌ”レベルにな
り、フラッシュライトモードであることが確定すると、
ファンクションデコーダ（図示せず）によってフラッシ
ュライトモード認識信号ＦＷが“Ｈ”レベルになる。こ
の時、制御信号ＸＧＬはＶＳＳになり、電位切換回路１
６のＮＭＯＳトランジスタＱ９はオフ状態になる。そし
て、ロウアドレスが取り込まれると、まず、ＥＱＬ信号
が“Ｌ”レベルになり、プリチャージ・イコライズ回路
１０がオフ状態になり、ビット線が電源電位ＶＣＣ、接
地電位ＶＳＳ、ビット線電位ＶＢＬから切り離される。
また、この時、ＸＧＬ信号、フラッシュライト信号ＦＷ
Ｇ１、ＦＷＧ２が“Ｌ”レベルになり、第１のフラッシ
ュライト用トランジスタＱ７、第２のフラッシュライト
用トランジスタＱ８はそれぞれオフ状態になる。
り、フラッシュライトモードであることが確定すると、
ファンクションデコーダ（図示せず）によってフラッシ
ュライトモード認識信号ＦＷが“Ｈ”レベルになる。こ
の時、制御信号ＸＧＬはＶＳＳになり、電位切換回路１
６のＮＭＯＳトランジスタＱ９はオフ状態になる。そし
て、ロウアドレスが取り込まれると、まず、ＥＱＬ信号
が“Ｌ”レベルになり、プリチャージ・イコライズ回路
１０がオフ状態になり、ビット線が電源電位ＶＣＣ、接
地電位ＶＳＳ、ビット線電位ＶＢＬから切り離される。
また、この時、ＸＧＬ信号、フラッシュライト信号ＦＷ
Ｇ１、ＦＷＧ２が“Ｌ”レベルになり、第１のフラッシ
ュライト用トランジスタＱ７、第２のフラッシュライト
用トランジスタＱ８はそれぞれオフ状態になる。
【００４８】そして、実際のフラッシュライト動作を行
う前にＸＧＤ信号がＶＣＣになり、電位切換回路１６の
ＮＭＯＳトランジスタＱ１０はオン状態になり、出力ノ
ード１６ａはＶＳＳ電位になる。そして、前記したよう
に取り込まれたロウアドレスに対応したワード線が選択
されると、選択されたロウのメモリセルのデータがビッ
ト線に読み出される。この動作と前後して、フラッシュ
ライト信号ＦＷＧ１、ＦＷＧ２のいずれか一方が“Ｈ”
レベルになり、第１のフラッシュライト用トランジスタ
Ｑ７、第２のフラッシュライト用トランジスタＱ８のい
ずれか一方がオン状態になる。
う前にＸＧＤ信号がＶＣＣになり、電位切換回路１６の
ＮＭＯＳトランジスタＱ１０はオン状態になり、出力ノ
ード１６ａはＶＳＳ電位になる。そして、前記したよう
に取り込まれたロウアドレスに対応したワード線が選択
されると、選択されたロウのメモリセルのデータがビッ
ト線に読み出される。この動作と前後して、フラッシュ
ライト信号ＦＷＧ１、ＦＷＧ２のいずれか一方が“Ｈ”
レベルになり、第１のフラッシュライト用トランジスタ
Ｑ７、第２のフラッシュライト用トランジスタＱ８のい
ずれか一方がオン状態になる。
【００４９】この時、選択されたワード線ＷＬに接続さ
れているメモリセルの全てにデータ“０”を書き込みた
い場合には、ビット線対の一方（例えばＢＬ０、ＢＬ
１）に接続されている第１のフラッシュライト用トラン
ジスタＱ７をオン状態にするためにフラッシュライト信
号ＦＷＧ１が“Ｈ”レベルになる。これにより、予め上
記メモリセルに仮にデータ“１”が書き込まれていて
も、上記したように第１のフラッシュライト用トランジ
スタＱ７がオン状態になることにより、上記一方のビッ
ト線ＢＬ０、ＢＬ１はＶＳＳ電位に放電されるので、他
方のビット線／ＢＬ０、／ＢＬ１より確実に低電位にな
る。
れているメモリセルの全てにデータ“０”を書き込みた
い場合には、ビット線対の一方（例えばＢＬ０、ＢＬ
１）に接続されている第１のフラッシュライト用トラン
ジスタＱ７をオン状態にするためにフラッシュライト信
号ＦＷＧ１が“Ｈ”レベルになる。これにより、予め上
記メモリセルに仮にデータ“１”が書き込まれていて
も、上記したように第１のフラッシュライト用トランジ
スタＱ７がオン状態になることにより、上記一方のビッ
ト線ＢＬ０、ＢＬ１はＶＳＳ電位に放電されるので、他
方のビット線／ＢＬ０、／ＢＬ１より確実に低電位にな
る。
【００５０】これに対して、選択されたワード線に接続
されているメモリセルの全てにデータ“１”を書き込み
たい場合には、ビット線対の他方（例えば／ＢＬ０、／
ＢＬ１）に接続されている第２のフラッシュライト用ト
ランジスタＱ８をオン状態にするためにフラッシュライ
ト信号ＦＷＧ２が“Ｈ”レベルになる。これにより、予
め上記メモリセルに仮にデータ“０”が書き込まれてい
ても、上記したように第２のフラッシュライト用トラン
ジスタＱ８がオン状態になることにより、上記他方のビ
ット線／ＢＬ０はＶＳＳ電位に放電されるので、一方の
ビット線ＢＬ０、ＢＬ１より確実に低電位になる。
されているメモリセルの全てにデータ“１”を書き込み
たい場合には、ビット線対の他方（例えば／ＢＬ０、／
ＢＬ１）に接続されている第２のフラッシュライト用ト
ランジスタＱ８をオン状態にするためにフラッシュライ
ト信号ＦＷＧ２が“Ｈ”レベルになる。これにより、予
め上記メモリセルに仮にデータ“０”が書き込まれてい
ても、上記したように第２のフラッシュライト用トラン
ジスタＱ８がオン状態になることにより、上記他方のビ
ット線／ＢＬ０はＶＳＳ電位に放電されるので、一方の
ビット線ＢＬ０、ＢＬ１より確実に低電位になる。
【００５１】そして、ビット線対間にある程度の電位差
が生じた後、フラッシュライトモード認識信号ＦＷが
“Ｌ”レベルになり、制御信号ＸＧＤはＶＳＳになり、
電位切換回路１６のＮＭＯＳトランジスタＱ１０はオフ
状態になる。
が生じた後、フラッシュライトモード認識信号ＦＷが
“Ｌ”レベルになり、制御信号ＸＧＤはＶＳＳになり、
電位切換回路１６のＮＭＯＳトランジスタＱ１０はオフ
状態になる。
【００５２】この後、センスアンプ１１、１２が動作
し、ビット線対間の電位差が増幅される。この時、全て
のビット線の電位が同じ方向に遷移するので、最終的に
は、選択されている１本のワード線に接続されているメ
モリセルの全てに同じデータが書き込まれる。
し、ビット線対間の電位差が増幅される。この時、全て
のビット線の電位が同じ方向に遷移するので、最終的に
は、選択されている１本のワード線に接続されているメ
モリセルの全てに同じデータが書き込まれる。
【００５３】次に、／ＲＡＳ信号が再び“Ｈ”レベルに
なると、ＥＱＬ信号およびフラッシュライト信号ＦＷＧ
１、ＦＷＧ２はそれぞれ“Ｈ”レベルに戻り、制御信号
ＸＧＬはＶＣＣに戻り、プリチャージ・イコライズ回路
１０および第１のフラッシュライト用トランジスタＱ
７、第２のフラッシュライト用トランジスタＱ８はそれ
ぞれオン状態になり、電位切換回路１６のＮＭＯＳトラ
ンジスタＱ９はオン状態になり、その出力ノード１６ａ
の電位はＶＢＬになる。これにより、再び、Ｐチャネル
センスアンプ１１側のビット線対は、プリチャージ・イ
コライズ回路１０を介してビット線電位ＶＢＬにプリチ
ャージ・イコライズされ、Ｎチャネルセンスアンプ１２
側のビット線対は、電位切換回路１６および第１用トラ
ンジスタＱ７、第２のフラッシュライト用トランジスタ
Ｑ８を介してビット線電位ＶＢＬにプリチャージされ
る。この時、制御信号φＴは“Ｈ”レベルであり、ビッ
ト線トランスファゲートＱ１、Ｑ２はオン状態であるの
で、Ｎチャネルセンスアンプ１２側のビット線対とＰチ
ャネルセンスアンプ１１側のビット線対は上記ビット線
トランスファゲートＱ１、Ｑ２を介して同電位ＶＢＬに
イコライズされる。
なると、ＥＱＬ信号およびフラッシュライト信号ＦＷＧ
１、ＦＷＧ２はそれぞれ“Ｈ”レベルに戻り、制御信号
ＸＧＬはＶＣＣに戻り、プリチャージ・イコライズ回路
１０および第１のフラッシュライト用トランジスタＱ
７、第２のフラッシュライト用トランジスタＱ８はそれ
ぞれオン状態になり、電位切換回路１６のＮＭＯＳトラ
ンジスタＱ９はオン状態になり、その出力ノード１６ａ
の電位はＶＢＬになる。これにより、再び、Ｐチャネル
センスアンプ１１側のビット線対は、プリチャージ・イ
コライズ回路１０を介してビット線電位ＶＢＬにプリチ
ャージ・イコライズされ、Ｎチャネルセンスアンプ１２
側のビット線対は、電位切換回路１６および第１用トラ
ンジスタＱ７、第２のフラッシュライト用トランジスタ
Ｑ８を介してビット線電位ＶＢＬにプリチャージされ
る。この時、制御信号φＴは“Ｈ”レベルであり、ビッ
ト線トランスファゲートＱ１、Ｑ２はオン状態であるの
で、Ｎチャネルセンスアンプ１２側のビット線対とＰチ
ャネルセンスアンプ１１側のビット線対は上記ビット線
トランスファゲートＱ１、Ｑ２を介して同電位ＶＢＬに
イコライズされる。
【００５４】上記したようなフラッシュライトモード時
の動作により、フラッシュライト動作およびその後のビ
ット線プリチャージ・イコライズ動作を正常に行うこと
が可能である。
の動作により、フラッシュライト動作およびその後のビ
ット線プリチャージ・イコライズ動作を正常に行うこと
が可能である。
【００５５】即ち、上記実施例のＶＲＡＭによれば、フ
ラッシュライト用のトランジスタＱ７、Ｑ８に、本来の
フラッシュライト動作だけでなく、ビット線イコライズ
動作を兼ねさせているので、電源電位が低い領域におい
てもビット線を短時間で十分に確実にプリチャージで
き、メモリセルからの読み出しデータを正確にセンスし
て出力することが可能になる。
ラッシュライト用のトランジスタＱ７、Ｑ８に、本来の
フラッシュライト動作だけでなく、ビット線イコライズ
動作を兼ねさせているので、電源電位が低い領域におい
てもビット線を短時間で十分に確実にプリチャージで
き、メモリセルからの読み出しデータを正確にセンスし
て出力することが可能になる。
【００５６】また、電源電位が低い領域においてビット
線トランスファゲート用トランジスタＱ１、Ｑ２を三極
管領域で動作させる目的でそのゲート電位を所定期間の
みＶＣＣ＋Ｖth以上に高くするための昇圧回路を必要と
しなくなり、この昇圧回路が例えばデータ出力時に発生
する電源ノイズなどに起因する誤動作の問題も生じなく
なる。
線トランスファゲート用トランジスタＱ１、Ｑ２を三極
管領域で動作させる目的でそのゲート電位を所定期間の
みＶＣＣ＋Ｖth以上に高くするための昇圧回路を必要と
しなくなり、この昇圧回路が例えばデータ出力時に発生
する電源ノイズなどに起因する誤動作の問題も生じなく
なる。
【００５７】また、従来例と同様に、ビット線トランス
ファゲートＱ１、Ｑ２が存在し、センスアンプの初期セ
ンス動作時の見掛け上のビット線容量が小さくなるの
で、センスアンプの初期センス動作時のマージンが低下
させることもない。
ファゲートＱ１、Ｑ２が存在し、センスアンプの初期セ
ンス動作時の見掛け上のビット線容量が小さくなるの
で、センスアンプの初期センス動作時のマージンが低下
させることもない。
【００５８】また、上記実施例で付加された電位切換回
路１６の２つのＮＭＯＳトランジスタＱ９、Ｑ１０は、
メモリセルアレイの外部に設けることが可能であり、メ
モリセルアレイ内の回路を増やさなくて済む。しかも、
上記電位切換回路１６は、比較的簡単な構成であり、ノ
イズなどに起因する誤動作は生じ難い。
路１６の２つのＮＭＯＳトランジスタＱ９、Ｑ１０は、
メモリセルアレイの外部に設けることが可能であり、メ
モリセルアレイ内の回路を増やさなくて済む。しかも、
上記電位切換回路１６は、比較的簡単な構成であり、ノ
イズなどに起因する誤動作は生じ難い。
【００５９】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、メモリセルアレイ内の回路を増やすことな
く、比較的簡単でノイズに強い電位切換回路を付加する
だけで、電源電位が低い領域においてもビット線を短時
間で十分に確実にプリチャージでき、メモリセルからの
読み出しデータを正確にセンスして出力することができ
る。
によれば、メモリセルアレイ内の回路を増やすことな
く、比較的簡単でノイズに強い電位切換回路を付加する
だけで、電源電位が低い領域においてもビット線を短時
間で十分に確実にプリチャージでき、メモリセルからの
読み出しデータを正確にセンスして出力することができ
る。
【図１】本発明の第１実施例に係るＶＲＡＭのコア部を
構成するメモリセルアレイの一部を示す回路図。
構成するメモリセルアレイの一部を示す回路図。
【図２】図１中の電位切換回路の一例を示す回路図。
【図３】図１および図２の回路の動作例を説明するため
に主要信号の時間変化の一例を示す図。
に主要信号の時間変化の一例を示す図。
【図４】従来のＶＲＡＭのコア部を構成するメモリセル
アレイの一部を示す回路図。
アレイの一部を示す回路図。
【図５】図４の回路の動作例を説明するために主要信号
の時間変化の一例を示す図。
の時間変化の一例を示す図。
１０…プリチャージ・イコライズ回路、１１…Ｐチャネ
ルセンスアンプ、１２…Ｎチャネルセンスアンプ、１３
…第１のフラッシュライト回路、１４…第２のフラッシ
ュライト回路、１５…フラッシュライト制御回路、１６
…電位切換回路、１７…制御信号発生回路、Ｑ１〜Ｑ１
０…ＭＯＳトランジスタ、ＣＳ…カラム選択用トランス
ファゲート、ＦＷＧ１…第１のフラッシュライト信号、
ＦＷＧ２…第２のフラッシュライト信号、ＶＢＬ…ビッ
ト線プリチャージ電位、ＸＧＬ…第１の制御信号、ＸＧ
Ｄ…第２の制御信号、ＦＷ…フラッシュライトモード認
識信号。
ルセンスアンプ、１２…Ｎチャネルセンスアンプ、１３
…第１のフラッシュライト回路、１４…第２のフラッシ
ュライト回路、１５…フラッシュライト制御回路、１６
…電位切換回路、１７…制御信号発生回路、Ｑ１〜Ｑ１
０…ＭＯＳトランジスタ、ＣＳ…カラム選択用トランス
ファゲート、ＦＷＧ１…第１のフラッシュライト信号、
ＦＷＧ２…第２のフラッシュライト信号、ＶＢＬ…ビッ
ト線プリチャージ電位、ＸＧＬ…第１の制御信号、ＸＧ
Ｄ…第２の制御信号、ＦＷ…フラッシュライトモード認
識信号。
Claims (4)
- 【請求項１】 ダイナミック型のメモリセルが行列状に
配置されたメモリセルアレイと、同一行のメモリセルに
接続されたワード線と、それぞれ同一列のメモリセルに
接続された相補的なビット線対と、上記ビット線対の一
端側に接続されたカラム選択用トランスファゲート対
と、上記カラム選択用トランスファゲート対に接続され
たデータ線対と、上記ビット線対の各ビット線にそれぞ
れ直列に挿入され、上記ビット線対を前記メモリセル側
の第１のビット線対および前記カラム選択用トランスフ
ァゲート対側の第２のビット線対に分割する第１導電型
のビット線トランスファゲート対と、上記第１のビット
線対に接続され、プリチャージ・イコライズ期間にオン
状態に制御されるビット線プリチャージ・イコライズ回
路と、前記ビット線対に接続され、所定期間駆動される
ビット線電位センスアンプと、前記第２のビット線対の
各ビット線に対応して各一端が接続されたフラッシュラ
イト用の第１のＭＯＳトランジスタおよび第２のＭＯＳ
トランジスタと、上記第１のＭＯＳトランジスタおよび
第２のＭＯＳトランジスタを、前記プリチャージ・イコ
ライズ期間、非フラッシュライトモード時およびフラッ
シュライトモード時の書込みデータに応じてスイッチン
グ制御するフラッシュライト制御回路と、前記第１のＭ
ＯＳトランジスタおよび第２のＭＯＳトランジスタの各
他端に出力ノードが接続され、上記出力ノードの電位を
ビット線初期電位設定用のビット線プリチャージ電位あ
るいは所定の基準電位に設定し得る電位切換回路とを具
備することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記フラッシュライト制御回路は、前記プリチャー
ジ・イコライズ期間には前記第１のＭＯＳトランジスタ
および第２のＭＯＳトランジスタを共にオン状態に制御
し、非フラッシュライトモード時には前記第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタを共にオ
フ状態に制御し、フラッシュライトモード時には前記セ
ンスアンプの駆動前の所定期間に前記第１のＭＯＳトラ
ンジスタおよび第２のＭＯＳトランジスタを択一的にオ
ン状態に制御することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装置
において、前記電位切換回路は、前記ビット線プリチャ
ージ電位が与えられるノードと前記出力ノードとの間に
接続され、ゲートに第１の制御信号が与えられる第３の
ＭＯＳトランジスタと、前記所定の基準電位が与えられ
るノードと前記出力ノードとの間に接続され、ゲートに
第２の制御信号が与えられる第４のＭＯＳトランジスタ
と、上記第１の制御信号および第２の制御信号を生成す
るための制御信号発生回路とを具備することを特徴とす
る半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、前記制御信号発生回路は、前記プリチャージ・イコ
ライズ期間および非フラッシュライトモード時には前記
第３のＭＯＳトランジスタをオン状態、前記第４のＭＯ
Ｓトランジスタをオフ状態に制御し、フラッシュライト
モード時には前記第３のＭＯＳトランジスタをオフ状態
に制御すると共に前記センスアンプの駆動前に前記第４
のＭＯＳトランジスタを所定期間オン状態に制御するこ
とを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280418A JPH08147965A (ja) | 1994-11-15 | 1994-11-15 | 半導体記憶装置 |
| US08/533,718 US5650970A (en) | 1994-11-15 | 1995-09-26 | semiconductor memory device having a flash write function |
| CN95119241A CN1107957C (zh) | 1994-11-15 | 1995-11-14 | 半导体存储装置 |
| KR1019950041470A KR0184088B1 (ko) | 1994-11-15 | 1995-11-15 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280418A JPH08147965A (ja) | 1994-11-15 | 1994-11-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147965A true JPH08147965A (ja) | 1996-06-07 |
Family
ID=17624775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6280418A Pending JPH08147965A (ja) | 1994-11-15 | 1994-11-15 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5650970A (ja) |
| JP (1) | JPH08147965A (ja) |
| KR (1) | KR0184088B1 (ja) |
| CN (1) | CN1107957C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19744438B4 (de) * | 1996-10-08 | 2006-04-13 | Nec Corp. | Halbleiterspeichervorrichtung |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| JP3274306B2 (ja) * | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
| KR100275107B1 (ko) | 1997-12-30 | 2000-12-15 | 김영환 | 강유전체메모리장치및그구동방법 |
| US6740603B2 (en) * | 2001-02-01 | 2004-05-25 | Texas Instruments Incorporated | Control of Vmin transient voltage drift by maintaining a temperature less than or equal to 350° C. after the protective overcoat level |
| US7327619B2 (en) * | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
| EP1543529B1 (en) * | 2002-09-24 | 2009-11-04 | SanDisk Corporation | Non-volatile memory and its sensing method |
| US7443757B2 (en) * | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
| US6987693B2 (en) * | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
| US7324393B2 (en) * | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
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| US7046568B2 (en) * | 2002-09-24 | 2006-05-16 | Sandisk Corporation | Memory sensing circuit and method for low voltage operation |
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| US7064980B2 (en) * | 2003-09-17 | 2006-06-20 | Sandisk Corporation | Non-volatile memory and method with bit line coupled compensation |
| US6956770B2 (en) * | 2003-09-17 | 2005-10-18 | Sandisk Corporation | Non-volatile memory and method with bit line compensation dependent on neighboring operating modes |
| JP4646106B2 (ja) * | 2004-05-25 | 2011-03-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7826293B2 (en) * | 2007-11-20 | 2010-11-02 | Micron Technology, Inc. | Devices and methods for a threshold voltage difference compensated sense amplifier |
| US8598912B2 (en) | 2010-06-14 | 2013-12-03 | Micron Technology, Inc. | Transistor voltage threshold mismatch compensated sense amplifiers and methods for precharging sense amplifiers |
| JP6106043B2 (ja) * | 2013-07-25 | 2017-03-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Family Cites Families (6)
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|---|---|---|---|---|
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
| US4811301A (en) * | 1987-04-28 | 1989-03-07 | Texas Instruments Incorporated | Low-power, noise-resistant read-only memory |
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| JP2704041B2 (ja) * | 1990-11-09 | 1998-01-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| JPH05342873A (ja) * | 1992-06-10 | 1993-12-24 | Nec Corp | 半導体記憶装置 |
| JP2551360B2 (ja) * | 1993-11-18 | 1996-11-06 | 日本電気株式会社 | ダイナミックメモリ |
-
1994
- 1994-11-15 JP JP6280418A patent/JPH08147965A/ja active Pending
-
1995
- 1995-09-26 US US08/533,718 patent/US5650970A/en not_active Expired - Fee Related
- 1995-11-14 CN CN95119241A patent/CN1107957C/zh not_active Expired - Fee Related
- 1995-11-15 KR KR1019950041470A patent/KR0184088B1/ko not_active Expired - Fee Related
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| DE19744438B4 (de) * | 1996-10-08 | 2006-04-13 | Nec Corp. | Halbleiterspeichervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1153983A (zh) | 1997-07-09 |
| KR960019296A (ko) | 1996-06-17 |
| US5650970A (en) | 1997-07-22 |
| KR0184088B1 (ko) | 1999-04-15 |
| CN1107957C (zh) | 2003-05-07 |
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