JPH08148083A - フィールドエミッタの表面改質方法 - Google Patents
フィールドエミッタの表面改質方法Info
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- JPH08148083A JPH08148083A JP31134394A JP31134394A JPH08148083A JP H08148083 A JPH08148083 A JP H08148083A JP 31134394 A JP31134394 A JP 31134394A JP 31134394 A JP31134394 A JP 31134394A JP H08148083 A JPH08148083 A JP H08148083A
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Landscapes
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【目的】 電界放出カソードのエミッタの表面を低仕事
関数の材料でコーティングし、エミッションが均一でラ
イフの安定したエミッタに改質する。 【構成】 少なくとも基板上にカソード電極層、絶縁
層、ゲート電極層を順次成膜した積層基板に対して、ゲ
ート電極層及び絶縁層にホールが設けられ、そのホール
内にエミッタが形成されている電界放出カソードにおい
て、ホール内にレジスト（１）を充填した後、少なくと
もエミッタ上に形成されたレジストのみを除去し、エミ
ッタの先端部にスパッタリングによって低仕事関数の材
料をコーティング（４）した後、残留していたレジスト
（２）を剥離することによってエミッタの表面を低仕事
関数の材料に改質する。
関数の材料でコーティングし、エミッションが均一でラ
イフの安定したエミッタに改質する。 【構成】 少なくとも基板上にカソード電極層、絶縁
層、ゲート電極層を順次成膜した積層基板に対して、ゲ
ート電極層及び絶縁層にホールが設けられ、そのホール
内にエミッタが形成されている電界放出カソードにおい
て、ホール内にレジスト（１）を充填した後、少なくと
もエミッタ上に形成されたレジストのみを除去し、エミ
ッタの先端部にスパッタリングによって低仕事関数の材
料をコーティング（４）した後、残留していたレジスト
（２）を剥離することによってエミッタの表面を低仕事
関数の材料に改質する。
Description
【０００１】
【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードに関わり、エミッタの表
面改質方法に関するものである。
知られている電界放出カソードに関わり、エミッタの表
面改質方法に関するものである。
【０００２】
【従来の技術】金属または半導体表面の印加電圧を１０
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）、あるいは電界
放出素子と呼んでいる。
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）、あるいは電界
放出素子と呼んでいる。
【０００３】近年、半導体微細加工技術を駆使して、ミ
クロンサイズの電界放出カソードからなる面放出型の電
界放出カソードを作製することが可能となっており、電
界放出カソードを基板上に多数個形成したものは、その
各エミッタから放出された電子を蛍光面に照射すること
によって平面型の表示装置や各種の電子装置を構成する
電子供給手段として期待されている。
クロンサイズの電界放出カソードからなる面放出型の電
界放出カソードを作製することが可能となっており、電
界放出カソードを基板上に多数個形成したものは、その
各エミッタから放出された電子を蛍光面に照射すること
によって平面型の表示装置や各種の電子装置を構成する
電子供給手段として期待されている。
【０００４】このような電界放出カソードの一例とし
て、スピント（Spindt）型と呼ばれる電界放出カソード
（以下、ＦＥＣと記す）の斜視図を図２に示す。この図
において、基板１００上にカソード電極層１０１が形成
されており、このカソード電極層１０１の上に抵抗層１
０２、絶縁層１０３及びゲート電極層１０４が順次形成
されている。そして絶縁層１０３に形成されたホール内
にエミッタコーン１１５が形成され、このエミッタコー
ン１１５の先端部分がゲート電極層１０４の開口部から
臨んでいる。
て、スピント（Spindt）型と呼ばれる電界放出カソード
（以下、ＦＥＣと記す）の斜視図を図２に示す。この図
において、基板１００上にカソード電極層１０１が形成
されており、このカソード電極層１０１の上に抵抗層１
０２、絶縁層１０３及びゲート電極層１０４が順次形成
されている。そして絶縁層１０３に形成されたホール内
にエミッタコーン１１５が形成され、このエミッタコー
ン１１５の先端部分がゲート電極層１０４の開口部から
臨んでいる。
【０００５】このＦＥＣにおいては、微細加工技術を用
いることによりエミッタコーン１１５とゲート電極層１
０４との距離をサブミクロンとすることができるため、
エミッタコーン１１５とゲート電極層１０４間に僅か数
十ボルトの電圧を印加することにより、エミッタコーン
１１５から電子を放出させることができるようになる。
いることによりエミッタコーン１１５とゲート電極層１
０４との距離をサブミクロンとすることができるため、
エミッタコーン１１５とゲート電極層１０４間に僅か数
十ボルトの電圧を印加することにより、エミッタコーン
１１５から電子を放出させることができるようになる。
【０００６】したがって、図２に示すように、上記のＦ
ＥＣがアレイ状に多数個形成されている基板１００の上
方に蛍光材料が塗布されているアノード基板１１６を配
置し、電圧ＶGE、ＶA を印加すると放出された電子によ
って蛍光材を発光させることができ表示装置とすること
ができる。
ＥＣがアレイ状に多数個形成されている基板１００の上
方に蛍光材料が塗布されているアノード基板１１６を配
置し、電圧ＶGE、ＶA を印加すると放出された電子によ
って蛍光材を発光させることができ表示装置とすること
ができる。
【０００７】このようなスピント型のＦＥＣの製造過程
の一例を図３を参照して説明する。まず、図３の（ａ）
に示すように、ガラス等の基板１００の上にスパッタリ
ングにてカソード材料であるＮｂ（ニオブ）を０．２μ
ｍ成膜して薄膜導体層１０１が形成されており、さらに
その上に不純物をドープしたＳｉ（アモルファス）をＣ
ＶＤ(Chemical Vapor Deposition) で成膜して抵抗層１
０２を形成し、さらにＳｉＯ2 （酸化シリコン）をＣＶ
Ｄによって成膜して絶縁層１０３が形成されている。そ
して、その上にゲート電極層１０４となるＮｂがスパッ
タリングにて０．４μｍ成膜される。
の一例を図３を参照して説明する。まず、図３の（ａ）
に示すように、ガラス等の基板１００の上にスパッタリ
ングにてカソード材料であるＮｂ（ニオブ）を０．２μ
ｍ成膜して薄膜導体層１０１が形成されており、さらに
その上に不純物をドープしたＳｉ（アモルファス）をＣ
ＶＤ(Chemical Vapor Deposition) で成膜して抵抗層１
０２を形成し、さらにＳｉＯ2 （酸化シリコン）をＣＶ
Ｄによって成膜して絶縁層１０３が形成されている。そ
して、その上にゲート電極層１０４となるＮｂがスパッ
タリングにて０．４μｍ成膜される。
【０００８】さらに、最表面であるゲート電極層１０４
上にフォトレジスト層１１１を塗布した後、マスク１１
２をかけてフォトリソグラフィー法にてレジスト層１１
１のパターニングを行う。その結果、フォトレジスト層
１１１に開口パターンが形成される。
上にフォトレジスト層１１１を塗布した後、マスク１１
２をかけてフォトリソグラフィー法にてレジスト層１１
１のパターニングを行う。その結果、フォトレジスト層
１１１に開口パターンが形成される。
【０００９】次に、ＳＦ6 等のガスを用いて、レジスト
１１１が塗布されている方向から反応性イオンエッチン
グ（ＲＩＥ）にて異方性エッチングすることにより、同
図（ｂ）に示すようなゲート電極層１０４にレジストパ
ターンと同様な開口部１１３を作製する。
１１１が塗布されている方向から反応性イオンエッチン
グ（ＲＩＥ）にて異方性エッチングすることにより、同
図（ｂ）に示すようなゲート電極層１０４にレジストパ
ターンと同様な開口部１１３を作製する。
【００１０】次に、この積層基板をバッファード弗酸
（ＢＨＦ）等のエッチング液に浸し、絶縁層１０３の部
分を等方性エッチングすることにより、同図（ｃ）に示
すように絶縁層１０３にホール１１４を形成する。
（ＢＨＦ）等のエッチング液に浸し、絶縁層１０３の部
分を等方性エッチングすることにより、同図（ｃ）に示
すように絶縁層１０３にホール１１４を形成する。
【００１１】そして、この基板を同一平面内で回転しな
がら剥離層１０５となるＡｌ（アルミニューム）を斜め
蒸着をすることにより、Ａｌはホール１１４の中に蒸着
されずに、同図（ｃ）に示すようなゲート電極層１０４
の表面のみに選択的に付着し、剥離層１０５が形成され
る。
がら剥離層１０５となるＡｌ（アルミニューム）を斜め
蒸着をすることにより、Ａｌはホール１１４の中に蒸着
されずに、同図（ｃ）に示すようなゲート電極層１０４
の表面のみに選択的に付着し、剥離層１０５が形成され
る。
【００１２】次に、このような基板のホール１１４側に
エミッタ材料であるＭｏ（モリブデン）を蒸着によって
堆積させると、同図（ｄ）に示すように蒸着したエミッ
タ材料がホール１１４の底辺、つまり抵抗層１０２上に
も蒸着・堆積すると同時に、剥離層１０５の上にもエミ
ッタ材料１０６が堆積する。そして、この剥離層１０５
の上に堆積するエミッタ材料１０６によって開口部が閉
鎖されると同時に、抵抗層１０２の上にコーン状のエミ
ッタ１１５が形成される。
エミッタ材料であるＭｏ（モリブデン）を蒸着によって
堆積させると、同図（ｄ）に示すように蒸着したエミッ
タ材料がホール１１４の底辺、つまり抵抗層１０２上に
も蒸着・堆積すると同時に、剥離層１０５の上にもエミ
ッタ材料１０６が堆積する。そして、この剥離層１０５
の上に堆積するエミッタ材料１０６によって開口部が閉
鎖されると同時に、抵抗層１０２の上にコーン状のエミ
ッタ１１５が形成される。
【００１３】この後、剥離層１０５の溶解液であるリン
酸中に基板を浸すことにより、ゲート電極層１０４上の
剥離層１０５、及びエミッタ材料層１０６を除去する。
その結果、同図（ｅ）に示すような形状のＦＥＣを得る
ことができる。
酸中に基板を浸すことにより、ゲート電極層１０４上の
剥離層１０５、及びエミッタ材料層１０６を除去する。
その結果、同図（ｅ）に示すような形状のＦＥＣを得る
ことができる。
【００１４】
【発明が解決しようとする課題】ところで、上記したよ
うなＦＥＣは低印加電圧でエミッタからエミッションを
出すために低仕事関数（また表面不活性）の物質をエミ
ッタ材料として用いる必要がある。すでに報告されてい
るように低仕事関数の物質としてはＴｉＮやＬａＢ6 な
どがあるが、これらを蒸着で成膜しようとするとＴｉＮ
であればＮが、ＬａＢ6 であればＢなどのような軽元素
が蒸着中に欠落し、良質のＴｉＮやＬａＢ6 などのよう
な化合物を作製することが困難であった。
うなＦＥＣは低印加電圧でエミッタからエミッションを
出すために低仕事関数（また表面不活性）の物質をエミ
ッタ材料として用いる必要がある。すでに報告されてい
るように低仕事関数の物質としてはＴｉＮやＬａＢ6 な
どがあるが、これらを蒸着で成膜しようとするとＴｉＮ
であればＮが、ＬａＢ6 であればＢなどのような軽元素
が蒸着中に欠落し、良質のＴｉＮやＬａＢ6 などのよう
な化合物を作製することが困難であった。
【００１５】上記の問題を解決するために反応性蒸着と
いう方法がある。これは、例えばＴｉＮを蒸着する時、
Ｎが欠落しやすいので、それを補償するためにＮ2 ガス
などを蒸着チャンバー内に導入しながら蒸着する方法で
ある。これによりＮの欠落は防止でき、比較的良質のＴ
ｉＮが得られる。しかし、反応性ガスを蒸着チャンバー
内に導入することが必要不可欠であり、これによりチャ
ンバー内の分子の平均自由工程が短くなる。そして、図
４に示すように絶縁層１０３の壁面にも僅かに低仕事関
数の物質１１８が成膜されることになる。このためカソ
ード電極層１０２とゲート電極層１０４が短絡するとい
う問題が発生する恐れがあった。
いう方法がある。これは、例えばＴｉＮを蒸着する時、
Ｎが欠落しやすいので、それを補償するためにＮ2 ガス
などを蒸着チャンバー内に導入しながら蒸着する方法で
ある。これによりＮの欠落は防止でき、比較的良質のＴ
ｉＮが得られる。しかし、反応性ガスを蒸着チャンバー
内に導入することが必要不可欠であり、これによりチャ
ンバー内の分子の平均自由工程が短くなる。そして、図
４に示すように絶縁層１０３の壁面にも僅かに低仕事関
数の物質１１８が成膜されることになる。このためカソ
ード電極層１０２とゲート電極層１０４が短絡するとい
う問題が発生する恐れがあった。
【００１６】また、特公昭５４−３６８２８号公報で開
示されているように、エミッタコーンに高融点材料をコ
ーティングする際、図５に示すように絶縁層１２１を１
μｍ以上突出（オーバーハング）させて蒸着することに
より、引き出し電極層（ゲート電極層）１２２の表面、
及びエミッタコーン１２３の表面のみコーティングさ
れ、基板１２０と引き出し電極１２２間の絶縁性を保つ
ような構成とすることができエッチング法で作製した電
界放出カソードにおいては有用である。しかし、スピン
ト法で作製したＦＥＣにおいては、図３の（ｅ）に示す
ようにＦＥＣの絶縁層１０３の上方にゲート電極層１０
４が形成されているので、このゲート電極層１０４のオ
ーバーハング量が増加するとゲート電極層１０４に垂れ
が発生し、エミッタコーン１１５とゲート電極層１０４
が短絡するという問題が生じる。
示されているように、エミッタコーンに高融点材料をコ
ーティングする際、図５に示すように絶縁層１２１を１
μｍ以上突出（オーバーハング）させて蒸着することに
より、引き出し電極層（ゲート電極層）１２２の表面、
及びエミッタコーン１２３の表面のみコーティングさ
れ、基板１２０と引き出し電極１２２間の絶縁性を保つ
ような構成とすることができエッチング法で作製した電
界放出カソードにおいては有用である。しかし、スピン
ト法で作製したＦＥＣにおいては、図３の（ｅ）に示す
ようにＦＥＣの絶縁層１０３の上方にゲート電極層１０
４が形成されているので、このゲート電極層１０４のオ
ーバーハング量が増加するとゲート電極層１０４に垂れ
が発生し、エミッタコーン１１５とゲート電極層１０４
が短絡するという問題が生じる。
【００１７】また、エミッタ材料としてＣＶＤ法等によ
りダイヤモンドカーボンを形成する場合、回り込みが大
きいため絶縁層の表面もコーティングされ図４のような
状態になってエミッタコーン１１５とゲート電極層１０
４が短絡するという問題が生じる。
りダイヤモンドカーボンを形成する場合、回り込みが大
きいため絶縁層の表面もコーティングされ図４のような
状態になってエミッタコーン１１５とゲート電極層１０
４が短絡するという問題が生じる。
【００１８】本発明はこのような問題点を解決するため
になされたものでスピント法で作製されたＦＥＣのエミ
ッタコーンの表面にも低仕事関数の材料をコーティング
するフィールドエミッタの表面改質方法を提供すること
を目的としている。
になされたものでスピント法で作製されたＦＥＣのエミ
ッタコーンの表面にも低仕事関数の材料をコーティング
するフィールドエミッタの表面改質方法を提供すること
を目的としている。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、少なくとも基板上にカソード電極層、絶縁層、ゲー
ト電極層を順次成膜した積層基板に対して、ゲート電極
層及び絶縁層にホールが設けられ、ホール内にエミッタ
が形成されている電界放出カソードにおいて、そのホー
ル内にスピンナー等によりレジストを充填した後、少な
くともエミッタ上に形成されたレジストを除去する第１
の工程と、エミッタ表面の先端部にスパッタ法により低
仕事関数の材料をコーティングする第２の工程と、第１
の工程によりエミッタのホール内に付着した低仕事関数
の材料を残留したレジストと共に剥離する第３の工程と
によって形成される。
め、少なくとも基板上にカソード電極層、絶縁層、ゲー
ト電極層を順次成膜した積層基板に対して、ゲート電極
層及び絶縁層にホールが設けられ、ホール内にエミッタ
が形成されている電界放出カソードにおいて、そのホー
ル内にスピンナー等によりレジストを充填した後、少な
くともエミッタ上に形成されたレジストを除去する第１
の工程と、エミッタ表面の先端部にスパッタ法により低
仕事関数の材料をコーティングする第２の工程と、第１
の工程によりエミッタのホール内に付着した低仕事関数
の材料を残留したレジストと共に剥離する第３の工程と
によって形成される。
【００２０】
【作用】本発明によればＦＥＣに形成されているホール
内の壁面をレジストで被膜した後、エミッタに低仕事関
数の材料をコーティングし、その後レジストを除去する
ような工程とされているため、オーバーハング量に関係
なく絶縁層の壁面にコーティング材料の付着を防止で
き、またゲート電極層とカソード電極層が低仕事関数の
材料によって覆われる。
内の壁面をレジストで被膜した後、エミッタに低仕事関
数の材料をコーティングし、その後レジストを除去する
ような工程とされているため、オーバーハング量に関係
なく絶縁層の壁面にコーティング材料の付着を防止で
き、またゲート電極層とカソード電極層が低仕事関数の
材料によって覆われる。
【００２１】
【実施例】図１に本発明の実施例として電界放出カソー
ドのエミッタコーンの改質方法の一例を示す。この図の
（ａ）は図３で説明したスピント法によって作製された
ＦＥＣを示しており、ガラス基板１００上にカソード電
極層１０１、抵抗層１０２、絶縁層１０３、ゲート電極
層１０４が順次成膜されている。そして、絶縁層１０３
にホールが形成され、さらにホール内にエミッタコーン
１１５が形成されている。
ドのエミッタコーンの改質方法の一例を示す。この図の
（ａ）は図３で説明したスピント法によって作製された
ＦＥＣを示しており、ガラス基板１００上にカソード電
極層１０１、抵抗層１０２、絶縁層１０３、ゲート電極
層１０４が順次成膜されている。そして、絶縁層１０３
にホールが形成され、さらにホール内にエミッタコーン
１１５が形成されている。
【００２２】次に、同図（ｂ）において１は粘度の低い
ポジ型のフォトレジストであり、スピンナー等を用いて
ゲート電極層１０４上に塗布する。この時、絶縁層１０
３に形成されているホール内にフォトレジスト１が浸透
し、ホール内が完全にフォトレジストで埋まる。
ポジ型のフォトレジストであり、スピンナー等を用いて
ゲート電極層１０４上に塗布する。この時、絶縁層１０
３に形成されているホール内にフォトレジスト１が浸透
し、ホール内が完全にフォトレジストで埋まる。
【００２３】そして、ゲート電極層１０４の上面よりエ
ミッタコーン１１５をフォトマスクなしで露光すると、
ゲート電極層１０４のひさし直下部であるホール内の絶
縁層１０３の壁面は光が照射されず露光されないため、
同図（ｃ）に示すように自己整合的にフォトレジスト２
の被膜が形成される。
ミッタコーン１１５をフォトマスクなしで露光すると、
ゲート電極層１０４のひさし直下部であるホール内の絶
縁層１０３の壁面は光が照射されず露光されないため、
同図（ｃ）に示すように自己整合的にフォトレジスト２
の被膜が形成される。
【００２４】次に、高融点材料であるＷ（タングステ
ン）、Ｔａ（タンタル）や低仕事関数である物質《例え
ば、ＴｉＮ，ＴａＮ，ＺｒＮなどの窒化物、Ｓｉ化合
物、カーボン又は炭素化合物，（Ｂａ，Ｓｒ）Ｏ（Ｃ
ａ，Ｓｒ）Ｏ等のバリウム系酸化物、（Ｌａ，Ｂ）Ｂ
6 ，（Ｌａ，Ｅｕ）Ｂ6 ，（Ｌａ，Ｙｂ）Ｂ6 等のラン
タン・ポライド系化合物、（Ｐｒ，Ｓｒ）Ｂ6 ，（Ｐ
ｒ，Ｅｕ）Ｂ6 ，（Ｐｒ，Ｙｂ）Ｂ6 等のプラセオジウ
ム・ポライド系化合物、（Ｎｄ，Ｓｒ）Ｂ6 ，（Ｎｄ，
Ｂａ）Ｂ6 ，（Ｎｄ，Ｅｕ）Ｂ6 ，（Ｎｄ，Ｙｂ）Ｂ
6 ，等のネオジウム・ポライド系化合物》などを物理的
蒸気凝縮法（Physical Vapor Deposition ）の例えばス
パッタリング法でスパッタリングする。
ン）、Ｔａ（タンタル）や低仕事関数である物質《例え
ば、ＴｉＮ，ＴａＮ，ＺｒＮなどの窒化物、Ｓｉ化合
物、カーボン又は炭素化合物，（Ｂａ，Ｓｒ）Ｏ（Ｃ
ａ，Ｓｒ）Ｏ等のバリウム系酸化物、（Ｌａ，Ｂ）Ｂ
6 ，（Ｌａ，Ｅｕ）Ｂ6 ，（Ｌａ，Ｙｂ）Ｂ6 等のラン
タン・ポライド系化合物、（Ｐｒ，Ｓｒ）Ｂ6 ，（Ｐ
ｒ，Ｅｕ）Ｂ6 ，（Ｐｒ，Ｙｂ）Ｂ6 等のプラセオジウ
ム・ポライド系化合物、（Ｎｄ，Ｓｒ）Ｂ6 ，（Ｎｄ，
Ｂａ）Ｂ6 ，（Ｎｄ，Ｅｕ）Ｂ6 ，（Ｎｄ，Ｙｂ）Ｂ
6 ，等のネオジウム・ポライド系化合物》などを物理的
蒸気凝縮法（Physical Vapor Deposition ）の例えばス
パッタリング法でスパッタリングする。
【００２５】例えば、低仕事関数であるＴｉＮをスパッ
タリングすると、同図（ｄ）に示すようにゲート電極層
１０４の表面、及びエミッタコーン１１５の表面にＴｉ
Ｎのスパッタ膜３、４が形成される。また、フォトレジ
スト２の側面も同様に低仕事関数の材料ＴｉＮのスパッ
タ膜５が形成される。これは一般的にスパッタリングは
真空度１０-3Ｔorr 程度で成膜されるため、スパッタ電
子の回り込みが発生するからである。つまりフォトレジ
スト２が絶縁層１０３の壁面に直接低仕事関数の材料が
付着することを防止するようなマスクとして作用してい
る。
タリングすると、同図（ｄ）に示すようにゲート電極層
１０４の表面、及びエミッタコーン１１５の表面にＴｉ
Ｎのスパッタ膜３、４が形成される。また、フォトレジ
スト２の側面も同様に低仕事関数の材料ＴｉＮのスパッ
タ膜５が形成される。これは一般的にスパッタリングは
真空度１０-3Ｔorr 程度で成膜されるため、スパッタ電
子の回り込みが発生するからである。つまりフォトレジ
スト２が絶縁層１０３の壁面に直接低仕事関数の材料が
付着することを防止するようなマスクとして作用してい
る。
【００２６】そして、フォトレジスト剥離液にてホール
内のフォトレジスト２を除去することによってフォトレ
ジスト２の側面に付着している低仕事関数の材料５と共
に除去する。従って、同図（ｅ）に示すようにゲート電
極層１０４とエミッタコーン１１５の表面のみに低仕事
関数の材料ＴｉＮのスパッタ膜３、４が残ることにな
る。つまりエミッタコーン１１５の表面を低仕事関数の
材料ＴｉＮに改質することができる。
内のフォトレジスト２を除去することによってフォトレ
ジスト２の側面に付着している低仕事関数の材料５と共
に除去する。従って、同図（ｅ）に示すようにゲート電
極層１０４とエミッタコーン１１５の表面のみに低仕事
関数の材料ＴｉＮのスパッタ膜３、４が残ることにな
る。つまりエミッタコーン１１５の表面を低仕事関数の
材料ＴｉＮに改質することができる。
【００２７】また、ゲート電極層１０４上に形成された
スパッタ膜３は例えばスパッタリングする低仕事関数の
材料がＴｉＮであれば、ＳＦ6 ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）にて異方性エッチングによって
除去することが可能であり、ゲート電極層１０４上にゲ
ート配線を形成する場合、従来技術をそのまま用いるこ
とが可能である。
スパッタ膜３は例えばスパッタリングする低仕事関数の
材料がＴｉＮであれば、ＳＦ6 ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）にて異方性エッチングによって
除去することが可能であり、ゲート電極層１０４上にゲ
ート配線を形成する場合、従来技術をそのまま用いるこ
とが可能である。
【００２８】なお、本実施例ではＦＥＣがスピント法に
よって作製されもので説明したが、これに限定されずシ
リコンエッチング型等で作製されたＦＥＣにも適用する
ことが可能であり、またエミッタの形状が屋根型となっ
ている異型のものでも、もちろん適用することができ
る。
よって作製されもので説明したが、これに限定されずシ
リコンエッチング型等で作製されたＦＥＣにも適用する
ことが可能であり、またエミッタの形状が屋根型となっ
ている異型のものでも、もちろん適用することができ
る。
【００２９】
【発明の効果】以上説明したように本発明のフィールド
エミッタの改質方法は、ホール内の絶縁層をレジストで
被膜した後、低仕事関数の材料をスパッタリングするよ
うにしているため、ゲート電極層のオーバーハング量に
関係なくカソード電極層とゲート電極層の短絡を防止で
き、エミッタコーンに低仕事関数の材料をコーティング
することができる。従って、エミッタコーンの表面の低
仕事関数化及び高電流密度への対応が可能となり、特に
その先端部分の電子の放出能力を高い状態に維持するこ
とができる。
エミッタの改質方法は、ホール内の絶縁層をレジストで
被膜した後、低仕事関数の材料をスパッタリングするよ
うにしているため、ゲート電極層のオーバーハング量に
関係なくカソード電極層とゲート電極層の短絡を防止で
き、エミッタコーンに低仕事関数の材料をコーティング
することができる。従って、エミッタコーンの表面の低
仕事関数化及び高電流密度への対応が可能となり、特に
その先端部分の電子の放出能力を高い状態に維持するこ
とができる。
【００３０】さらに、スパッタリングの場合は蒸着と比
較して大面積に均一な薄膜を高スループットで形成する
ことが可能であり、この薄膜でエミッタをコーティング
するため、フィールドエミッションが均一になり、永年
にわたっても安定した電界放出カソードにすることがで
きる。
較して大面積に均一な薄膜を高スループットで形成する
ことが可能であり、この薄膜でエミッタをコーティング
するため、フィールドエミッションが均一になり、永年
にわたっても安定した電界放出カソードにすることがで
きる。
【図１】本発明の実施例のフィールドエミッタの表面改
質方法の一例を示した図である。
質方法の一例を示した図である。
【図２】ＦＥＣアレイを使用した表示装置の説明図であ
る。
る。
【図３】電界放出カソードの製造方法の一例を示した図
である。
である。
【図４】レジストを用いない場合のスパッタリングによ
る付着の態様を示した図である。
る付着の態様を示した図である。
【図５】従来のエッチング法で作製された電界放出カソ
ードのコーティングの一例を示した図である。
ードのコーティングの一例を示した図である。
１、 ２ レジスト ３、４、５ スパッタ膜
Claims (3)
- 【請求項１】 少なくとも基板上にカソード電極層、絶
縁層、ゲート電極層を順次成膜した積層基板に対して、
前記ゲート電極層及び前記絶縁層にホールが設けられ、 該ホール内にエミッタが形成されている電界放出カソー
ドにおいて、 前記ホール内にスピンナー法等によりレジストを充填し
た後、少なくとも前記エミッタの上方に形成された前記
レジストを除去する第１の工程と、 前記エミッタ表面の先端部に物理的蒸気凝縮法により低
仕事関数の材料をコーティングする第２の工程と、 前記第１の工程により残留した前記ホール内のレジスト
を剥離する第３の工程を備え、 前記エミッタの表面に前記低仕事関数の材料がコーティ
ングされるようにしたことを特徴とするフィールドエミ
ッタの表面改質方法。 - 【請求項２】 前記レジストはポジ型のフォトレジスト
であることを特徴とする請求項１に記載のフィールドエ
ミッタの表面改質方法。 - 【請求項３】 前記物理的蒸気凝縮法はスパッタリング
法などのように比較的低真空（１０-4〜１０-1torr）で
成膜する方法であることを特徴とする請求項１に記載の
フィールドエミッタの表面改質方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31134394A JP2852356B2 (ja) | 1994-11-22 | 1994-11-22 | フィールドエミッタの表面改質方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31134394A JP2852356B2 (ja) | 1994-11-22 | 1994-11-22 | フィールドエミッタの表面改質方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148083A true JPH08148083A (ja) | 1996-06-07 |
| JP2852356B2 JP2852356B2 (ja) | 1999-02-03 |
Family
ID=18016012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31134394A Expired - Fee Related JP2852356B2 (ja) | 1994-11-22 | 1994-11-22 | フィールドエミッタの表面改質方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852356B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563260B1 (en) * | 1999-03-15 | 2003-05-13 | Kabushiki Kaisha Toshiba | Electron emission element having resistance layer of particular particles |
| US6570305B1 (en) | 1998-06-30 | 2003-05-27 | Sharp Kabushiki Kaisha | Field emission electron source and fabrication process thereof |
| WO2009157088A1 (ja) * | 2008-06-27 | 2009-12-30 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| WO2009157087A1 (ja) * | 2008-06-27 | 2009-12-30 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| US8288082B2 (en) | 2008-03-17 | 2012-10-16 | Samsung Electronics Co., Ltd. | Method of fabricating triode-structure field-emission device |
-
1994
- 1994-11-22 JP JP31134394A patent/JP2852356B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570305B1 (en) | 1998-06-30 | 2003-05-27 | Sharp Kabushiki Kaisha | Field emission electron source and fabrication process thereof |
| US6563260B1 (en) * | 1999-03-15 | 2003-05-13 | Kabushiki Kaisha Toshiba | Electron emission element having resistance layer of particular particles |
| US6626724B2 (en) | 1999-03-15 | 2003-09-30 | Kabushiki Kaisha Toshiba | Method of manufacturing electron emitter and associated display |
| US8288082B2 (en) | 2008-03-17 | 2012-10-16 | Samsung Electronics Co., Ltd. | Method of fabricating triode-structure field-emission device |
| WO2009157088A1 (ja) * | 2008-06-27 | 2009-12-30 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| WO2009157087A1 (ja) * | 2008-06-27 | 2009-12-30 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| JP4428722B2 (ja) * | 2008-06-27 | 2010-03-10 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| JP4428723B2 (ja) * | 2008-06-27 | 2010-03-10 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| JPWO2009157087A1 (ja) * | 2008-06-27 | 2011-12-01 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
| JPWO2009157088A1 (ja) * | 2008-06-27 | 2011-12-01 | キヤノンアネルバ株式会社 | 電子放出素子の製造法及びそのための記憶媒体又は記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2852356B2 (ja) | 1999-02-03 |
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