JPH08148582A - 半導体メモリセルとその製造方法 - Google Patents
半導体メモリセルとその製造方法Info
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- JPH08148582A JPH08148582A JP6286642A JP28664294A JPH08148582A JP H08148582 A JPH08148582 A JP H08148582A JP 6286642 A JP6286642 A JP 6286642A JP 28664294 A JP28664294 A JP 28664294A JP H08148582 A JPH08148582 A JP H08148582A
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Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＳＲＡＭのメモリセルの動作を安定化し、か
つ微細化を可能とする。 【構成】 転送用ＭＯＳトランジスタＱt1,Ｑt2につい
ては通常のＬＤＤトランジスタで形成するが、駆動用Ｍ
ＯＳトランジスタＱd1,Ｑd2についてはゲートオーバラ
ップの大きいＬＤＤトランジスタで形成した。ゲートオ
ーバーラップとは、低濃度ソース／ドレイン領域とゲー
ト電極とが重なっていることをいうが、本発明ではオー
バーラップの程度の差が問題であって、駆動用ＭＯＳト
ランジスタＱd1,Ｑd2は、転送用ＭＯＳトランジスタＱt
1,Ｑt2に比してオーバーラップが大きい点が特徴であ
る。
つ微細化を可能とする。 【構成】 転送用ＭＯＳトランジスタＱt1,Ｑt2につい
ては通常のＬＤＤトランジスタで形成するが、駆動用Ｍ
ＯＳトランジスタＱd1,Ｑd2についてはゲートオーバラ
ップの大きいＬＤＤトランジスタで形成した。ゲートオ
ーバーラップとは、低濃度ソース／ドレイン領域とゲー
ト電極とが重なっていることをいうが、本発明ではオー
バーラップの程度の差が問題であって、駆動用ＭＯＳト
ランジスタＱd1,Ｑd2は、転送用ＭＯＳトランジスタＱt
1,Ｑt2に比してオーバーラップが大きい点が特徴であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルとそ
の製造方法に関し、さらに詳しく言えばＳＲＡＭのメモ
リセルの動作を安定化し、かつ微細化を可能とする半導
体メモリセルとその製造方法に関する。
の製造方法に関し、さらに詳しく言えばＳＲＡＭのメモ
リセルの動作を安定化し、かつ微細化を可能とする半導
体メモリセルとその製造方法に関する。
【０００２】
【従来の技術】従来のＳＲＡＭのメモリセルは、図４お
よび図５に示す一般的に知られた高抵抗負荷型のメモリ
セルである。これはインバータ回路を２段つないでフィ
ードバックをかけるフリップフロップ回路であり、クロ
ス接続された１対の駆動用ＭＯＳトランジスタＱd1，Ｑ
d2と、転送用ＭＯＳトランジスタＱt1，Ｑt2と、負荷用
高抵抗Ｒ1,Ｒ2によって１ビット分が構成されている。
このセルの動作について以下で述べる。
よび図５に示す一般的に知られた高抵抗負荷型のメモリ
セルである。これはインバータ回路を２段つないでフィ
ードバックをかけるフリップフロップ回路であり、クロ
ス接続された１対の駆動用ＭＯＳトランジスタＱd1，Ｑ
d2と、転送用ＭＯＳトランジスタＱt1，Ｑt2と、負荷用
高抵抗Ｒ1,Ｒ2によって１ビット分が構成されている。
このセルの動作について以下で述べる。
【０００３】例えば、アドレスデコーダ回路によって選
択されたメモリセル列の中で、ビット線ＤＬ，＊ＤＬか
らデータが入力されたあるメモリセルにおいては、図４
の左側の転送用ＭＯＳトランジスタＱt1を通って、右側
の駆動用ＭＯＳトランジスタＱd1のゲートに入り、右側
のインバータで反転されてドレインに現れると同時に左
側の駆動用ＭＯＳトランジスタＱd2のゲートに加わり、
左側のインバータで増幅反転されて駆動用ＭＯＳトラン
ジスタＱd1のドレインに加わり、記憶保持される。そし
て、この記憶情報は駆動用ＭＯＳトランジスタＱd1，Ｑ
d2のドレインに接続された負荷用高抵抗Ｒ1,Ｒ2の微少
電流によって保持される。
択されたメモリセル列の中で、ビット線ＤＬ，＊ＤＬか
らデータが入力されたあるメモリセルにおいては、図４
の左側の転送用ＭＯＳトランジスタＱt1を通って、右側
の駆動用ＭＯＳトランジスタＱd1のゲートに入り、右側
のインバータで反転されてドレインに現れると同時に左
側の駆動用ＭＯＳトランジスタＱd2のゲートに加わり、
左側のインバータで増幅反転されて駆動用ＭＯＳトラン
ジスタＱd1のドレインに加わり、記憶保持される。そし
て、この記憶情報は駆動用ＭＯＳトランジスタＱd1，Ｑ
d2のドレインに接続された負荷用高抵抗Ｒ1,Ｒ2の微少
電流によって保持される。
【０００４】一方、読み出しは転送用ＭＯＳトランジス
タＱt1，Ｑt2のゲートに共通のワード線ＷＬによって電
圧を印加し、駆動用ＭＯＳトランジスタＱd1，Ｑd2のド
レイン電位の差を読み出す。上記半導体メモリセルは、
特開平４−１２７４７０号公報（Ｈ０１Ｌ ２７／１
１）等に記載されている。ところで、上記メモリセルの
動作を安定化するには、駆動用ＭＯＳトランジスタＱd
1，Ｑd2の転送用ＭＯＳトランジスタＱt1，Ｑt2に対す
るβ比を大きくすることが必要である。そこで、従来そ
れぞれのトランジスタサイズを設計上異ならしめること
によりβ比を確保していた。例えば、転送用ＭＯＳトラ
ンジスタＱt1，Ｑt2のサイズ（ゲート幅／ゲート長）を
０．８／１．５とし、駆動用ＭＯＳトランジスタＱd1，
Ｑd2を２．０／０．８としていた。
タＱt1，Ｑt2のゲートに共通のワード線ＷＬによって電
圧を印加し、駆動用ＭＯＳトランジスタＱd1，Ｑd2のド
レイン電位の差を読み出す。上記半導体メモリセルは、
特開平４−１２７４７０号公報（Ｈ０１Ｌ ２７／１
１）等に記載されている。ところで、上記メモリセルの
動作を安定化するには、駆動用ＭＯＳトランジスタＱd
1，Ｑd2の転送用ＭＯＳトランジスタＱt1，Ｑt2に対す
るβ比を大きくすることが必要である。そこで、従来そ
れぞれのトランジスタサイズを設計上異ならしめること
によりβ比を確保していた。例えば、転送用ＭＯＳトラ
ンジスタＱt1，Ｑt2のサイズ（ゲート幅／ゲート長）を
０．８／１．５とし、駆動用ＭＯＳトランジスタＱd1，
Ｑd2を２．０／０．８としていた。
【０００５】なお、上記βは、β＝μＣoxＷeff／Ｌeff
によって定義されるパラメータであり、μはキャリア
移動度、Ｃoxはゲート酸化膜容量、Ｗeffは実効チャネ
ル幅、Ｌeffは実効チャネル長である。
によって定義されるパラメータであり、μはキャリア
移動度、Ｃoxはゲート酸化膜容量、Ｗeffは実効チャネ
ル幅、Ｌeffは実効チャネル長である。
【０００６】
【発明が解決しようとする課題】しかしながら、メモリ
セルを微細化するという制約があるため、トランジスタ
サイズによってβ比を確保するには限界があった。この
ため、十分なβ比がとれず、セルの動作が不安定であっ
た。本発明は、かかる問題点を除去することを目的とし
ている。
セルを微細化するという制約があるため、トランジスタ
サイズによってβ比を確保するには限界があった。この
ため、十分なβ比がとれず、セルの動作が不安定であっ
た。本発明は、かかる問題点を除去することを目的とし
ている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体メモリセルは、クロス接続された一
対の駆動用ＭＯＳトランジスタと、一対の転送用ＭＯＳ
トランジスタと、一対の負荷素子より成る半導体メモリ
セルであって、駆動用ＭＯＳトランジスタのゲートの延
在方向と転送用ＭＯＳトランジスタのゲートの延在方向
が直角となるように配置された半導体メモリセルにおい
て、駆動用ＭＯＳトランジスタのゲートオーバーラップ
を転送用ＭＯＳトランジスタのゲートオーバーラップよ
り大きく形成した。
に、本発明の半導体メモリセルは、クロス接続された一
対の駆動用ＭＯＳトランジスタと、一対の転送用ＭＯＳ
トランジスタと、一対の負荷素子より成る半導体メモリ
セルであって、駆動用ＭＯＳトランジスタのゲートの延
在方向と転送用ＭＯＳトランジスタのゲートの延在方向
が直角となるように配置された半導体メモリセルにおい
て、駆動用ＭＯＳトランジスタのゲートオーバーラップ
を転送用ＭＯＳトランジスタのゲートオーバーラップよ
り大きく形成した。
【０００８】また、本発明の半導体メモリセルの製造方
法は、クロス接続された一対の駆動用ＭＯＳトランジス
タと、一対の転送用ＭＯＳトランジスタと、一対の負荷
素子より成る半導体メモリセルであって、駆動用ＭＯＳ
トランジスタのゲートの延在方向と転送用ＭＯＳトラン
ジスタのゲートの延在方向が直角となるように配置され
た半導体メモリセルの製造方法において、駆動用ＭＯＳ
トランジスタおよび転送用ＭＯＳトランジスタの低濃度
ソース／ドレイン領域を形成するイオン注入工程で、駆
動用ＭＯＳトランジスタのゲートの延在方向に対し直角
の方向から、左右に２回の斜めイオン注入を行うことに
より、駆動用ＭＯＳトランジスタのゲートオーバラップ
を転送用ＭＯＳトランジスタのゲートオーバーラップよ
り大きく形成した。
法は、クロス接続された一対の駆動用ＭＯＳトランジス
タと、一対の転送用ＭＯＳトランジスタと、一対の負荷
素子より成る半導体メモリセルであって、駆動用ＭＯＳ
トランジスタのゲートの延在方向と転送用ＭＯＳトラン
ジスタのゲートの延在方向が直角となるように配置され
た半導体メモリセルの製造方法において、駆動用ＭＯＳ
トランジスタおよび転送用ＭＯＳトランジスタの低濃度
ソース／ドレイン領域を形成するイオン注入工程で、駆
動用ＭＯＳトランジスタのゲートの延在方向に対し直角
の方向から、左右に２回の斜めイオン注入を行うことに
より、駆動用ＭＯＳトランジスタのゲートオーバラップ
を転送用ＭＯＳトランジスタのゲートオーバーラップよ
り大きく形成した。
【０００９】
【作用】本発明の半導体メモリセルによれば、駆動用Ｍ
ＯＳトランジスタでは、ゲートオーバーラップが大きい
ので、その分だけ実効チャネル長が小さくなり、またオ
ーバーラップ部分の低濃度ソース／ドレイン領域の抵抗
がゲート電界により下げられるので、転送用ＭＯＳトラ
ンジスタに比して高いβを得ることができ、この結果設
計上のトランジスタのサイズを一定にしながら従来より
高いβ比を実現することができる。
ＯＳトランジスタでは、ゲートオーバーラップが大きい
ので、その分だけ実効チャネル長が小さくなり、またオ
ーバーラップ部分の低濃度ソース／ドレイン領域の抵抗
がゲート電界により下げられるので、転送用ＭＯＳトラ
ンジスタに比して高いβを得ることができ、この結果設
計上のトランジスタのサイズを一定にしながら従来より
高いβ比を実現することができる。
【００１０】また、本発明の半導体メモリセルの製造に
よれば、それぞれのゲート電極層はそれらの延在方向が
直角となるように配置されていることから、低濃度ソー
ス／ドレイン領域を形成するイオン注入工程で、駆動用
ＭＯＳトランジスタのゲートの延在方向に対し直角の方
向から、左右に２回の斜めイオン注入を行うことによ
り、図１および図２に示すように、駆動用ＭＯＳトラン
ジスタについてのみ斜めイオン注入によるシャドゥイン
グ効果が現れ、駆動用ＭＯＳトランジスタのゲートオー
バラップが転送用ＭＯＳトランジスタのゲートオーバー
ラップより大きく形成される。
よれば、それぞれのゲート電極層はそれらの延在方向が
直角となるように配置されていることから、低濃度ソー
ス／ドレイン領域を形成するイオン注入工程で、駆動用
ＭＯＳトランジスタのゲートの延在方向に対し直角の方
向から、左右に２回の斜めイオン注入を行うことによ
り、図１および図２に示すように、駆動用ＭＯＳトラン
ジスタについてのみ斜めイオン注入によるシャドゥイン
グ効果が現れ、駆動用ＭＯＳトランジスタのゲートオー
バラップが転送用ＭＯＳトランジスタのゲートオーバー
ラップより大きく形成される。
【００１１】
【実施例】以下で、本発明の一実施例に係る半導体メモ
リセルとその製造方法を図面を参照しながら説明する。
本実施例に係る半導体メモリセルの回路構成そのもの
は、図４に示す通りであり従来と異なるところはない。
本発明の特徴とする点は、転送用ＭＯＳトランジスタＱ
t1,Ｑt2と駆動用ＭＯＳトランジスタＱd1,Ｑd2とで構造
が異なることにある。すなわち、図３に示すように、転
送用ＭＯＳトランジスタＱt1,Ｑt2については通常のＬ
ＤＤトランジスタで形成するが、駆動用ＭＯＳトランジ
スタＱd1,Ｑd2についてはゲートオーバラップの大きい
ＬＤＤトランジスタで形成した。ゲートオーバーラップ
とは、低濃度ソース／ドレイン領域とゲート電極とが重
なっていることをいうが、本発明ではオーバーラップの
程度の差が問題であって、駆動用ＭＯＳトランジスタＱ
d1,Ｑd2は、転送用ＭＯＳトランジスタＱt1,Ｑt2に比し
てオーバーラップが大きい点が特徴である。
リセルとその製造方法を図面を参照しながら説明する。
本実施例に係る半導体メモリセルの回路構成そのもの
は、図４に示す通りであり従来と異なるところはない。
本発明の特徴とする点は、転送用ＭＯＳトランジスタＱ
t1,Ｑt2と駆動用ＭＯＳトランジスタＱd1,Ｑd2とで構造
が異なることにある。すなわち、図３に示すように、転
送用ＭＯＳトランジスタＱt1,Ｑt2については通常のＬ
ＤＤトランジスタで形成するが、駆動用ＭＯＳトランジ
スタＱd1,Ｑd2についてはゲートオーバラップの大きい
ＬＤＤトランジスタで形成した。ゲートオーバーラップ
とは、低濃度ソース／ドレイン領域とゲート電極とが重
なっていることをいうが、本発明ではオーバーラップの
程度の差が問題であって、駆動用ＭＯＳトランジスタＱ
d1,Ｑd2は、転送用ＭＯＳトランジスタＱt1,Ｑt2に比し
てオーバーラップが大きい点が特徴である。
【００１２】したがって、駆動用ＭＯＳトランジスタＱ
d1,Ｑd2では、ゲートオーバーラップの差だけ実効チャ
ネル長が小さくなり、またオーバーラップ部分の低濃度
ソース／ドレイン領域の抵抗がゲート電界により下げら
れるので、転送用ＭＯＳトランジスタＱt1,Ｑt2に比し
て高いβを得ることができ、この結果設計上のトランジ
スタのサイズを一定にしながら従来より高いβ比を実現
することができる。
d1,Ｑd2では、ゲートオーバーラップの差だけ実効チャ
ネル長が小さくなり、またオーバーラップ部分の低濃度
ソース／ドレイン領域の抵抗がゲート電界により下げら
れるので、転送用ＭＯＳトランジスタＱt1,Ｑt2に比し
て高いβを得ることができ、この結果設計上のトランジ
スタのサイズを一定にしながら従来より高いβ比を実現
することができる。
【００１３】次に、上記半導体メモリセルの製造方法を
図１乃至図３を参照しながら説明する。図１乃至図３
は、図４の左側部分の斜視図であり、転送用ＭＯＳトラ
ンジスタＱt1と駆動用ＭＯＳトランジスタＱd1が形成さ
れる部分を示している。図１において、Ｐ型シリコン基
板（１）上の転送用ＭＯＳトランジスタＱt1形成領域と
駆動用ＭＯＳトランジスタＱd1形成領域とを分離するＬ
ＯＣＯＳ酸化膜（２）を形成し、ゲート酸化膜（３）を
介してそれぞれのゲート電極層（４Ａ）（４Ｂ）をポリ
シリコン層で形成する。ここで、２つのゲート電極層
（４Ａ）（４Ｂ）の延在方向は直角となるように配置し
ている。そして、駆動用ＭＯＳトランジスタのゲート電
極層（４Ｂ）の延在方向に対し直角の方向から（図１に
おいて左側から）、１回目の斜めイオン注入を行い、転
送用ＭＯＳトランジスタＱt1の低濃度ソース／ドレイン
領域（５Ａ）（６Ａ）と駆動用ＭＯＳトランジスタＱd1
の低濃度ソース／ドレイン領域（５Ｂ）（６Ｂ）を形成
する。ここで、斜めイオン注入は、シリコン基板（１）
面の垂直方向から角度θだけ傾けて、リンイオン（31Ｐ
+)を注入量２Ｅ１２／cm2、加速電圧５０ＫｅＶの条件
で注入している。
図１乃至図３を参照しながら説明する。図１乃至図３
は、図４の左側部分の斜視図であり、転送用ＭＯＳトラ
ンジスタＱt1と駆動用ＭＯＳトランジスタＱd1が形成さ
れる部分を示している。図１において、Ｐ型シリコン基
板（１）上の転送用ＭＯＳトランジスタＱt1形成領域と
駆動用ＭＯＳトランジスタＱd1形成領域とを分離するＬ
ＯＣＯＳ酸化膜（２）を形成し、ゲート酸化膜（３）を
介してそれぞれのゲート電極層（４Ａ）（４Ｂ）をポリ
シリコン層で形成する。ここで、２つのゲート電極層
（４Ａ）（４Ｂ）の延在方向は直角となるように配置し
ている。そして、駆動用ＭＯＳトランジスタのゲート電
極層（４Ｂ）の延在方向に対し直角の方向から（図１に
おいて左側から）、１回目の斜めイオン注入を行い、転
送用ＭＯＳトランジスタＱt1の低濃度ソース／ドレイン
領域（５Ａ）（６Ａ）と駆動用ＭＯＳトランジスタＱd1
の低濃度ソース／ドレイン領域（５Ｂ）（６Ｂ）を形成
する。ここで、斜めイオン注入は、シリコン基板（１）
面の垂直方向から角度θだけ傾けて、リンイオン（31Ｐ
+)を注入量２Ｅ１２／cm2、加速電圧５０ＫｅＶの条件
で注入している。
【００１４】上記斜めイオン注入によれば、それぞれの
ゲート電極層（４Ａ）（４Ｂ）はそれらの延在方向が直
角となるように配置されていることから、駆動用ＭＯＳ
トランジスタＱd1についてのみシャドゥイング効果が現
れる。すなわち、転送用ＭＯＳトランジスタＱt1の低濃
度ソース／ドレイン領域（５Ａ）（６Ａ）についてはシ
ャドゥイング効果がないので、ゲート電極層（４Ａ）に
対して対称に形成されるが、駆動用ＭＯＳトランジスタ
Ｑd1の低濃度ソース／ドレイン領域（５Ｂ）（６Ｂ）は
ゲート電極層（４Ｂ）によるシャドゥイング効果のため
に非対称であって、ソース領域（５Ｂ）とゲート電極層
（４Ｂ）とのオーバーラップが大きくなる一方、ドレイ
ン領域（６Ｂ）は、ゲート電極層（４Ｂ）からオフセッ
トされる。
ゲート電極層（４Ａ）（４Ｂ）はそれらの延在方向が直
角となるように配置されていることから、駆動用ＭＯＳ
トランジスタＱd1についてのみシャドゥイング効果が現
れる。すなわち、転送用ＭＯＳトランジスタＱt1の低濃
度ソース／ドレイン領域（５Ａ）（６Ａ）についてはシ
ャドゥイング効果がないので、ゲート電極層（４Ａ）に
対して対称に形成されるが、駆動用ＭＯＳトランジスタ
Ｑd1の低濃度ソース／ドレイン領域（５Ｂ）（６Ｂ）は
ゲート電極層（４Ｂ）によるシャドゥイング効果のため
に非対称であって、ソース領域（５Ｂ）とゲート電極層
（４Ｂ）とのオーバーラップが大きくなる一方、ドレイ
ン領域（６Ｂ）は、ゲート電極層（４Ｂ）からオフセッ
トされる。
【００１５】次に、図２において、駆動用ＭＯＳトラン
ジスタのゲート電極層（４Ｂ）の延在方向に対し直角の
方向から（図２において右側から）、２回目の斜めイオ
ン注入を行う。このイオン注入の注入量等は１回目と同
じであって、その注入方向が逆方向である点のみが異な
る。これにより、転送用ＭＯＳトランジスタＱt1の低濃
度ソース／ドレイン領域（５１Ａ）（６１Ａ）と駆動用
ＭＯＳトランジスタＱd1の低濃度ソース／ドレイン領域
（５１Ｂ）（６１Ｂ）とはいずれも対称となり、駆動用
ＭＯＳトランジスタＱd1は、転送用ＭＯＳトランジスタ
Ｑt1に比してオーバーラップが大きく形成される。Ｑd2
とＱt2との関係も全く同様である。
ジスタのゲート電極層（４Ｂ）の延在方向に対し直角の
方向から（図２において右側から）、２回目の斜めイオ
ン注入を行う。このイオン注入の注入量等は１回目と同
じであって、その注入方向が逆方向である点のみが異な
る。これにより、転送用ＭＯＳトランジスタＱt1の低濃
度ソース／ドレイン領域（５１Ａ）（６１Ａ）と駆動用
ＭＯＳトランジスタＱd1の低濃度ソース／ドレイン領域
（５１Ｂ）（６１Ｂ）とはいずれも対称となり、駆動用
ＭＯＳトランジスタＱd1は、転送用ＭＯＳトランジスタ
Ｑt1に比してオーバーラップが大きく形成される。Ｑd2
とＱt2との関係も全く同様である。
【００１６】したがって、駆動用ＭＯＳトランジスタＱ
d1,Ｑd2との実効チャネル長Ｌeff2は、ゲートオーバー
ラップの差だけ転送用ＭＯＳトランジスタＱt1,Ｑt2と
の実効チャネル長Ｌeff1より小さくなり、またオーバー
ラップ部分の低濃度ソース／ドレイン領域の抵抗がゲー
ト電界により下げられるので、転送用ＭＯＳトランジス
タＱt1，Ｑt2とのに比して高いβを得ることができ、こ
の結果設計上のトランジスタのサイズを一定にしながら
従来より高いβ比を実現することができる。
d1,Ｑd2との実効チャネル長Ｌeff2は、ゲートオーバー
ラップの差だけ転送用ＭＯＳトランジスタＱt1,Ｑt2と
の実効チャネル長Ｌeff1より小さくなり、またオーバー
ラップ部分の低濃度ソース／ドレイン領域の抵抗がゲー
ト電界により下げられるので、転送用ＭＯＳトランジス
タＱt1，Ｑt2とのに比して高いβを得ることができ、こ
の結果設計上のトランジスタのサイズを一定にしながら
従来より高いβ比を実現することができる。
【００１７】この後、図３において、ゲート電極層（４
Ａ）（４Ｂ）の側壁にSiO2より成るスペーサ膜（９Ａ）
（９Ｂ）を形成し、ヒ素イオン（75Ａs+)を注入量５Ｅ
１５／cm2、加速電圧５０ＫｅＶの条件でイオン注入
し、転送用ＭＯＳトランジスタＱt1の高濃度ソース／ド
レイン領域（１０Ａ）（１１Ａ）と駆動用ＭＯＳトラン
ジスタＱd1の高濃度ソース／ドレイン領域（１０Ｂ）
（１１Ｂ）とを形成する。
Ａ）（４Ｂ）の側壁にSiO2より成るスペーサ膜（９Ａ）
（９Ｂ）を形成し、ヒ素イオン（75Ａs+)を注入量５Ｅ
１５／cm2、加速電圧５０ＫｅＶの条件でイオン注入
し、転送用ＭＯＳトランジスタＱt1の高濃度ソース／ド
レイン領域（１０Ａ）（１１Ａ）と駆動用ＭＯＳトラン
ジスタＱd1の高濃度ソース／ドレイン領域（１０Ｂ）
（１１Ｂ）とを形成する。
【００１８】
【発明の効果】以上説明したように、本発明の半導体メ
モリセルによれば、駆動用ＭＯＳトランジスタでは、転
送用ＭＯＳトランジスタに比してゲートオーバーラップ
が大きいので、その分だけ実効チャネル長が小さくな
り、またオーバーラップ部分の低濃度ソース／ドレイン
領域の抵抗がゲート電界により下げられることから、転
送用ＭＯＳトランジスタに比して高いβを得ることがで
き、この結果設計上のトランジスタのサイズを一定にし
ながら従来より高いβ比を実現することができる。これ
により、メモリセルの動作を安定化するとともに、微細
化を実現することができる。
モリセルによれば、駆動用ＭＯＳトランジスタでは、転
送用ＭＯＳトランジスタに比してゲートオーバーラップ
が大きいので、その分だけ実効チャネル長が小さくな
り、またオーバーラップ部分の低濃度ソース／ドレイン
領域の抵抗がゲート電界により下げられることから、転
送用ＭＯＳトランジスタに比して高いβを得ることがで
き、この結果設計上のトランジスタのサイズを一定にし
ながら従来より高いβ比を実現することができる。これ
により、メモリセルの動作を安定化するとともに、微細
化を実現することができる。
【００１９】また、本発明の半導体メモリセルの製造方
法によれば、それぞれのゲート電極層はそれらの延在方
向が直角となるように配置されていることから、低濃度
ソース／ドレイン領域を形成するイオン注入工程で、駆
動用ＭＯＳトランジスタのゲートの延在方向に対し直角
の方向から、左右に２回の斜めイオン注入を行うことに
より、図１および図２に示すように、駆動用ＭＯＳトラ
ンジスタについてのみ斜めイオン注入によるシャドゥイ
ング効果が現れ、駆動用ＭＯＳトランジスタのゲートオ
ーバラップが転送用ＭＯＳトランジスタに比して大きく
形成される。したがって、イオン注入工程を２回に分け
て行うのみで、容易に従来より高いβ比を実現すること
ができる利点がある。
法によれば、それぞれのゲート電極層はそれらの延在方
向が直角となるように配置されていることから、低濃度
ソース／ドレイン領域を形成するイオン注入工程で、駆
動用ＭＯＳトランジスタのゲートの延在方向に対し直角
の方向から、左右に２回の斜めイオン注入を行うことに
より、図１および図２に示すように、駆動用ＭＯＳトラ
ンジスタについてのみ斜めイオン注入によるシャドゥイ
ング効果が現れ、駆動用ＭＯＳトランジスタのゲートオ
ーバラップが転送用ＭＯＳトランジスタに比して大きく
形成される。したがって、イオン注入工程を２回に分け
て行うのみで、容易に従来より高いβ比を実現すること
ができる利点がある。
【図１】本発明の実施例に係る半導体メモリセルとその
製造方法を説明する第１の斜視図である。
製造方法を説明する第１の斜視図である。
【図２】本発明の実施例に係る半導体メモリセルの製造
方法を説明する第２の斜視図である。
方法を説明する第２の斜視図である。
【図３】本発明の実施例に係る半導体メモリセルとその
製造方法を説明する第３の斜視図である。
製造方法を説明する第３の斜視図である。
【図４】ＳＲＡＭメモリセルを説明する回路図である。
【図５】ＳＲＡＭメモリセルを説明する平面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (2)
- 【請求項１】 クロス接続された一対の駆動用ＭＯＳト
ランジスタと、一対の転送用ＭＯＳトランジスタと、一
対の負荷素子より成る半導体メモリセルであって、駆動
用ＭＯＳトランジスタのゲートの延在方向と転送用ＭＯ
Ｓトランジスタのゲートの延在方向が直角となるように
配置された半導体メモリセルにおいて、駆動用ＭＯＳト
ランジスタのゲートオーバーラップを転送用ＭＯＳトラ
ンジスタのゲートオーバーラップより大きく形成したこ
とを特徴とする半導体メモリセル。 - 【請求項２】 クロス接続された一対の駆動用ＭＯＳト
ランジスタと、一対の転送用ＭＯＳトランジスタと、一
対の負荷素子より成る半導体メモリセルであって、駆動
用ＭＯＳトランジスタのゲートの延在方向と転送用ＭＯ
Ｓトランジスタのゲートの延在方向が直角となるように
配置された半導体メモリセルの製造方法において、駆動
用ＭＯＳトランジスタおよび転送用ＭＯＳトランジスタ
の低濃度ソース／ドレイン領域を形成するイオン注入工
程で、駆動用ＭＯＳトランジスタのゲートの延在方向に
対して直角の方向から、左右に２回の斜めイオン注入を
行うことにより、駆動用ＭＯＳトランジスタのゲートオ
ーバラップを転送用ＭＯＳトランジスタのゲートオーバ
ーラップより大きく形成したことを特徴とする半導体メ
モリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286642A JPH08148582A (ja) | 1994-11-21 | 1994-11-21 | 半導体メモリセルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286642A JPH08148582A (ja) | 1994-11-21 | 1994-11-21 | 半導体メモリセルとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148582A true JPH08148582A (ja) | 1996-06-07 |
Family
ID=17707071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286642A Pending JPH08148582A (ja) | 1994-11-21 | 1994-11-21 | 半導体メモリセルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148582A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528897B2 (en) | 2000-11-29 | 2003-03-04 | Seiko Epson Corporation | Semiconductor memory device |
| JP2007165396A (ja) * | 2005-12-09 | 2007-06-28 | Sharp Corp | 半導体記憶装置の製造方法 |
| JP2009043971A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置 |
| JP2010067635A (ja) * | 2008-09-08 | 2010-03-25 | Imec | 電子回路および電子回路の製造方法 |
| WO2012077178A1 (ja) * | 2010-12-07 | 2012-06-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| US8530960B2 (en) | 2010-12-07 | 2013-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| JP2014057089A (ja) * | 2013-11-06 | 2014-03-27 | Unisantis Electronics Singapore Pte Ltd | 半導体装置 |
-
1994
- 1994-11-21 JP JP6286642A patent/JPH08148582A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528897B2 (en) | 2000-11-29 | 2003-03-04 | Seiko Epson Corporation | Semiconductor memory device |
| JP2007165396A (ja) * | 2005-12-09 | 2007-06-28 | Sharp Corp | 半導体記憶装置の製造方法 |
| JP2009043971A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置 |
| JP2010067635A (ja) * | 2008-09-08 | 2010-03-25 | Imec | 電子回路および電子回路の製造方法 |
| WO2012077178A1 (ja) * | 2010-12-07 | 2012-06-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| US8530960B2 (en) | 2010-12-07 | 2013-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| JP2014057089A (ja) * | 2013-11-06 | 2014-03-27 | Unisantis Electronics Singapore Pte Ltd | 半導体装置 |
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