JPH08148770A - 配線基板 - Google Patents
配線基板Info
- Publication number
- JPH08148770A JPH08148770A JP28081594A JP28081594A JPH08148770A JP H08148770 A JPH08148770 A JP H08148770A JP 28081594 A JP28081594 A JP 28081594A JP 28081594 A JP28081594 A JP 28081594A JP H08148770 A JPH08148770 A JP H08148770A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- active matrix
- liquid crystal
- wiring
- matrix substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing of the conductive pattern
- H05K3/241—Reinforcing of the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【構成】 マスター基板１２は、絶縁性基板１上に、シ
ョートリング７が、分断線６に交差すると共に、隣合う
アクティブマトリクス基板５間のゲート電極配線２…お
よびソース電極配線３…に交互に接続されている。この
マスター基板１２を、分断線６にて分断することでアク
ティブマトリクス基板５を備えた液晶セルが得られる。 【効果】 製造工程中に発生する静電気による絶縁破壊
等を無くすと共に、液晶セルの製造に係る時間および費
用を低減することができる。
ョートリング７が、分断線６に交差すると共に、隣合う
アクティブマトリクス基板５間のゲート電極配線２…お
よびソース電極配線３…に交互に接続されている。この
マスター基板１２を、分断線６にて分断することでアク
ティブマトリクス基板５を備えた液晶セルが得られる。 【効果】 製造工程中に発生する静電気による絶縁破壊
等を無くすと共に、液晶セルの製造に係る時間および費
用を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、基板上に複数の電極配
線部を備え、隣合う電極配線部を分断することにより個
々に回路配線基板としてのアクティブマトリクス基板が
得られる配線基板に関するものである。
線部を備え、隣合う電極配線部を分断することにより個
々に回路配線基板としてのアクティブマトリクス基板が
得られる配線基板に関するものである。
【０００２】
【従来の技術】従来より、液晶表示パネルは、例えばア
クティブマトリクス基板と対向基板とを対向配置し、所
定の大きさにそれぞれの基板を分断した後、両基板間に
液晶を封入することにより製造されている。上記アクテ
ィブマトリクス基板は、回路配線として透明性絶縁性基
板上にゲート電極配線、ソース電極配線、非線形素子あ
るいは能動素子等のスイッチング素子、絵素電極および
配向膜等を形成して作成される。
クティブマトリクス基板と対向基板とを対向配置し、所
定の大きさにそれぞれの基板を分断した後、両基板間に
液晶を封入することにより製造されている。上記アクテ
ィブマトリクス基板は、回路配線として透明性絶縁性基
板上にゲート電極配線、ソース電極配線、非線形素子あ
るいは能動素子等のスイッチング素子、絵素電極および
配向膜等を形成して作成される。
【０００３】また、一般に、導電体からなる電極間に絶
縁体または誘電体もしくは半導体が介在される構造を有
する電極配線が形成された配線基板では、配線基板の製
造工程中において、摩擦等によって電極間に静電気が蓄
積される虞がある。このため、電極間に蓄積される静電
気の電位差が、絶縁体の絶縁耐圧を越えると放電が生
じ、この放電によって絶縁体の絶縁破壊や半導体の発熱
等が生じ、この結果、配線基板としての信頼性を低下さ
せている。
縁体または誘電体もしくは半導体が介在される構造を有
する電極配線が形成された配線基板では、配線基板の製
造工程中において、摩擦等によって電極間に静電気が蓄
積される虞がある。このため、電極間に蓄積される静電
気の電位差が、絶縁体の絶縁耐圧を越えると放電が生
じ、この放電によって絶縁体の絶縁破壊や半導体の発熱
等が生じ、この結果、配線基板としての信頼性を低下さ
せている。
【０００４】そこで、各電極配線を共通に短絡させるこ
とで、配線基板の製造中に静電気が発生しても、各電極
間で電位差が生じず、この結果、絶縁破壊等の原因とな
る放電が生じないようにした配線基板の製造方法が、例
えば特開平２−１９３１１２号公報に開示されている。
とで、配線基板の製造中に静電気が発生しても、各電極
間で電位差が生じず、この結果、絶縁破壊等の原因とな
る放電が生じないようにした配線基板の製造方法が、例
えば特開平２−１９３１１２号公報に開示されている。
【０００５】上記の公報では、液晶セルを製造する場
合、図４に示すように、配線基板としてのアクティブマ
トリクス基板１０１の周縁部に沿って、アクティブマト
リクス基板１０１の電極配線１０２…と接続されて導出
された端子を共通に電気的に接続する短絡部分（ショー
トリング）１０３を形成し、対向基板１０４を貼り合わ
せる。そして、図５（ａ）に示すように、ショートリン
グ１０３を含むアクティブマトリクス基板１０１の周縁
部１０１ａをダイヤモンドカッター等により切断し、液
晶を封入して液晶セル１０５を得ている。また、図６
（ａ）に示すように、アクティブマトリクス基板１０１
の周縁部１０１ｂを面取りすることで、ショートリング
１０３を除去し、液晶を封入して液晶セル１０５’を得
ている。
合、図４に示すように、配線基板としてのアクティブマ
トリクス基板１０１の周縁部に沿って、アクティブマト
リクス基板１０１の電極配線１０２…と接続されて導出
された端子を共通に電気的に接続する短絡部分（ショー
トリング）１０３を形成し、対向基板１０４を貼り合わ
せる。そして、図５（ａ）に示すように、ショートリン
グ１０３を含むアクティブマトリクス基板１０１の周縁
部１０１ａをダイヤモンドカッター等により切断し、液
晶を封入して液晶セル１０５を得ている。また、図６
（ａ）に示すように、アクティブマトリクス基板１０１
の周縁部１０１ｂを面取りすることで、ショートリング
１０３を除去し、液晶を封入して液晶セル１０５’を得
ている。
【０００６】さらに、上記のアクティブマトリクス基板
１０１の製造方法として、例えば、図７に示すように、
基板１０６上に配された複数の電極配線１０２…を交差
させることで複数のアクティブマトリクス基板用の電極
配線部が形成されたマスター基板１０７を使用する方法
がある。この場合、マスター基板１０７上の隣合うアク
ティブマトリクス基板１０１間のほぼ中央の分断線１０
８にて分断することにより、個々にアクティブマトリク
ス基板１０１を得るようになっている。尚、上記のショ
ートリング１０３は、基板分断時に発生する静電気を逃
がすために、分断線１０８上に配されるようになってい
る。
１０１の製造方法として、例えば、図７に示すように、
基板１０６上に配された複数の電極配線１０２…を交差
させることで複数のアクティブマトリクス基板用の電極
配線部が形成されたマスター基板１０７を使用する方法
がある。この場合、マスター基板１０７上の隣合うアク
ティブマトリクス基板１０１間のほぼ中央の分断線１０
８にて分断することにより、個々にアクティブマトリク
ス基板１０１を得るようになっている。尚、上記のショ
ートリング１０３は、基板分断時に発生する静電気を逃
がすために、分断線１０８上に配されるようになってい
る。
【０００７】
【発明が解決しようとする課題】ところが、上記公報で
は、電極間に静電気が蓄積されないように、アクティブ
マトリクス基板１０１の周縁部にショートリング１０３
が設けられているが、液晶駆動用のドライバー回路等を
接続する液晶セル１０５を得るためには、ショートリン
グ１０３を除去しなければならない。このため、液晶セ
ルの製造工程において、ショートリング除去工程が必要
となり、この結果、製造工程が繁雑となり、製造時間お
よび製造費の増大を招いている。
は、電極間に静電気が蓄積されないように、アクティブ
マトリクス基板１０１の周縁部にショートリング１０３
が設けられているが、液晶駆動用のドライバー回路等を
接続する液晶セル１０５を得るためには、ショートリン
グ１０３を除去しなければならない。このため、液晶セ
ルの製造工程において、ショートリング除去工程が必要
となり、この結果、製造工程が繁雑となり、製造時間お
よび製造費の増大を招いている。
【０００８】また、上記のアクティブマトリクス基板１
０１では、ショートリング１０３を除去するために、図
５（ｂ）に示すように、ショートリング１０３を含む幅
Ｘ分のアクティブマトリクス基板１０１の周縁部の領域
１０１ａが分断され、また、ショートリング１０３を除
去するために、図６（ｂ）に示すように、アクティブマ
トリクス基板１０１の周縁部１０１ｂの幅Ｙ分だけ面取
りされる。
０１では、ショートリング１０３を除去するために、図
５（ｂ）に示すように、ショートリング１０３を含む幅
Ｘ分のアクティブマトリクス基板１０１の周縁部の領域
１０１ａが分断され、また、ショートリング１０３を除
去するために、図６（ｂ）に示すように、アクティブマ
トリクス基板１０１の周縁部１０１ｂの幅Ｙ分だけ面取
りされる。
【０００９】このため、アクティブマトリクス基板１０
１上に、予めショートリング１０３を形成して除去する
ための領域を確保する必要があるので、基板自体が大き
なものとなる。また、図７に示すように、マスター基板
１０７を使用してアクティブマトリクス基板１０１を形
成する場合においてもショートリング１０３を形成する
領域を形成しなければならないので、アクティブマトリ
クス基板１０１の電極配線部間の間隔が大きくなり、こ
の結果、マスター基板１０７自体が大きなものとなる。
したがって、マスター基板１０７において形成されるア
クティブマトリクス基板１０１の単位当たりの形成数が
低下し、この結果、製造費の増大を招くという問題が生
じる。
１上に、予めショートリング１０３を形成して除去する
ための領域を確保する必要があるので、基板自体が大き
なものとなる。また、図７に示すように、マスター基板
１０７を使用してアクティブマトリクス基板１０１を形
成する場合においてもショートリング１０３を形成する
領域を形成しなければならないので、アクティブマトリ
クス基板１０１の電極配線部間の間隔が大きくなり、こ
の結果、マスター基板１０７自体が大きなものとなる。
したがって、マスター基板１０７において形成されるア
クティブマトリクス基板１０１の単位当たりの形成数が
低下し、この結果、製造費の増大を招くという問題が生
じる。
【００１０】また、アクティブマトリクス基板１０１の
電極配線部間の間隔が大きくなるので、アクティブマト
リクス基板１０１の画面サイズが小さくなるという問題
が生じる。
電極配線部間の間隔が大きくなるので、アクティブマト
リクス基板１０１の画面サイズが小さくなるという問題
が生じる。
【００１１】
【課題を解決するための手段】請求項１の配線基板は、
表面に形成された複数の電極配線によりアクティブマト
リクス基板単位に設けられた電極配線部を備え、隣接す
る電極配線部間のほぼ中央の分断部分にて分断すること
で個々にアクティブマトリクス基板が得られる配線基板
において、上記各電極配線を共通に短絡する導電体が、
上記分断部分を介して、隣接する電極配線部間の各電極
配線に交互に接続されていることを特徴としている。
表面に形成された複数の電極配線によりアクティブマト
リクス基板単位に設けられた電極配線部を備え、隣接す
る電極配線部間のほぼ中央の分断部分にて分断すること
で個々にアクティブマトリクス基板が得られる配線基板
において、上記各電極配線を共通に短絡する導電体が、
上記分断部分を介して、隣接する電極配線部間の各電極
配線に交互に接続されていることを特徴としている。
【００１２】
【作用】請求項１の構成によれば、電極配線基板の各電
極配線を共通に短絡する導電体を備えていることで、配
線基板の製造工程時、例えば液晶セルの製造であればラ
ビング処理等の基板への摩擦により生じる静電気を各電
極配線間に均一に逃がすことができる。これにより、配
線基板の各電極配線間に蓄積される静電気の電位差を均
一にすることができ、静電気の蓄積による絶縁破壊およ
び発熱を防止することができる。
極配線を共通に短絡する導電体を備えていることで、配
線基板の製造工程時、例えば液晶セルの製造であればラ
ビング処理等の基板への摩擦により生じる静電気を各電
極配線間に均一に逃がすことができる。これにより、配
線基板の各電極配線間に蓄積される静電気の電位差を均
一にすることができ、静電気の蓄積による絶縁破壊およ
び発熱を防止することができる。
【００１３】また、導電体が、電極配線部間のほぼ中央
の分断部分を介して、隣接する電極配線部間の各電極配
線に交互に接続されていることで、配線基板の分断に伴
い、導電体の分断も同時に行なうことができる。これに
より、配線基板からアクティブマトリクス基板を得る場
合、分断後のアクティブマトリクス基板における導電体
の除去工程を無くすことができる。また、アクティブマ
トリクス基板の周縁に、静電気破壊防止用導電体を除去
するための領域を予め形成する必要がないので、配線基
板上の電極配線部同士の間隔を小さくすることができ
る。これにより、配線基板から製造されるアクティブマ
トリクス基板の単位あたりの形成数を増やすことができ
ると共に、アクティブマトリクス基板の画面サイズを大
きくすることができる。したがって、アクティブマトリ
クス基板の製造に係る時間および費用の低減を可能とす
る。
の分断部分を介して、隣接する電極配線部間の各電極配
線に交互に接続されていることで、配線基板の分断に伴
い、導電体の分断も同時に行なうことができる。これに
より、配線基板からアクティブマトリクス基板を得る場
合、分断後のアクティブマトリクス基板における導電体
の除去工程を無くすことができる。また、アクティブマ
トリクス基板の周縁に、静電気破壊防止用導電体を除去
するための領域を予め形成する必要がないので、配線基
板上の電極配線部同士の間隔を小さくすることができ
る。これにより、配線基板から製造されるアクティブマ
トリクス基板の単位あたりの形成数を増やすことができ
ると共に、アクティブマトリクス基板の画面サイズを大
きくすることができる。したがって、アクティブマトリ
クス基板の製造に係る時間および費用の低減を可能とす
る。
【００１４】
【実施例】本発明の一実施例について図１ないし図３に
基づいて説明すれば、以下の通りである。尚、本実施例
では、配線基板の分断により得られるアクティブマトリ
クス駆動方式の液晶表示パネルに使用されるアクティブ
マトリクス基板を備えた液晶セルについて説明する。
基づいて説明すれば、以下の通りである。尚、本実施例
では、配線基板の分断により得られるアクティブマトリ
クス駆動方式の液晶表示パネルに使用されるアクティブ
マトリクス基板を備えた液晶セルについて説明する。
【００１５】図２に示すように、本発明を適用して得ら
れる液晶セル８は、アクティブマトリクス基板５に、対
向基板４を対向配置し、これらの基板間に液晶（図示せ
ず）を封入して構成されている。
れる液晶セル８は、アクティブマトリクス基板５に、対
向基板４を対向配置し、これらの基板間に液晶（図示せ
ず）を封入して構成されている。
【００１６】上記アクティブマトリクス基板５の表面に
は、ＩＴＯ（Indium Tin Oxide）等により形成され、図
示しない駆動用ドライバ回路からの信号を出力する複数
のゲート電極配線２…およびソース電極配線３…が形成
されると共に、これら電極配線の交点に設けられ、電極
配線に選択的に電圧を印加する、例えば能動素子として
の薄膜トランジスタ(Thin Film Transistor)や非線形素
子としてのＭＩＭ(Metal Insulator Metal) 素子等のス
イッチング素子（図示せず）が形成されている。
は、ＩＴＯ（Indium Tin Oxide）等により形成され、図
示しない駆動用ドライバ回路からの信号を出力する複数
のゲート電極配線２…およびソース電極配線３…が形成
されると共に、これら電極配線の交点に設けられ、電極
配線に選択的に電圧を印加する、例えば能動素子として
の薄膜トランジスタ(Thin Film Transistor)や非線形素
子としてのＭＩＭ(Metal Insulator Metal) 素子等のス
イッチング素子（図示せず）が形成されている。
【００１７】また、対向基板４の表面、即ち上記アクテ
ィブマトリクス基板５の表面に形成された各電極配線お
よびスイチング素子の設けられた電極配線部に対向する
面には、上記電極配線部に対向する対向電極（図示せ
ず）が形成されている。
ィブマトリクス基板５の表面に形成された各電極配線お
よびスイチング素子の設けられた電極配線部に対向する
面には、上記電極配線部に対向する対向電極（図示せ
ず）が形成されている。
【００１８】また、上記液晶セル８は、図１に示すマス
ター基板（配線基板）１２をアクティブマトリクス基板
５単位に分断することで得られるようになっている。
ター基板（配線基板）１２をアクティブマトリクス基板
５単位に分断することで得られるようになっている。
【００１９】上記マスター基板１２は、図１に示すよう
に、絶縁性基板１上に、ゲート電極配線２…およびソー
ス電極配線３が形成され、これら電極配線の交差する電
極配線部に対向配置された対向基板４…を備えた構造と
なっている。尚、上記電極配線部は、アクティブマトリ
クス基板５単位に形成されている。
に、絶縁性基板１上に、ゲート電極配線２…およびソー
ス電極配線３が形成され、これら電極配線の交差する電
極配線部に対向配置された対向基板４…を備えた構造と
なっている。尚、上記電極配線部は、アクティブマトリ
クス基板５単位に形成されている。
【００２０】上記絶縁性基板１上の対向基板４の周縁部
には、対向基板４に対向するアクティブマトリクス基板
５を個々に分断するための目印となる分断線６が形成さ
れている。
には、対向基板４に対向するアクティブマトリクス基板
５を個々に分断するための目印となる分断線６が形成さ
れている。
【００２１】上記絶縁性基板１の分断線６近傍には、Ｉ
ＴＯからなり、分断線６に交差して、隣合う各アクティ
ブマトリクス基板５のゲート電極配線２…およびソース
電極配線３…を共通に接続して短絡するショートリング
（導電体）７が形成されている。尚、上記のショートリ
ングは、ＩＴＯのみならず、他の導体（メタル）や半導
体（Ｓｉ等）を使用しても良い。
ＴＯからなり、分断線６に交差して、隣合う各アクティ
ブマトリクス基板５のゲート電極配線２…およびソース
電極配線３…を共通に接続して短絡するショートリング
（導電体）７が形成されている。尚、上記のショートリ
ングは、ＩＴＯのみならず、他の導体（メタル）や半導
体（Ｓｉ等）を使用しても良い。
【００２２】ここで、上記マスター基板１２の製造方法
について、図２を参照しながら以下に説明する。
について、図２を参照しながら以下に説明する。
【００２３】まず、絶縁性基板１上に、スパッタリング
等により透明電極であるＩＴＯ膜を形成した後、パター
ニングを行い、ゲート電極配線２…およびソース電極配
線３を形成する。
等により透明電極であるＩＴＯ膜を形成した後、パター
ニングを行い、ゲート電極配線２…およびソース電極配
線３を形成する。
【００２４】次に、絶縁性基板１上に、上記のゲート電
極配線２…およびソース電極配線３を共通に短絡するＩ
ＴＯからなるショートリング７を、絶縁性基板１上のア
クティブマトリクス基板５を分断するために形成された
分断線６に交差して、隣合うアクティブマトリクス基板
５間のゲート電極配線２…もしくはソース電極配線３…
に交互に接続するように形成する。
極配線２…およびソース電極配線３を共通に短絡するＩ
ＴＯからなるショートリング７を、絶縁性基板１上のア
クティブマトリクス基板５を分断するために形成された
分断線６に交差して、隣合うアクティブマトリクス基板
５間のゲート電極配線２…もしくはソース電極配線３…
に交互に接続するように形成する。
【００２５】尚、上記ショートリング７は、絶縁性基板
１上に、上記のゲート電極配線２…およびソース電極配
線３を形成した直後に形成するのが望ましい。これは、
マスター基板１２の製造工程中に発生する静電気を、各
ゲート電極配線２…およびソース電極配線３…に均一に
印加することで、各電極配線間の電位を均一に保ち、静
電気の偏った蓄積をなくし、放電による静電破壊等を無
くすことができるためである。但し、ショートリング７
を他の電極配線と同時に形成しても良い。
１上に、上記のゲート電極配線２…およびソース電極配
線３を形成した直後に形成するのが望ましい。これは、
マスター基板１２の製造工程中に発生する静電気を、各
ゲート電極配線２…およびソース電極配線３…に均一に
印加することで、各電極配線間の電位を均一に保ち、静
電気の偏った蓄積をなくし、放電による静電破壊等を無
くすことができるためである。但し、ショートリング７
を他の電極配線と同時に形成しても良い。
【００２６】次いで、絶縁性基板１および対向基板４に
対してラビング処理等により配向処理した後、対向基板
４の配置位置に対向する部位に、ＴＦＴ等のスイッチン
グ素子を形成し、対向基板４を封止部材等を介して対向
配置し、マスター基板１２を得る。
対してラビング処理等により配向処理した後、対向基板
４の配置位置に対向する部位に、ＴＦＴ等のスイッチン
グ素子を形成し、対向基板４を封止部材等を介して対向
配置し、マスター基板１２を得る。
【００２７】最後に、マスター基板１２を、分断線６に
沿って、ダイヤモンドカッター等の切断装置により切断
することで、各アクティブマトリクス基板５単位に分断
し、基板間に液晶を封入して図２に示す液晶セル８を得
るようになっている。
沿って、ダイヤモンドカッター等の切断装置により切断
することで、各アクティブマトリクス基板５単位に分断
し、基板間に液晶を封入して図２に示す液晶セル８を得
るようになっている。
【００２８】上記のマスター基板１２の分断時におい
て、分断線６近傍にショートリング７が形成されている
ので、分断の際に発生する静電気を各電極配線、即ちゲ
ート電極配線２…およびソース電極配線３…に逃がすこ
とができる。これにより、マスター基板１２の各電極配
線間に蓄積される静電気の電位差を均一にすることがで
き、マスター基板１２の絶縁破壊を防止することができ
る。
て、分断線６近傍にショートリング７が形成されている
ので、分断の際に発生する静電気を各電極配線、即ちゲ
ート電極配線２…およびソース電極配線３…に逃がすこ
とができる。これにより、マスター基板１２の各電極配
線間に蓄積される静電気の電位差を均一にすることがで
き、マスター基板１２の絶縁破壊を防止することができ
る。
【００２９】また、上記ショートリング７は、分断線６
に交差して、隣合うアクティブマトリクス基板５のゲー
ト電極配線２…あるいはソース電極配線３…に接続する
ように形成されているので、マスター基板１２の分断時
に、ショートリング７も同時に分断される。これによ
り、分断後の液晶セル８におけるマスター基板１２上の
ショートリング７を除去する工程を無くすことができ
る。
に交差して、隣合うアクティブマトリクス基板５のゲー
ト電極配線２…あるいはソース電極配線３…に接続する
ように形成されているので、マスター基板１２の分断時
に、ショートリング７も同時に分断される。これによ
り、分断後の液晶セル８におけるマスター基板１２上の
ショートリング７を除去する工程を無くすことができ
る。
【００３０】また、マスター基板１２の周縁に、ショー
トリング７を除去するための領域を予め形成する必要が
ないので、マスター基板１２上のアクティブマトリクス
基板５同士の間隔を小さくすることができる。これによ
り、マスター基板１２から製造される液晶セル８の単位
あたりの数量を多くすることができる。
トリング７を除去するための領域を予め形成する必要が
ないので、マスター基板１２上のアクティブマトリクス
基板５同士の間隔を小さくすることができる。これによ
り、マスター基板１２から製造される液晶セル８の単位
あたりの数量を多くすることができる。
【００３１】また、マスター基板１２からの液晶セル８
の単位当たりの形成数を従来と同じにすれば、マスター
基板１２の周縁に、ショートリング７を除去するための
領域を予め形成する必要がないので、アクティブマトリ
クス基板５の画像サイズ、即ち表示可能領域を大きくす
ることができ、この結果、同じ大きさのマスター基板１
２から従来よりも画像サイズの大きな液晶セル８を製造
することができる。
の単位当たりの形成数を従来と同じにすれば、マスター
基板１２の周縁に、ショートリング７を除去するための
領域を予め形成する必要がないので、アクティブマトリ
クス基板５の画像サイズ、即ち表示可能領域を大きくす
ることができ、この結果、同じ大きさのマスター基板１
２から従来よりも画像サイズの大きな液晶セル８を製造
することができる。
【００３２】以上のことから、上記構成の配線基板とし
てのマスター基板１２を使用すれば、製造工程中に発生
する静電気による絶縁破壊等を無くすと共に、液晶セル
８の製造に係る時間および費用の低減を可能とする。
てのマスター基板１２を使用すれば、製造工程中に発生
する静電気による絶縁破壊等を無くすと共に、液晶セル
８の製造に係る時間および費用の低減を可能とする。
【００３３】尚、本実施例におけるショートリング７
は、図１に示すように、分断線６を中心軸とした矩形状
であるが、これに限定するものではなく、例えば図３
（ａ）に示すように、分断線６を中心軸としたのこぎり
型のショートリング９であっても良く、また、図３
（ｂ）に示すように、分断線６を中心軸とした波型のシ
ョートリング１０であっても良く、さらに、図３（ｃ）
に示すように、分断線６を中心軸としない繰り返し図形
でない矩形状のショートリング１１であっても良い。
は、図１に示すように、分断線６を中心軸とした矩形状
であるが、これに限定するものではなく、例えば図３
（ａ）に示すように、分断線６を中心軸としたのこぎり
型のショートリング９であっても良く、また、図３
（ｂ）に示すように、分断線６を中心軸とした波型のシ
ョートリング１０であっても良く、さらに、図３（ｃ）
に示すように、分断線６を中心軸としない繰り返し図形
でない矩形状のショートリング１１であっても良い。
【００３４】また、本願は、アクティブマトリクス基板
上に駆動用ドライバを直接実装するＣＯＧ（Chip on Gl
ass)構造の液晶表示パネルのように、アクティブマトリ
クス基板の周縁部において、１辺、２辺あるいは３辺の
みにショートリングを形成するような場合であっても適
用することができる。また、配線基板からアクティブマ
トリクス基板の周縁部である４辺を分断する場合のみな
らず、１辺、２辺もしくは３辺のみを分断する場合であ
っても適用することができる。
上に駆動用ドライバを直接実装するＣＯＧ（Chip on Gl
ass)構造の液晶表示パネルのように、アクティブマトリ
クス基板の周縁部において、１辺、２辺あるいは３辺の
みにショートリングを形成するような場合であっても適
用することができる。また、配線基板からアクティブマ
トリクス基板の周縁部である４辺を分断する場合のみな
らず、１辺、２辺もしくは３辺のみを分断する場合であ
っても適用することができる。
【００３５】
【発明の効果】請求項１の発明の配線基板は、以上のよ
うに、表面に形成された複数の電極配線によりアクティ
ブマトリクス基板単位に設けられた電極配線部を備え、
隣接する電極配線部間のほぼ中央の分断部分にて分断す
ることで個々にアクティブマトリクス基板が得られる配
線基板において、上記各電極配線を共通に短絡する導電
体が、上記分断部分を介して、隣接する電極配線部間の
各電極配線に交互に接続されている構成である。
うに、表面に形成された複数の電極配線によりアクティ
ブマトリクス基板単位に設けられた電極配線部を備え、
隣接する電極配線部間のほぼ中央の分断部分にて分断す
ることで個々にアクティブマトリクス基板が得られる配
線基板において、上記各電極配線を共通に短絡する導電
体が、上記分断部分を介して、隣接する電極配線部間の
各電極配線に交互に接続されている構成である。
【００３６】これにより、製造工程中に発生する静電気
による絶縁破壊等を無くすと共に、アクティブマトリク
ス基板を備えた液晶セルの製造に係る時間および費用を
低減することができるという効果を奏する。
による絶縁破壊等を無くすと共に、アクティブマトリク
ス基板を備えた液晶セルの製造に係る時間および費用を
低減することができるという効果を奏する。
【図１】本発明の一実施例のマスター基板を示すもので
あって、対向基板が配設された状態の平面図である。
あって、対向基板が配設された状態の平面図である。
【図２】図１に示す配線基板を分断線にそって分断して
得られた液晶セルの斜視図である。
得られた液晶セルの斜視図である。
【図３】図１に示す配線基板に形成されたショートリン
グの形状の他の例を示すものであって、（ａ）はのこぎ
り型のショートリングの模式図、（ｂ）は波型のショー
トリングの模式図、（ｃ）は分断線を中心軸とした図形
でない矩形状のショートリングの模式図である。
グの形状の他の例を示すものであって、（ａ）はのこぎ
り型のショートリングの模式図、（ｂ）は波型のショー
トリングの模式図、（ｃ）は分断線を中心軸とした図形
でない矩形状のショートリングの模式図である。
【図４】従来のアクティブマトリクス基板からショート
リングを除去する前の液晶セルの斜視図である。
リングを除去する前の液晶セルの斜視図である。
【図５】図４に示すアクティブマトリクス基板からショ
ートリング形成部分を分断した状態を示す斜視図であ
る。
ートリング形成部分を分断した状態を示す斜視図であ
る。
【図６】図４に示すアクティブマトリクス基板からショ
ートリング形成部分を面取りした状態を示す斜視図であ
る。
ートリング形成部分を面取りした状態を示す斜視図であ
る。
【図７】図４に示すアクティブマトリクス基板を複数備
えたマスター基板を示す平面図である。
えたマスター基板を示す平面図である。
１ 絶縁性基板 ２ ゲート電極配線 ３ ソース電極配線 ５ アクティブマトリクス基板 ６ 分断線 ７ ショートリング（導電体） １２ マスター基板（配線基板）
Claims (1)
- 【請求項１】表面に形成された複数のゲート電極配線と
複数のソース電極配線とが相互に交差してなるアクティ
ブマトリクス基板単位に設けられた電極配線部を備え、
隣接する電極配線部間のほぼ中央の分断部分にて分断す
ることで個々にアクティブマトリクス基板が得られる配
線基板において、 上記各電極配線を共通に短絡する導電体が、上記分断部
分を介して、隣接する電極配線部間の各電極配線に交互
に接続されていることを特徴とする配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28081594A JPH08148770A (ja) | 1994-11-15 | 1994-11-15 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28081594A JPH08148770A (ja) | 1994-11-15 | 1994-11-15 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148770A true JPH08148770A (ja) | 1996-06-07 |
Family
ID=17630367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28081594A Pending JPH08148770A (ja) | 1994-11-15 | 1994-11-15 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148770A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001078139A1 (en) * | 2000-04-12 | 2001-10-18 | Citizen Watch Co., Ltd. | Common electrode wire for plating |
| WO2003002786A1 (en) * | 2001-06-29 | 2003-01-09 | Ryowa Co., Ltd. | Electroplating method and printed wiring board manufacturing method |
| US6627986B2 (en) | 2000-03-17 | 2003-09-30 | Nec Electronics Corporation | Substrate for semiconductor device and semiconductor device fabrication using the same |
| US20110043095A1 (en) * | 2009-08-20 | 2011-02-24 | Samsung Mobile Display Co., Ltd. | Master glass having structure capable of preventing damage caused by static electricity |
-
1994
- 1994-11-15 JP JP28081594A patent/JPH08148770A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627986B2 (en) | 2000-03-17 | 2003-09-30 | Nec Electronics Corporation | Substrate for semiconductor device and semiconductor device fabrication using the same |
| WO2001078139A1 (en) * | 2000-04-12 | 2001-10-18 | Citizen Watch Co., Ltd. | Common electrode wire for plating |
| US7154048B2 (en) | 2000-04-12 | 2006-12-26 | Citizen Watch Co., Ltd. | Common electrode wire for plating |
| WO2003002786A1 (en) * | 2001-06-29 | 2003-01-09 | Ryowa Co., Ltd. | Electroplating method and printed wiring board manufacturing method |
| US20110043095A1 (en) * | 2009-08-20 | 2011-02-24 | Samsung Mobile Display Co., Ltd. | Master glass having structure capable of preventing damage caused by static electricity |
| US8786173B2 (en) * | 2009-08-20 | 2014-07-22 | Samsung Display Co., Ltd. | Master glass having structure capable of preventing damage caused by static electricity |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0772073B1 (en) | Liquid crystal display | |
| KR100471397B1 (ko) | 프린지 필드 스위칭 액정표시장치 및 그 제조방법 | |
| CN1332246C (zh) | 显示板 | |
| US5162901A (en) | Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto | |
| JPH03134628A (ja) | アクティブマトリックス液晶表示素子 | |
| JP2002014363A (ja) | フリンジフィールドスイッチングモード液晶表示装置 | |
| JPH07159807A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR0124944B1 (ko) | 유전성 표시 소자 | |
| EP0488802A2 (en) | An active matrix display device | |
| JPH08148770A (ja) | 配線基板 | |
| JP3407396B2 (ja) | 液晶表示素子 | |
| JP2800958B2 (ja) | アクティブマトリクス基板 | |
| JP2000029061A (ja) | 液晶表示装置およびその製造方法 | |
| JP2002287662A (ja) | アクティブマトリックス基板およびその製造方法 | |
| JP3752824B2 (ja) | アクティブマトリクス基板装置の製造方法及び該アクティブマトリクス基板装置並びにこれを備えた電気光学パネル | |
| JP3231410B2 (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| JP2867455B2 (ja) | アクティブマトリクス型液晶表示パネル | |
| JP2959123B2 (ja) | 液晶表示装置 | |
| JP2687967B2 (ja) | 液晶表示装置 | |
| KR100229610B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP3464467B2 (ja) | アクティブマトリクス型液晶表示パネル | |
| JP2002116701A (ja) | 画像表示装置 | |
| JPH11218782A (ja) | アクティブマトリックス型液晶表示装置 | |
| JP3418684B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2002072232A (ja) | 液晶表示装置、及び、当該液晶表示装置の製造方法 |