JPH08149138A - 通信回路 - Google Patents
通信回路Info
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- JPH08149138A JPH08149138A JP6286752A JP28675294A JPH08149138A JP H08149138 A JPH08149138 A JP H08149138A JP 6286752 A JP6286752 A JP 6286752A JP 28675294 A JP28675294 A JP 28675294A JP H08149138 A JPH08149138 A JP H08149138A
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Abstract
(57)【要約】
【目的】 識別子の処理によるＣＰＵの負担が低減され
る高速な通信回路を提供する。 【構成】 ネットワークに送出されたメッセージを受信
し、そのメッセージに含まれる識別子を解読して、特定
のメッセージを選別する手段と、前記選別手段で選別さ
れたメッセージを受け、所定の処理を行うＣＰＵとから
なる通信回路であって、前記選別手段がＰＬＤ回路で構
成されている。
る高速な通信回路を提供する。 【構成】 ネットワークに送出されたメッセージを受信
し、そのメッセージに含まれる識別子を解読して、特定
のメッセージを選別する手段と、前記選別手段で選別さ
れたメッセージを受け、所定の処理を行うＣＰＵとから
なる通信回路であって、前記選別手段がＰＬＤ回路で構
成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＡＮや車両内電気機
器等に用いられる通信回路に関し、特に必要とするメッ
セージだけの受信を実行するために、メッセージの識別
処理を実行する通信用ＩＣに関するものである。
器等に用いられる通信回路に関し、特に必要とするメッ
セージだけの受信を実行するために、メッセージの識別
処理を実行する通信用ＩＣに関するものである。
【０００２】
【従来の技術】一般に、ＬＡＮや車両内電気機器等に用
いられる多重通信システムにおいては、データの種類が
ＩＤコードとしてデータに付加されネットワーク上に送
出されている。ネットワークに接続されている個々の端
末に設けられた多重通信用ＩＣは、上記のＩＤコードを
識別し、受信すべきデータを検出し、不必要なデータは
ＣＰＵの負担を軽減するためにフィルタリングしてしま
う。ＣＰＵの必要とするデータの種類は複数あり、これ
を実現するために、従来は単純なデコーダ、あるいは比
較器を使用して直接登録されたＩＤと受信ＩＤを比較し
ていた。また、比較するＩＤをビット単位でマスクする
方法により、複数のＩＤを識別する構成を持つものもあ
る。
いられる多重通信システムにおいては、データの種類が
ＩＤコードとしてデータに付加されネットワーク上に送
出されている。ネットワークに接続されている個々の端
末に設けられた多重通信用ＩＣは、上記のＩＤコードを
識別し、受信すべきデータを検出し、不必要なデータは
ＣＰＵの負担を軽減するためにフィルタリングしてしま
う。ＣＰＵの必要とするデータの種類は複数あり、これ
を実現するために、従来は単純なデコーダ、あるいは比
較器を使用して直接登録されたＩＤと受信ＩＤを比較し
ていた。また、比較するＩＤをビット単位でマスクする
方法により、複数のＩＤを識別する構成を持つものもあ
る。
【０００３】一例として、登録したＩＤを比較器を使用
して比較する従来技術を図９を参照して説明する。ま
ず、予めＩＤレジスタ１−ｎに必要とするＩＤを登録し
ておく。そして、例えば、ＩＤ１であるメッセージを受
信したときに、比較器でその登録されたＩＤ１−ｎと受
信ＩＤ１がそれぞれに比較され、一致した比較器１から
一致信号が出力される。その結果メッセージを格納する
バッファをイネーブルにするＯＮ１信号を出力する。
して比較する従来技術を図９を参照して説明する。ま
ず、予めＩＤレジスタ１−ｎに必要とするＩＤを登録し
ておく。そして、例えば、ＩＤ１であるメッセージを受
信したときに、比較器でその登録されたＩＤ１−ｎと受
信ＩＤ１がそれぞれに比較され、一致した比較器１から
一致信号が出力される。その結果メッセージを格納する
バッファをイネーブルにするＯＮ１信号を出力する。
【０００４】
【発明が解決しようとする課題】上記図９に示した従来
のフィルタリング回路では、電源ＯＦＦでレジスタ１−
ｎの内容が消えてしまうので、電源ＯＮの度に、必要な
ＩＤを再登録しなければならない。また、ビット単位で
マスクする方法では複数のＩＤの登録時に不具合が生じ
る場合がある。例えば、８ビットのＩＤを持つ通信用Ｉ
Ｃを考えてみると、あるＩＣで＃ＦＦと＃００のＩＤを
持つメッセージ２種類のみを受信させたいと考えた場
合、結局全てのＩＤのビットを受信しなければならない
事になる。その様な理由から、ＣＰＵ側で識別処理を行
うために、ＣＰＵ負荷が重くなり、処理に費やす時間も
かなり必要になるため、より高速の通信の実現の際に大
きな障害となってしまう。また、各ＩＣ毎に、受信する
ＩＤが異なるため、従来技術ではその受信データの識別
にかかるＣＰＵ内での処理プログラムが個々のＣＰＵ毎
に異なるという手間も生じる。
のフィルタリング回路では、電源ＯＦＦでレジスタ１−
ｎの内容が消えてしまうので、電源ＯＮの度に、必要な
ＩＤを再登録しなければならない。また、ビット単位で
マスクする方法では複数のＩＤの登録時に不具合が生じ
る場合がある。例えば、８ビットのＩＤを持つ通信用Ｉ
Ｃを考えてみると、あるＩＣで＃ＦＦと＃００のＩＤを
持つメッセージ２種類のみを受信させたいと考えた場
合、結局全てのＩＤのビットを受信しなければならない
事になる。その様な理由から、ＣＰＵ側で識別処理を行
うために、ＣＰＵ負荷が重くなり、処理に費やす時間も
かなり必要になるため、より高速の通信の実現の際に大
きな障害となってしまう。また、各ＩＣ毎に、受信する
ＩＤが異なるため、従来技術ではその受信データの識別
にかかるＣＰＵ内での処理プログラムが個々のＣＰＵ毎
に異なるという手間も生じる。
【０００５】本発明は、上述した従来の問題点を解決す
るためになされたもので、その目的は、高速な通信回路
を提供することである。
るためになされたもので、その目的は、高速な通信回路
を提供することである。
【０００６】本発明の他の目的は、識別子の処理による
ＣＰＵの負担が軽減される通信回路を提供することであ
る。
ＣＰＵの負担が軽減される通信回路を提供することであ
る。
【０００７】本発明の他の目的は、識別子のＩＤパター
ンを自由に設定出来る通信回路を提供することである。
ンを自由に設定出来る通信回路を提供することである。
【０００８】本発明の他の目的は、電源をＯＦＦしても
識別子のＩＤパターンを再登録する必要の無い通信回路
を提供することである。
識別子のＩＤパターンを再登録する必要の無い通信回路
を提供することである。
【０００９】本発明の他の目的は、ＣＰＵのデータ処理
プログラムの作成が容易な通信回路を提供することであ
る。
プログラムの作成が容易な通信回路を提供することであ
る。
【００１０】
【課題を解決するための手段】前記目的を達成する為
に、本発明による通信回路は、ネットワークに送出され
たメッセージを受信し、そのメッセージに含まれ識別子
を解読して、特定のメッセージを選別する手段と、前記
選別手段で選別されたメッセージを受け、所定の処理を
行うＣＰＵとからなり、前記選別手段はＰＬＤ回路で構
成されていることを特徴とする。
に、本発明による通信回路は、ネットワークに送出され
たメッセージを受信し、そのメッセージに含まれ識別子
を解読して、特定のメッセージを選別する手段と、前記
選別手段で選別されたメッセージを受け、所定の処理を
行うＣＰＵとからなり、前記選別手段はＰＬＤ回路で構
成されていることを特徴とする。
【００１１】又、好適な実施例では、前記ＰＬＤ回路は
書き換え可能であることを特徴とする。
書き換え可能であることを特徴とする。
【００１２】更に、別の実施例では、選別されたメッセ
ージを一時格納しておくバッファを備えている。
ージを一時格納しておくバッファを備えている。
【００１３】更に、別の実施例では、前記バッファは、
選別すべきメッセージ毎に設けられていることを特徴と
する。
選別すべきメッセージ毎に設けられていることを特徴と
する。
【００１４】更に、別の実施例では、前記ＰＬＤ回路の
出力は、選別すべきメッセージを示すインデックス値で
あり、このインデックス値を格納するレジスタを更に備
えていることを特徴とする。
出力は、選別すべきメッセージを示すインデックス値で
あり、このインデックス値を格納するレジスタを更に備
えていることを特徴とする。
【００１５】
【作用】従って、本発明による通信回路は、識別子の処
理をＣＰＵの前段で行う為、ＣＰＵの負担が減り、高速
の通信が可能となる。
理をＣＰＵの前段で行う為、ＣＰＵの負担が減り、高速
の通信が可能となる。
【００１６】
【実施例】以下、本発明の一実施例について説明する。
図１は、本発明による通信回路の全体構成図である。
図１は、本発明による通信回路の全体構成図である。
【００１７】図１には、一般的なネットワークに接続さ
れた３つの端末が示されている。夫々の端末は、ネット
ワークパスとのインターフェースを構成する通信ＩＣブ
ロックと、そこで受信されたメッセージに応じて所定の
処理を開始するＣＰＵからなっている。図では省略され
ているが、その応用によって夫々の端末には適当な電子
機器が接続されており、ＣＰＵの制御下でメッセージに
従った動作を行う。以下説明の都合上、通信ＩＣブロッ
クＡ，Ｃを受信側、通信ＩＣブロックＢを送信側とす
る。
れた３つの端末が示されている。夫々の端末は、ネット
ワークパスとのインターフェースを構成する通信ＩＣブ
ロックと、そこで受信されたメッセージに応じて所定の
処理を開始するＣＰＵからなっている。図では省略され
ているが、その応用によって夫々の端末には適当な電子
機器が接続されており、ＣＰＵの制御下でメッセージに
従った動作を行う。以下説明の都合上、通信ＩＣブロッ
クＡ，Ｃを受信側、通信ＩＣブロックＢを送信側とす
る。
【００１８】即ち、通信ＩＣブロックＢからは、メッセ
ージの内容と共に、そのメッセージの種類、宛て先又は
優先順位などを示すＩＤビット（識別子）を付けてネッ
トワークパスに送信する。一方、通信ＩＣブロックＡ又
はＣは、常にネットワークパスを監視し、送信されてい
るメッセージのＩＤビットを調べ、必要なメッセージで
あればＣＰＵに送り、必要な処理が行われる。
ージの内容と共に、そのメッセージの種類、宛て先又は
優先順位などを示すＩＤビット（識別子）を付けてネッ
トワークパスに送信する。一方、通信ＩＣブロックＡ又
はＣは、常にネットワークパスを監視し、送信されてい
るメッセージのＩＤビットを調べ、必要なメッセージで
あればＣＰＵに送り、必要な処理が行われる。
【００１９】夫々の通信ＩＣブロックは、図２に示した
ように、送受信用ドライバと通信ＩＣからなっており、
ＩＤビットの選別は送受信用ドライバに設けられている
メッセージフィルタ回路で行われる。
ように、送受信用ドライバと通信ＩＣからなっており、
ＩＤビットの選別は送受信用ドライバに設けられている
メッセージフィルタ回路で行われる。
【００２０】図３に、夫々の通信ＩＣブロックに設けら
れているメッセージフィルタ回路を示す。このメッセー
ジフィルタ回路は、入力したメッセージから当該端末で
処理すべきメッセージを選択するフィルタ４と、選択さ
れたメッセージを一時保持するバッファ５からなってい
る。即ち、フィルタ４は、受信メッセージが登録されて
いるか否かを決定し、登録されていれば、バッファ５に
制御信号ＯＮ１を送信して、そのメッセージをバッファ
５に格納する。バッファ５に格納されたメッセージは、
通信ＩＣ６を介してＣＰＵに取り込まれ、所定の処理が
行われる。
れているメッセージフィルタ回路を示す。このメッセー
ジフィルタ回路は、入力したメッセージから当該端末で
処理すべきメッセージを選択するフィルタ４と、選択さ
れたメッセージを一時保持するバッファ５からなってい
る。即ち、フィルタ４は、受信メッセージが登録されて
いるか否かを決定し、登録されていれば、バッファ５に
制御信号ＯＮ１を送信して、そのメッセージをバッファ
５に格納する。バッファ５に格納されたメッセージは、
通信ＩＣ６を介してＣＰＵに取り込まれ、所定の処理が
行われる。
【００２１】図４に、フィルタ４の回路構成を示す。こ
のフィルタ４は、プログラマブルＡＮＤアレイ４１と、
プログラマブルＯＲアレイ４２からなるＰＬＤ回路であ
る。プログラマブルＡＮＤアレイ４１の入力側には、受
信したメッセージの種類或は宛て先を示すＩＤビットが
与えられる。この例では、ＩＤビットはＩＤ０，ＩＤ１
及びＩＤ２の３ビットからなっている。一方、プログラ
マブルＡＮＤアレイ４１の各積項線には、受信すべきメ
ッセージのＩＤビットパターン（識別子）が予め記録さ
れており、受信したメッセージのＩＤ１がそれと一致す
れば、対応する積項線が活性化する。ＩＤビットパター
ンの記録は、通常の方法による。例えば、入力線と積項
線との各交点に配されたダイオードなどの素子をＩＤビ
ットパターンに応じて電気的に切断して行われる。プロ
グラマブルＡＮＤアレイ４１の積項線からの出力をその
ままフィルタ４の出力としてもよいが、ここでは、既存
のＰＬＤ回路を用いるので、和項線から出力している
（Ｄ０−Ｄ７）。
のフィルタ４は、プログラマブルＡＮＤアレイ４１と、
プログラマブルＯＲアレイ４２からなるＰＬＤ回路であ
る。プログラマブルＡＮＤアレイ４１の入力側には、受
信したメッセージの種類或は宛て先を示すＩＤビットが
与えられる。この例では、ＩＤビットはＩＤ０，ＩＤ１
及びＩＤ２の３ビットからなっている。一方、プログラ
マブルＡＮＤアレイ４１の各積項線には、受信すべきメ
ッセージのＩＤビットパターン（識別子）が予め記録さ
れており、受信したメッセージのＩＤ１がそれと一致す
れば、対応する積項線が活性化する。ＩＤビットパター
ンの記録は、通常の方法による。例えば、入力線と積項
線との各交点に配されたダイオードなどの素子をＩＤビ
ットパターンに応じて電気的に切断して行われる。プロ
グラマブルＡＮＤアレイ４１の積項線からの出力をその
ままフィルタ４の出力としてもよいが、ここでは、既存
のＰＬＤ回路を用いるので、和項線から出力している
（Ｄ０−Ｄ７）。
【００２２】次に、図５を参照して、本発明による通信
回路の第２の実施例を説明する。
回路の第２の実施例を説明する。
【００２３】全体システム構成は、第１実施例と同じで
あるが、メッセージフィルタ回路の構成に特徴がある。
第１実施例のフィルタ４に対応する回路を図６に示す。
この例では、ＩＤビットはＩＤ０，ＩＤ１，ＩＤ２およ
びＩＤ３の４ビットからなっている。即ち、メッセージ
が無い場合を（００００）として、受信するメッセージ
の種類は１５種類あることになる。一方、プログラマブ
ルＡＮＤアレイ４１の各積項線の数は８本なので、メッ
セージが無い場合を（０００）として、受信すべきメッ
セージの種類は１５種類中最大でも７種類ということに
なる。
あるが、メッセージフィルタ回路の構成に特徴がある。
第１実施例のフィルタ４に対応する回路を図６に示す。
この例では、ＩＤビットはＩＤ０，ＩＤ１，ＩＤ２およ
びＩＤ３の４ビットからなっている。即ち、メッセージ
が無い場合を（００００）として、受信するメッセージ
の種類は１５種類あることになる。一方、プログラマブ
ルＡＮＤアレイ４１の各積項線の数は８本なので、メッ
セージが無い場合を（０００）として、受信すべきメッ
セージの種類は１５種類中最大でも７種類ということに
なる。
【００２４】この例では、プログラマブルＡＮＤアレイ
４１は、電気的に書き換え、消去可能となっている。具
体的には、図７に示すように、入力線と積項線との各交
点には、ＭＯＳＦＥＴ３１が設けられており、そのゲー
トはフローティングゲートを持ったＭＯＳＦＥＴ３３が
接続されている。このフローティングゲートに蓄積され
る電荷を制御して、ＭＯＳＦＥＴ３１の導通状態を決め
る。勿論、フローティングゲートＭＯＳＦＥＴ以外の不
揮発性デバイスを利用してもよい。
４１は、電気的に書き換え、消去可能となっている。具
体的には、図７に示すように、入力線と積項線との各交
点には、ＭＯＳＦＥＴ３１が設けられており、そのゲー
トはフローティングゲートを持ったＭＯＳＦＥＴ３３が
接続されている。このフローティングゲートに蓄積され
る電荷を制御して、ＭＯＳＦＥＴ３１の導通状態を決め
る。勿論、フローティングゲートＭＯＳＦＥＴ以外の不
揮発性デバイスを利用してもよい。
【００２５】又、和項線の数は３本であり、８本の積項
線のどれが活性化されたかに関する情報は、３ビットの
信号にエンコードされたＩＮＤＥＸ信号として出力され
る。これにより、ハードウェア量を大幅に節約出来る。
線のどれが活性化されたかに関する情報は、３ビットの
信号にエンコードされたＩＮＤＥＸ信号として出力され
る。これにより、ハードウェア量を大幅に節約出来る。
【００２６】エンコードされたＩＮＤＥＸ信号は、ＩＮ
ＤＥＸレジスタ７に格納され、ＣＰＵに渡される。同時
に、バッファ５は、ＩＮＤＥＸ信号の論理和信号ＯＮ１
によってメッセージを入力する。このような構成によっ
て、ＣＰＵに対する信号処理の負担が大幅に軽減され
る。
ＤＥＸレジスタ７に格納され、ＣＰＵに渡される。同時
に、バッファ５は、ＩＮＤＥＸ信号の論理和信号ＯＮ１
によってメッセージを入力する。このような構成によっ
て、ＣＰＵに対する信号処理の負担が大幅に軽減され
る。
【００２７】例えば、受信部Ａがあらかじめ異なる４つ
の識別子ＩＤ１−４を登録しているとし、受信部Ｃも同
様に異なる４つの識別子ＩＤ５−８を登録していると仮
定する。
の識別子ＩＤ１−４を登録しているとし、受信部Ｃも同
様に異なる４つの識別子ＩＤ５−８を登録していると仮
定する。
【００２８】ここで、複数のメッセージの受信をしてい
る場合、従来の処理では受信部ＡのＣＰＵでは識別子Ｉ
Ｄ１−４の判別処理のプログラムが必要であり、受信部
ＣのＣＰＵでは別の識別子ＩＤ５−８の判別処理のプロ
グラムが必要となる。
る場合、従来の処理では受信部ＡのＣＰＵでは識別子Ｉ
Ｄ１−４の判別処理のプログラムが必要であり、受信部
ＣのＣＰＵでは別の識別子ＩＤ５−８の判別処理のプロ
グラムが必要となる。
【００２９】本実施例は、どの受信部においても登録Ｉ
Ｄの値に無関係に、統一したインデックス値を設定して
いるというもので、識別子ＩＤ１−４がインデックス値
＃０１−＃０４に割り当てられているとすると、受信部
Ａが識別子ＩＤ１を受信した場合には、ＡＮＤアレイに
入力された識別子ＩＤ１により、ＯＲアレイから、設定
されているデコード信号として、バッファ５、ＩＮＤＥ
Ｘレジスタ７をＯＮするＯＮ１信号と一緒にインデック
ス値＃０１を出力する。そのインデックス値＃０１はＩ
ＮＤＥＸレジスタ７に入力される。ＣＰＵはこの値を読
み出すことにより、メッセージＭ１を格納した事を知
り、受信データの処理を開始する。
Ｄの値に無関係に、統一したインデックス値を設定して
いるというもので、識別子ＩＤ１−４がインデックス値
＃０１−＃０４に割り当てられているとすると、受信部
Ａが識別子ＩＤ１を受信した場合には、ＡＮＤアレイに
入力された識別子ＩＤ１により、ＯＲアレイから、設定
されているデコード信号として、バッファ５、ＩＮＤＥ
Ｘレジスタ７をＯＮするＯＮ１信号と一緒にインデック
ス値＃０１を出力する。そのインデックス値＃０１はＩ
ＮＤＥＸレジスタ７に入力される。ＣＰＵはこの値を読
み出すことにより、メッセージＭ１を格納した事を知
り、受信データの処理を開始する。
【００３０】受信部Ｃでも同様に識別子ＩＤ５−８が同
じ様にインデックス値＃０１−０４に割り当てられるこ
とで、同様の受信処理が可能になる。
じ様にインデックス値＃０１−０４に割り当てられるこ
とで、同様の受信処理が可能になる。
【００３１】インデックス値が統一されている事により
２つのＣＰＵにおける受信メッセージの識別処理のプロ
グラムを統一する事が可能になる。また、ビット数とし
ても例に挙げた識別子を考えると３，４ビット必要であ
るところが、例に挙げた様な統一したインデックスで扱
うと２ビットで済む事になる。この様にインデックス用
の値を統一して格納しておく事で、システム内の個々の
ＣＰＵでのメッセージの識別にかける処理プログラムの
簡略化、統一化が可能になる。
２つのＣＰＵにおける受信メッセージの識別処理のプロ
グラムを統一する事が可能になる。また、ビット数とし
ても例に挙げた識別子を考えると３，４ビット必要であ
るところが、例に挙げた様な統一したインデックスで扱
うと２ビットで済む事になる。この様にインデックス用
の値を統一して格納しておく事で、システム内の個々の
ＣＰＵでのメッセージの識別にかける処理プログラムの
簡略化、統一化が可能になる。
【００３２】特に８ビット以上、あるいは１６ビット以
上の識別子を持つ通信用ＩＣにおいては受信したメッセ
ージの識別にかけるＣＰＵ内での処理に手間がかかると
考えられるため、こうしたインデックス値を利用し、識
別子の短縮を計る事により、ＣＰＵ負荷の削減が可能と
なる。
上の識別子を持つ通信用ＩＣにおいては受信したメッセ
ージの識別にかけるＣＰＵ内での処理に手間がかかると
考えられるため、こうしたインデックス値を利用し、識
別子の短縮を計る事により、ＣＰＵ負荷の削減が可能と
なる。
【００３３】図８は第３実施例である。第１及び第２実
施例同様に複数のメッセージの送・受信を扱うシステム
において、通信用ＩＣ内に複数のメッセージを格納させ
る場合を挙げている。
施例同様に複数のメッセージの送・受信を扱うシステム
において、通信用ＩＣ内に複数のメッセージを格納させ
る場合を挙げている。
【００３４】フィルタ４のデコード値ＯＮ１−ＯＮｎを
個々のバッファ９ａ−９ｎをＯＮさせる信号に１対１で
割り当てることによって、通信用ＩＣデバイスやＣＰＵ
による複雑な処理を必要とせずに、登録したＩＤを持つ
メッセージの格納先を１対１で決める事が可能になる。
この場合フィルタ４は図８のものを利用する。
個々のバッファ９ａ−９ｎをＯＮさせる信号に１対１で
割り当てることによって、通信用ＩＣデバイスやＣＰＵ
による複雑な処理を必要とせずに、登録したＩＤを持つ
メッセージの格納先を１対１で決める事が可能になる。
この場合フィルタ４は図８のものを利用する。
【００３５】例えば、送信部Ｂが識別子ＩＤ１であるメ
ッセージＭ１を送信し、つづけて識別子ＩＤｎであるメ
ッセージＭｎを送信した場合を考える。受信部Ａが、ま
ず識別子ＩＤ１であるメッセージＭ１を受信すると、フ
ィルタ４の登録ＩＤ１（４ａ）により信号ＯＮ１がＯＮ
し、コントロールレジスタ（８ａ）にメッセージＭ１を
受信した事を知らせる事により、受信メッセージＭ１を
登録ＩＤ１（４ａ）に対応したバッファ１（９ａ）に格
納する。続いて識別子ＩＤｎであるメッセージＭｎを受
信すると、フィルタ４の登録ＩＤｎ（４ｎ）により信号
ＯＮｎがＯＮし、コントロールレジスタｎ（８ｎ）にメ
ッセージＭｎを受信した事を知らせる事により、受信メ
ッセージＭｎを登録ＩＤｎ（４ｎ）に対応したバッファ
ｎ（９ｎ）に格納する。
ッセージＭ１を送信し、つづけて識別子ＩＤｎであるメ
ッセージＭｎを送信した場合を考える。受信部Ａが、ま
ず識別子ＩＤ１であるメッセージＭ１を受信すると、フ
ィルタ４の登録ＩＤ１（４ａ）により信号ＯＮ１がＯＮ
し、コントロールレジスタ（８ａ）にメッセージＭ１を
受信した事を知らせる事により、受信メッセージＭ１を
登録ＩＤ１（４ａ）に対応したバッファ１（９ａ）に格
納する。続いて識別子ＩＤｎであるメッセージＭｎを受
信すると、フィルタ４の登録ＩＤｎ（４ｎ）により信号
ＯＮｎがＯＮし、コントロールレジスタｎ（８ｎ）にメ
ッセージＭｎを受信した事を知らせる事により、受信メ
ッセージＭｎを登録ＩＤｎ（４ｎ）に対応したバッファ
ｎ（９ｎ）に格納する。
【００３６】
【発明の効果】以上、説明したように本発明では、書込
み、消去可能なＰＬＤ構造を用いたフィルタ回路を使用
する事により、まず電源ＯＮ時の再登録の必要を無く
し、かつ自由なＩＤの登録、変更を可能としている。ま
た、そのフィルタの出力データを利用する事によりＣＰ
Ｕに負担をかけていた受信の際のメッセージ処理にかか
るサイクル数、時間の短縮を可能にしている。又、ＣＰ
Ｕ内でのデータ処理プログラムにかかる手間の軽減も可
能になる。
み、消去可能なＰＬＤ構造を用いたフィルタ回路を使用
する事により、まず電源ＯＮ時の再登録の必要を無く
し、かつ自由なＩＤの登録、変更を可能としている。ま
た、そのフィルタの出力データを利用する事によりＣＰ
Ｕに負担をかけていた受信の際のメッセージ処理にかか
るサイクル数、時間の短縮を可能にしている。又、ＣＰ
Ｕ内でのデータ処理プログラムにかかる手間の軽減も可
能になる。
【図１】本発明による通信回路の全体構成を示す図。
【図２】本発明による通信ＩＣブロックを示す図。
【図３】本発明による通信回路の第１実施例を示すブロ
ック図。
ック図。
【図４】本発明による通信回路の第１実施例のメッセー
ジフィルタ回路を示す図。
ジフィルタ回路を示す図。
【図５】本発明による通信回路の第２実施例を示すブロ
ック図。
ック図。
【図６】本発明による通信回路の第２実施例のメッセー
ジフィルタ回路を示す図。
ジフィルタ回路を示す図。
【図７】図６のメッセージフィルタ回路のプログラマブ
ルＡＮＤアレイの各交点に配された回路素子を示す図。
ルＡＮＤアレイの各交点に配された回路素子を示す図。
【図８】本発明による通信回路の第３実施例のメッセー
ジフィルタ回路を示す図。
ジフィルタ回路を示す図。
【図９】従来例による通信回路のメッセージフィルタ回
路の例を示す図。
路の例を示す図。
１ａ−１ｎ ＩＤレジスタ ２ａ−２ｎ 比較器 ３ ＯＲ回路 ４ フィルタ ５ バッファ ６ ＣＰＵ ７ ＩＮＤＥＸレジスタ ８ａ−８ｎ コントロールレジスタ ９ａ−９ｎ バッファ ３１ フローティングＭＯＳＦＥＴ ３３ ＭＯＳＦＥＴ ４１ プログラマブルＡＮＤアレイ ４２ プログラマブルＯＲアレイ
Claims (4)
- 【請求項１】 ネットワークに送出されたメッセージを
受信し、そのメッセージに含まれる識別子を解読して、
特定のメッセージを選別する手段と、前記選別手段で選
別されたメッセージを受け、所定の処理を行うＣＰＵと
からなり、前記選別手段はＰＬＤ回路で構成されている
ことを特徴とする通信回路。 - 【請求項２】 前記ＰＬＤ回路は書き換え可能であるこ
とを特徴とする請求項１記載の通信回路。 - 【請求項３】 前記バッファは、選別すべきメッセージ
毎に設けられていることを特徴とする請求項１記載の通
信回路。 - 【請求項４】 前記ＰＬＤ回路の出力は、選別すべきメ
ッセージを示すインデックス値であり、このインデック
ス値を格納するレジスタを更に備えていることを特徴と
する請求項１記載の通信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286752A JPH08149138A (ja) | 1994-11-21 | 1994-11-21 | 通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286752A JPH08149138A (ja) | 1994-11-21 | 1994-11-21 | 通信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149138A true JPH08149138A (ja) | 1996-06-07 |
Family
ID=17708589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286752A Pending JPH08149138A (ja) | 1994-11-21 | 1994-11-21 | 通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030067761A (ko) * | 2002-01-15 | 2003-08-19 | 주식회사 비엔테크놀로지 | 피엘디를 이용한 데이터 상향 및 하향 속도 제어 장치 |
| JP2009530934A (ja) * | 2006-03-23 | 2009-08-27 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | データ伝送方法およびデータ伝送システム |
-
1994
- 1994-11-21 JP JP6286752A patent/JPH08149138A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030067761A (ko) * | 2002-01-15 | 2003-08-19 | 주식회사 비엔테크놀로지 | 피엘디를 이용한 데이터 상향 및 하향 속도 제어 장치 |
| JP2009530934A (ja) * | 2006-03-23 | 2009-08-27 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | データ伝送方法およびデータ伝送システム |
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