JPH08153852A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08153852A JPH08153852A JP29676094A JP29676094A JPH08153852A JP H08153852 A JPH08153852 A JP H08153852A JP 29676094 A JP29676094 A JP 29676094A JP 29676094 A JP29676094 A JP 29676094A JP H08153852 A JPH08153852 A JP H08153852A
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Abstract
(57)【要約】
【目的】 コレクタ寄生抵抗の上昇およびコレクタ・エ
ミッタ間の耐圧の低下を抑制することを可能とし、構造
を簡単化することにより、製造工程を簡略化し、製造コ
ストの上昇を抑制することが可能な半導体集積回路を提
供する。 【構成】 外部電位供給ノードＮ１と、内部電位供給ノ
ードＮ２との間にＤＣ−ＤＣコンバータ１０が接続され
る。ＤＣ−ＤＣコンバータ１０は、直列接続された複数
のバイポーラトランジスタ１，１，…を含む。このＤＣ
−ＤＣコンバータ１０によって、外部電位ＥＸＴ−ＶＤ
Ｄが内部電位ＩＮＴ−ＶＤＤに変換される。各バイポー
ラトランジスタ１は、イオン注入により形成されたｎ型
の均一な濃度の真性コレクタ領域と、ＰＭＯＳトランジ
スタのソース・ドレイン領域と同時に形成された高濃度
のｐ型のベース電極接続領域と、基板の全面にイオンを
注入して形成されたｐ型の真性ベース領域とを含むこと
を特徴とする。
ミッタ間の耐圧の低下を抑制することを可能とし、構造
を簡単化することにより、製造工程を簡略化し、製造コ
ストの上昇を抑制することが可能な半導体集積回路を提
供する。 【構成】 外部電位供給ノードＮ１と、内部電位供給ノ
ードＮ２との間にＤＣ−ＤＣコンバータ１０が接続され
る。ＤＣ−ＤＣコンバータ１０は、直列接続された複数
のバイポーラトランジスタ１，１，…を含む。このＤＣ
−ＤＣコンバータ１０によって、外部電位ＥＸＴ−ＶＤ
Ｄが内部電位ＩＮＴ−ＶＤＤに変換される。各バイポー
ラトランジスタ１は、イオン注入により形成されたｎ型
の均一な濃度の真性コレクタ領域と、ＰＭＯＳトランジ
スタのソース・ドレイン領域と同時に形成された高濃度
のｐ型のベース電極接続領域と、基板の全面にイオンを
注入して形成されたｐ型の真性ベース領域とを含むこと
を特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、ＤＣ−ＤＣコンバータを有する半導体集
積回路装置に関するものである。
に関し、特に、ＤＣ−ＤＣコンバータを有する半導体集
積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路においては、その集積回
路の世代が進むにつれて、半導体集積回路に外部から供
給される電源電位が低い値に抑えられる傾向がある。そ
れは、半導体集積回路の装置全体の低消費電力化ならび
に高電界によるトランジスタの劣化およびトランジスタ
の特性の変化を避けるためである。
路の世代が進むにつれて、半導体集積回路に外部から供
給される電源電位が低い値に抑えられる傾向がある。そ
れは、半導体集積回路の装置全体の低消費電力化ならび
に高電界によるトランジスタの劣化およびトランジスタ
の特性の変化を避けるためである。
【０００３】また、半導体集積回路の世代が切換わる時
期においては、半導体集積回路に外部から供給される電
源電位を前の世代のままとし、回路のパフォーマンス向
上のために次の世代の半導体素子を用いて半導体集積回
路を構成することが行なわれる場合がある。
期においては、半導体集積回路に外部から供給される電
源電位を前の世代のままとし、回路のパフォーマンス向
上のために次の世代の半導体素子を用いて半導体集積回
路を構成することが行なわれる場合がある。
【０００４】その場合、高電界によるトランジスタの劣
化およびトランジスタの特性の変化を避けるために、Ｄ
Ｃ−ＤＣコンバータが用いられる。そのＤＣ−ＤＣコン
バータは、外部電源電位を降圧し、その降圧した電位を
内部電源電位として半導体集積回路の内部回路に供給す
る。これにより、その内部回路では、外部電源電位によ
る動作電圧よりも低い電圧で動作されるので、トランジ
スタの劣化およびトランジスタの特性の変化が防がれ
る。
化およびトランジスタの特性の変化を避けるために、Ｄ
Ｃ−ＤＣコンバータが用いられる。そのＤＣ−ＤＣコン
バータは、外部電源電位を降圧し、その降圧した電位を
内部電源電位として半導体集積回路の内部回路に供給す
る。これにより、その内部回路では、外部電源電位によ
る動作電圧よりも低い電圧で動作されるので、トランジ
スタの劣化およびトランジスタの特性の変化が防がれ
る。
【０００５】図１８は、ＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示すブロック図である。
図１８を参照して、半導体集積回路１００は、ＤＣ−Ｄ
Ｃコンバータ６０および内部回路２を含む。
従来の半導体集積回路の構成を示すブロック図である。
図１８を参照して、半導体集積回路１００は、ＤＣ−Ｄ
Ｃコンバータ６０および内部回路２を含む。
【０００６】外部電位供給ノードＮ１は、外部から電源
電位としての外部電位ＥＸＴ−ＶＤＤを受け、その外部
電位ＥＸＴ−ＶＤＤを供給する。内部電位供給ノードＮ
２は、内部電源電位としての内部電位ＩＮＴ−ＶＤＤを
供給するためのものである。接地電位Ｎｇは、接地電位
ＧＮＤを受ける。
電位としての外部電位ＥＸＴ−ＶＤＤを受け、その外部
電位ＥＸＴ−ＶＤＤを供給する。内部電位供給ノードＮ
２は、内部電源電位としての内部電位ＩＮＴ−ＶＤＤを
供給するためのものである。接地電位Ｎｇは、接地電位
ＧＮＤを受ける。
【０００７】ＤＣ−ＤＣコンバータ６０は、外部電位供
給ノードＮ１と、内部電位供給ノードＮ２との間に接続
される。内部回路２は、内部電位供給ノードＮ２と、接
地ノードＮｇとの間に接続される。この半導体集積回路
１００においては、ＤＣ−ＤＣコンバータ６０によっ
て、外部電位ＥＸＴ−ＶＤＤが、その電位のレベルより
も低い内部電位ＩＮＴ−ＶＤＤに変換される。そして、
内部回路２が、内部電位ＩＮＴ−ＶＤＤの供給を受けて
動作する。
給ノードＮ１と、内部電位供給ノードＮ２との間に接続
される。内部回路２は、内部電位供給ノードＮ２と、接
地ノードＮｇとの間に接続される。この半導体集積回路
１００においては、ＤＣ−ＤＣコンバータ６０によっ
て、外部電位ＥＸＴ−ＶＤＤが、その電位のレベルより
も低い内部電位ＩＮＴ−ＶＤＤに変換される。そして、
内部回路２が、内部電位ＩＮＴ−ＶＤＤの供給を受けて
動作する。
【０００８】この半導体集積回路１００は、外部電位供
給ノードＮ１と、内部電位供給ノードＮ２との間にＤＣ
−ＤＣコンバータ６０を介在させた構成を有する。した
がって、この半導体集積回路１００では、内部電位ＩＮ
Ｔ−ＶＤＤが外部電位ＥＸＴ−ＶＤＤに依存しないよう
な特性を有するようにＤＣ−ＤＣコンバータ６０を構成
すれば、外部電位ＥＸＴ−ＶＤＤの変動が内部電位ＩＮ
Ｔ−ＶＤＤに伝搬することを防ぐことが可能である。
給ノードＮ１と、内部電位供給ノードＮ２との間にＤＣ
−ＤＣコンバータ６０を介在させた構成を有する。した
がって、この半導体集積回路１００では、内部電位ＩＮ
Ｔ−ＶＤＤが外部電位ＥＸＴ−ＶＤＤに依存しないよう
な特性を有するようにＤＣ−ＤＣコンバータ６０を構成
すれば、外部電位ＥＸＴ−ＶＤＤの変動が内部電位ＩＮ
Ｔ−ＶＤＤに伝搬することを防ぐことが可能である。
【０００９】そのように内部電位ＩＮＴ−ＶＤＤが外部
電位ＥＸＴ−ＶＤＤに依存しないようにするためには、
内部電位供給ノードＮ２の出力インピーダンスを十分に
低くすることが必要である。その理由は、そのようにす
れば、内部回路２の動作によって内部電位ＩＮＴ−ＶＤ
Ｄの負荷が変動しても、内部電位ＩＮＴ−ＶＤＤの変動
が小さい値に抑えられるからである。
電位ＥＸＴ−ＶＤＤに依存しないようにするためには、
内部電位供給ノードＮ２の出力インピーダンスを十分に
低くすることが必要である。その理由は、そのようにす
れば、内部回路２の動作によって内部電位ＩＮＴ−ＶＤ
Ｄの負荷が変動しても、内部電位ＩＮＴ−ＶＤＤの変動
が小さい値に抑えられるからである。
【００１０】以下に、ＤＣ−ＤＣコンバータの具体的な
構成例を説明する。図１９は、第１の例のＤＣ−ＤＣコ
ンバータを有する従来の半導体集積回路の構成を示す回
路図である。この図１９において図１８と共通する部分
には同一の参照符号を付しその説明を適宜省略する。
構成例を説明する。図１９は、第１の例のＤＣ−ＤＣコ
ンバータを有する従来の半導体集積回路の構成を示す回
路図である。この図１９において図１８と共通する部分
には同一の参照符号を付しその説明を適宜省略する。
【００１１】図１９を参照して、ＤＣ−ＤＣコンバータ
６０は、複数のバイポーラトランジスタ６，６，…を含
む。各バイポーラトランジスタ６は、ベース電極と、コ
レクタ電極とが共通接続される。このようなバイポーラ
トランジスタ６，６，…は、ベース電極およびコレクタ
電極の共通接続ノードが受ける電位がエミッタ電極が受
ける電位よりも低くなるような接続態様で、外部電位供
給ノードＮ１と、内部電位供給ノードＮ２との間に直列
に接続される。
６０は、複数のバイポーラトランジスタ６，６，…を含
む。各バイポーラトランジスタ６は、ベース電極と、コ
レクタ電極とが共通接続される。このようなバイポーラ
トランジスタ６，６，…は、ベース電極およびコレクタ
電極の共通接続ノードが受ける電位がエミッタ電極が受
ける電位よりも低くなるような接続態様で、外部電位供
給ノードＮ１と、内部電位供給ノードＮ２との間に直列
に接続される。
【００１２】すなわち、ＤＣ−ＤＣコンバータ６０にお
いては、バイポーラトランジスタ６が多段接続される。
なお、このＤＣ−ＤＣコンバータ６０は、少なくとも１
つのバイポーラトランジスタ６を含んでいればよい。
いては、バイポーラトランジスタ６が多段接続される。
なお、このＤＣ−ＤＣコンバータ６０は、少なくとも１
つのバイポーラトランジスタ６を含んでいればよい。
【００１３】このような構成の図１９の半導体集積回路
では、多段接続されたバイポーラトランジスタ６，６，
…によって、外部電位ＥＸＴ−ＶＤＤがレベルシフトさ
れる。これにより、外部電位ＥＸＴ−ＶＤＤよりもレベ
ルが低い内部電位ＩＮＴ−ＶＤＤが内部電位供給ノード
Ｎ２に供給される。
では、多段接続されたバイポーラトランジスタ６，６，
…によって、外部電位ＥＸＴ−ＶＤＤがレベルシフトさ
れる。これにより、外部電位ＥＸＴ−ＶＤＤよりもレベ
ルが低い内部電位ＩＮＴ−ＶＤＤが内部電位供給ノード
Ｎ２に供給される。
【００１４】図１９に示されるようなＤＣ−ＤＣコンバ
ータ６０においてバイポーラトランジスタをＭＯＳトラ
ンジスタで置換えて構成すると、次のような構成にな
る。図２０は、第２の例のＤＣ−ＤＣコンバータを有す
る従来の半導体集積回路の構成を示す回路図である。
ータ６０においてバイポーラトランジスタをＭＯＳトラ
ンジスタで置換えて構成すると、次のような構成にな
る。図２０は、第２の例のＤＣ−ＤＣコンバータを有す
る従来の半導体集積回路の構成を示す回路図である。
【００１５】この図２０の半導体集積回路では、図１９
におけるバイポーラトランジスタの代わりに複数のＮチ
ャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ
と呼ぶ）６１，６１，…が設けられる。この場合、各ト
ランジスタ６１は、ゲート電極と、ドレイン電極とが共
通接続される。
におけるバイポーラトランジスタの代わりに複数のＮチ
ャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ
と呼ぶ）６１，６１，…が設けられる。この場合、各ト
ランジスタ６１は、ゲート電極と、ドレイン電極とが共
通接続される。
【００１６】このようなＮＭＯＳトランジスタ６１，６
１，…をＤＣ−ＤＣコンバータとして用いた場合におい
ても、バイポーラトランジスタを用いた図１９の場合と
同様に、外部電位ＥＸＴ−ＶＤＤよりも低いレベルの内
部電位ＩＮＴ−ＶＤＤが得られる。
１，…をＤＣ−ＤＣコンバータとして用いた場合におい
ても、バイポーラトランジスタを用いた図１９の場合と
同様に、外部電位ＥＸＴ−ＶＤＤよりも低いレベルの内
部電位ＩＮＴ−ＶＤＤが得られる。
【００１７】図１９および図２０に示された半導体集積
回路では、外部電位ＥＸＴ−ＶＤＤのレベルの変化に応
答して、内部電位ＩＮＴ−ＶＤＤのレベルが変化する。
すなわち、内部電位ＩＮＴ−ＶＤＤは、外部電位ＥＸＴ
−ＶＤＤに依存する。しかし、図１９および図２０の半
導体集積回路では、内部電位供給ノードＮ２の出力イン
ピーダンスを低くすることができるという特徴がある。
回路では、外部電位ＥＸＴ−ＶＤＤのレベルの変化に応
答して、内部電位ＩＮＴ−ＶＤＤのレベルが変化する。
すなわち、内部電位ＩＮＴ−ＶＤＤは、外部電位ＥＸＴ
−ＶＤＤに依存する。しかし、図１９および図２０の半
導体集積回路では、内部電位供給ノードＮ２の出力イン
ピーダンスを低くすることができるという特徴がある。
【００１８】特に、バイポーラトランジスタを用いた図
１９の半導体集積回路では、ＭＯＳトランジスタを用い
た図２０の半導体集積回路よりも内部電位供給ノードＮ
２の出力インピーダンスを小さくすることができる。そ
の理由は次のとおりである。
１９の半導体集積回路では、ＭＯＳトランジスタを用い
た図２０の半導体集積回路よりも内部電位供給ノードＮ
２の出力インピーダンスを小さくすることができる。そ
の理由は次のとおりである。
【００１９】一般的に、バイポーラトランジスタには、
コレクタ電流値がベース・エミッタ間電圧に関して指数
的に変化する性質がある。具体的には、コレクタ電流値
がある値からその値の３倍程度変化しても、それに対す
るベース・エミッタ間電圧の変化は、３０ｍＶ程度の小
さい値である。したがって、内部電位ＩＮＴ−ＶＤＤを
供給するための素子として、バイポーラトランジスタ
は、有効な素子である。
コレクタ電流値がベース・エミッタ間電圧に関して指数
的に変化する性質がある。具体的には、コレクタ電流値
がある値からその値の３倍程度変化しても、それに対す
るベース・エミッタ間電圧の変化は、３０ｍＶ程度の小
さい値である。したがって、内部電位ＩＮＴ−ＶＤＤを
供給するための素子として、バイポーラトランジスタ
は、有効な素子である。
【００２０】次に、内部電位ＩＮＴ−ＶＤＤが外部電位
ＥＸＴ−ＶＤＤに依存しない例について説明する。図２
１は、第３の例のＤＣ−ＤＣコンバータを有する従来の
半導体集積回路の構成を示す回路図である。この図２１
において図１８と共通する部分には同一の参照符号を付
しその説明を適宜省略する。
ＥＸＴ−ＶＤＤに依存しない例について説明する。図２
１は、第３の例のＤＣ−ＤＣコンバータを有する従来の
半導体集積回路の構成を示す回路図である。この図２１
において図１８と共通する部分には同一の参照符号を付
しその説明を適宜省略する。
【００２１】図２１を参照して、この半導体集積回路
は、内部回路２、演算増幅回路３およびＰチャネルＭＯ
Ｓトランジスタ（以下ＰＭＯＳトランジスタと呼ぶ）７
１を含む。
は、内部回路２、演算増幅回路３およびＰチャネルＭＯ
Ｓトランジスタ（以下ＰＭＯＳトランジスタと呼ぶ）７
１を含む。
【００２２】外部電位供給ノードＮ１と、内部電位供給
ノードＮ２との間にトランジスタ７１が接続される。演
算増幅回路３は、反転入力端子Ｉ２に基準電位ＶＲＥＦ
を受け、非反転入力端子Ｉ１に内部電位ＩＮＴ−ＶＤＤ
を受ける。この場合、基準電位ＶＲＥＦは、温度補正を
考慮した基準電位発生回路等のような外部電位ＥＸＴ−
ＶＤＤのレベルに依存しない回路（図示せず）から供給
される。さらに、演算増幅回路３は、出力端子Ｏがトラ
ンジスタ７１のゲート電極と接続される。
ノードＮ２との間にトランジスタ７１が接続される。演
算増幅回路３は、反転入力端子Ｉ２に基準電位ＶＲＥＦ
を受け、非反転入力端子Ｉ１に内部電位ＩＮＴ−ＶＤＤ
を受ける。この場合、基準電位ＶＲＥＦは、温度補正を
考慮した基準電位発生回路等のような外部電位ＥＸＴ−
ＶＤＤのレベルに依存しない回路（図示せず）から供給
される。さらに、演算増幅回路３は、出力端子Ｏがトラ
ンジスタ７１のゲート電極と接続される。
【００２３】このように、図２１の半導体集積回路で
は、内部電位ＩＮＴ−ＶＤＤを基準電位ＶＲＥＦに一致
させる帰還回路が構成される。動作において、演算増幅
回路３は、入力される内部電位ＩＮＴ−ＶＤＤおよび基
準電位ＶＲＥＦの電位差を増幅する。これにより、基準
電位ＶＲＥＦと同じレベルの内部電位ＩＮＴ−ＶＤＤが
内部電位供給ノードＮ２に供給される。
は、内部電位ＩＮＴ−ＶＤＤを基準電位ＶＲＥＦに一致
させる帰還回路が構成される。動作において、演算増幅
回路３は、入力される内部電位ＩＮＴ−ＶＤＤおよび基
準電位ＶＲＥＦの電位差を増幅する。これにより、基準
電位ＶＲＥＦと同じレベルの内部電位ＩＮＴ−ＶＤＤが
内部電位供給ノードＮ２に供給される。
【００２４】次に、図２１におけるＰＭＯＳトランジス
タ７１をＮＭＯＳトランジスタに置換えた例について説
明する。図２２は、第４の例のＤＣ−ＤＣコンバータを
有する従来の半導体集積回路の構成を示す回路図であ
る。この図２２において図２１と共通する部分には同一
の参照符号を付し適宜その説明は省略する。
タ７１をＮＭＯＳトランジスタに置換えた例について説
明する。図２２は、第４の例のＤＣ−ＤＣコンバータを
有する従来の半導体集積回路の構成を示す回路図であ
る。この図２２において図２１と共通する部分には同一
の参照符号を付し適宜その説明は省略する。
【００２５】図２２の半導体集積回路が図２１のものと
異なるのは、図２１におけるＰＭＯＳトランジスタ７１
がＮＭＯＳトランジスタ７２に置換えられたことであ
る。さらに、ＮＭＯＳトランジスタ７２を用いることに
より、演算増幅回路３は、基準電位ＶＲＥＦを非反転入
力端子Ｉ１に受け、内部電位ＩＮＴ−ＶＤＤを反転入力
端子Ｉ２に受ける。
異なるのは、図２１におけるＰＭＯＳトランジスタ７１
がＮＭＯＳトランジスタ７２に置換えられたことであ
る。さらに、ＮＭＯＳトランジスタ７２を用いることに
より、演算増幅回路３は、基準電位ＶＲＥＦを非反転入
力端子Ｉ１に受け、内部電位ＩＮＴ−ＶＤＤを反転入力
端子Ｉ２に受ける。
【００２６】この図２２の半導体集積回路においては、
図２１の半導体集積回路と同様に、外部電位ＥＸＴ−Ｖ
ＤＤに依存しない基準電位ＶＲＥＦと同じレベルの内部
電位ＩＮＴ−ＶＤＤが内部電位供給ノードＮ２に供給さ
れる。
図２１の半導体集積回路と同様に、外部電位ＥＸＴ−Ｖ
ＤＤに依存しない基準電位ＶＲＥＦと同じレベルの内部
電位ＩＮＴ−ＶＤＤが内部電位供給ノードＮ２に供給さ
れる。
【００２７】次に、図２２に示される半導体集積回路に
おけるＮＭＯＳトランジスタ７２をバイポーラトランジ
スタに置換えた例について説明する。図２３は、第５の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２３において、図
２２と共通する部分には同一の参照符号を付し、その説
明を適宜省略する。
おけるＮＭＯＳトランジスタ７２をバイポーラトランジ
スタに置換えた例について説明する。図２３は、第５の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２３において、図
２２と共通する部分には同一の参照符号を付し、その説
明を適宜省略する。
【００２８】図２３の半導体集積回路が図２２のものと
異なるのは、図２２のＮＭＯＳトランジスタ７２の代わ
りに、バイポーラトランジスタ７３が設けられているこ
とである。トランジスタ７３は、コレクタ電極が外部電
位供給ノードＮ１に接続され、エミッタ電極が内部電位
供給ノードＮ２と接続される。さらに、トランジスタ７
３は、ゲート電極が演算増幅回路３の出力端子Ｏと接続
される。
異なるのは、図２２のＮＭＯＳトランジスタ７２の代わ
りに、バイポーラトランジスタ７３が設けられているこ
とである。トランジスタ７３は、コレクタ電極が外部電
位供給ノードＮ１に接続され、エミッタ電極が内部電位
供給ノードＮ２と接続される。さらに、トランジスタ７
３は、ゲート電極が演算増幅回路３の出力端子Ｏと接続
される。
【００２９】この図２３の半導体集積回路においても、
内部電位ＩＮＴ−ＶＤＤを基準電位ＶＲＥＦに一致させ
る帰還回路が構成される。このため、この半導体集積回
路においても、外部電位ＥＸＴ−ＶＤＤに依存しない基
準電位ＶＲＥＦと同じレベルの内部電位ＩＮＴ−ＶＤＤ
が内部電位供給ノードＮ２に供給される。したがって、
内部電位ＩＮＴ−ＶＤＤが、外部電位ＥＸＴ−ＶＤＤに
依存しない。
内部電位ＩＮＴ−ＶＤＤを基準電位ＶＲＥＦに一致させ
る帰還回路が構成される。このため、この半導体集積回
路においても、外部電位ＥＸＴ−ＶＤＤに依存しない基
準電位ＶＲＥＦと同じレベルの内部電位ＩＮＴ−ＶＤＤ
が内部電位供給ノードＮ２に供給される。したがって、
内部電位ＩＮＴ−ＶＤＤが、外部電位ＥＸＴ−ＶＤＤに
依存しない。
【００３０】次に、図２１〜図２３のそれぞれに示され
る、内部電位ＩＮＴ−ＶＤＤを基準電位ＶＲＥＦに一致
させる帰還回路にレベルシフタを付加した構成の半導体
集積回路について説明する。
る、内部電位ＩＮＴ−ＶＤＤを基準電位ＶＲＥＦに一致
させる帰還回路にレベルシフタを付加した構成の半導体
集積回路について説明する。
【００３１】まず、図２１の半導体集積回路にレベルシ
フタを付加した例について説明する。図２４は、第６の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２４において図２
１と共通する部分には同一の参照符号を付し適宜その説
明を省略する。
フタを付加した例について説明する。図２４は、第６の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２４において図２
１と共通する部分には同一の参照符号を付し適宜その説
明を省略する。
【００３２】図２４の半導体集積回路が図２１のものと
異なるのは、内部電位供給ノードＮ２と、演算増幅回路
３の非反転入力端子Ｉ１との間にレベルシフタ４０が接
続されたことである。このレベルシフタ４０は、内部電
位供給ノードＮ２における内部電位ＩＮＴ−ＶＤＤを所
定レベル低くシフトする。そのシフトされた電位である
帰還電位ＶＦは、演算増幅回路３の非反転入力端子Ｉ１
に供給される。
異なるのは、内部電位供給ノードＮ２と、演算増幅回路
３の非反転入力端子Ｉ１との間にレベルシフタ４０が接
続されたことである。このレベルシフタ４０は、内部電
位供給ノードＮ２における内部電位ＩＮＴ−ＶＤＤを所
定レベル低くシフトする。そのシフトされた電位である
帰還電位ＶＦは、演算増幅回路３の非反転入力端子Ｉ１
に供給される。
【００３３】このように、この半導体集積回路では、レ
ベルシフタ４０を含み、内部電位ＩＮＴ−ＶＤＤを基準
電位ＶＲＥＦよりも所定レベル高いレベルに一致させる
帰還回路が構成される。
ベルシフタ４０を含み、内部電位ＩＮＴ−ＶＤＤを基準
電位ＶＲＥＦよりも所定レベル高いレベルに一致させる
帰還回路が構成される。
【００３４】動作において、演算増幅回路３は、基準電
位ＶＲＥＦおよび帰還電位ＶＦの電位差を増幅する。こ
れにより、外部電位ＥＸＴ−ＶＤＤに依存しない基準電
位ＶＲＥＦよりも所定レベル高いレベルの内部電位ＩＮ
Ｔ−ＶＤＤが内部電位供給ノードＮ２に供給される。し
たがって、外部電位ＥＸＴ−ＶＤＤに依存せず、かつ、
基準電位ＶＲＥＦよりも高い内部電位ＩＮＴ−ＶＤＤが
得られる。
位ＶＲＥＦおよび帰還電位ＶＦの電位差を増幅する。こ
れにより、外部電位ＥＸＴ−ＶＤＤに依存しない基準電
位ＶＲＥＦよりも所定レベル高いレベルの内部電位ＩＮ
Ｔ−ＶＤＤが内部電位供給ノードＮ２に供給される。し
たがって、外部電位ＥＸＴ−ＶＤＤに依存せず、かつ、
基準電位ＶＲＥＦよりも高い内部電位ＩＮＴ−ＶＤＤが
得られる。
【００３５】次に、図２２の半導体集積回路にレベルシ
フタを付加した例について説明する。図２５は、第７の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２５において図２
２のものと共通する部分には同一の参照符号を付しその
説明を適宜省略する。
フタを付加した例について説明する。図２５は、第７の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２５において図２
２のものと共通する部分には同一の参照符号を付しその
説明を適宜省略する。
【００３６】図２５の半導体集積回路が図２２のものと
異なるのは、レベルシフタ４０が付加されたことであ
る。このレベルシフタ４０は、内部電位供給ノードＮ２
と、演算増幅回路３の反転入力端子Ｉ２との間に接続さ
れる。レベルシフタ４０は、内部電位供給ノードＮ２に
おける内部電位ＩＮＴ−ＶＤＤを所定レベル低くシフト
する。そのシフトされた電位である帰還電位ＶＦは、演
算増幅回路３の反転入力端子Ｉ２に供給される。
異なるのは、レベルシフタ４０が付加されたことであ
る。このレベルシフタ４０は、内部電位供給ノードＮ２
と、演算増幅回路３の反転入力端子Ｉ２との間に接続さ
れる。レベルシフタ４０は、内部電位供給ノードＮ２に
おける内部電位ＩＮＴ−ＶＤＤを所定レベル低くシフト
する。そのシフトされた電位である帰還電位ＶＦは、演
算増幅回路３の反転入力端子Ｉ２に供給される。
【００３７】このように、この半導体集積回路では、レ
ベルシフタ４０を含み、内部電位ＩＮＴ−ＶＤＤを基準
電位ＶＲＥＦよりも所定レベル高いレベルに一致させる
帰還回路が構成される。
ベルシフタ４０を含み、内部電位ＩＮＴ−ＶＤＤを基準
電位ＶＲＥＦよりも所定レベル高いレベルに一致させる
帰還回路が構成される。
【００３８】動作において、演算増幅回路３は、基準電
位ＶＲＥＦおよび帰還電位ＶＦの電位差を増幅する。こ
れにより、外部電位ＥＸＴ−ＶＤＤに依存しない基準電
位ＶＲＥＦよりも所定レベル高いレベルの内部電位ＩＮ
Ｔ−ＶＤＤが内部電位供給ノードＮ２に供給される。し
たがって、外部電位ＥＸＴ−ＶＤＤに依存せず、かつ、
基準電位ＶＲＥＦよりも高いレベルの内部電位ＩＮＴ−
ＶＤＤが得られる。
位ＶＲＥＦおよび帰還電位ＶＦの電位差を増幅する。こ
れにより、外部電位ＥＸＴ−ＶＤＤに依存しない基準電
位ＶＲＥＦよりも所定レベル高いレベルの内部電位ＩＮ
Ｔ−ＶＤＤが内部電位供給ノードＮ２に供給される。し
たがって、外部電位ＥＸＴ−ＶＤＤに依存せず、かつ、
基準電位ＶＲＥＦよりも高いレベルの内部電位ＩＮＴ−
ＶＤＤが得られる。
【００３９】次に、図２３の半導体集積回路にレベルシ
フタを付加した例について説明する。図２６は、第８の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２６において図２
３と共通する部分には同一の参照符号を付し、その説明
を適宜省略する。
フタを付加した例について説明する。図２６は、第８の
例のＤＣ−ＤＣコンバータを有する従来の半導体集積回
路の構成を示す回路図である。この図２６において図２
３と共通する部分には同一の参照符号を付し、その説明
を適宜省略する。
【００４０】図２６の半導体集積回路が図２３のものと
異なるのは、レベルシフタ４０００が付加されているこ
とである。このレベルシフタ４０００は、内部電位供給
ノードＮ２と、演算増幅回路３の反転入力端子Ｉ２との
間に接続される。レベルシフタ４０００は、内部電位供
給ノードＮ２の内部電位ＩＮＴ−ＶＤＤを所定レベル低
くシフトする。そのシフトされた電位である帰還電位Ｖ
Ｆは、演算増幅回路３の反転入力端子Ｉ２に供給され
る。
異なるのは、レベルシフタ４０００が付加されているこ
とである。このレベルシフタ４０００は、内部電位供給
ノードＮ２と、演算増幅回路３の反転入力端子Ｉ２との
間に接続される。レベルシフタ４０００は、内部電位供
給ノードＮ２の内部電位ＩＮＴ−ＶＤＤを所定レベル低
くシフトする。そのシフトされた電位である帰還電位Ｖ
Ｆは、演算増幅回路３の反転入力端子Ｉ２に供給され
る。
【００４１】このように、この図２６の半導体集積回路
では、レベルシフタ４０００を含み、内部電位ＩＮＴ−
ＶＤＤを基準電位ＶＲＥＦよりも所定レベル高いレベル
に一致させる帰還回路が構成される。
では、レベルシフタ４０００を含み、内部電位ＩＮＴ−
ＶＤＤを基準電位ＶＲＥＦよりも所定レベル高いレベル
に一致させる帰還回路が構成される。
【００４２】動作において、演算増幅回路３は、基準電
位ＶＲＥＦおよび帰還電位ＶＦを差動増幅する。これに
より、外部電位ＥＸＴ−ＶＤＤに依存しない基準電位Ｖ
ＲＥＦよりも所定レベル高いレベルの内部電位ＩＮＴ−
ＶＤＤが内部電位供給ノードＮ２に供給される。したが
って、外部電位ＥＸＴ−ＶＤＤに依存せず、かつ、基準
電位ＶＲＥＦよりも高いレベルの内部電位ＩＮＴ−ＶＤ
Ｄが得られる。
位ＶＲＥＦおよび帰還電位ＶＦを差動増幅する。これに
より、外部電位ＥＸＴ−ＶＤＤに依存しない基準電位Ｖ
ＲＥＦよりも所定レベル高いレベルの内部電位ＩＮＴ−
ＶＤＤが内部電位供給ノードＮ２に供給される。したが
って、外部電位ＥＸＴ−ＶＤＤに依存せず、かつ、基準
電位ＶＲＥＦよりも高いレベルの内部電位ＩＮＴ−ＶＤ
Ｄが得られる。
【００４３】このように、内部電位供給ノードＮ２に内
部電位ＩＮＴ−ＶＤＤを供給する素子としてバイポーラ
トランジスタを用いた図２６の半導体集積回路は、ＭＯ
Ｓトランジスタを用いた図２４および図２５のものより
も、内部電位供給ノードＮ２の出力インピーダンスが低
い。したがって、図２６の半導体集積回路は、図２４お
よび図２５に示されるものに対して、出力インピーダン
スが低いという点で優れている。
部電位ＩＮＴ−ＶＤＤを供給する素子としてバイポーラ
トランジスタを用いた図２６の半導体集積回路は、ＭＯ
Ｓトランジスタを用いた図２４および図２５のものより
も、内部電位供給ノードＮ２の出力インピーダンスが低
い。したがって、図２６の半導体集積回路は、図２４お
よび図２５に示されるものに対して、出力インピーダン
スが低いという点で優れている。
【００４４】次に、図２４および図２５の半導体集積回
路で用いられるレベルシフタ４０と、図２６の半導体集
積回路で用いられるレベルシフタ４０００とについてそ
れぞれ詳細に説明する。
路で用いられるレベルシフタ４０と、図２６の半導体集
積回路で用いられるレベルシフタ４０００とについてそ
れぞれ詳細に説明する。
【００４５】まず、レベルシフタ４０について詳細に説
明する。図２７は、図２４および図２６のそれぞれの半
導体集積回路に用いられるレベルシフタ４０の構成を示
す回路図である。図２７を参照して、レベルシフタ４０
は、ＰＭＯＳトランジスタ４０ａおよび４０ｂを含む。
明する。図２７は、図２４および図２６のそれぞれの半
導体集積回路に用いられるレベルシフタ４０の構成を示
す回路図である。図２７を参照して、レベルシフタ４０
は、ＰＭＯＳトランジスタ４０ａおよび４０ｂを含む。
【００４６】出力ノードＮ４１は、帰還電位ＶＦが出力
されるノードである。内部電位供給ノードＮ２と、出力
ノードＮ４１との間にトランジスタ４０ａが接続され
る。出力ノードＮ４１と、接地ノードＮｇとの間にトラ
ンジスタ４０ｂが接続される。トランジスタ４０ａおよ
び４０ｂの各々は、ゲート電極とドレイン電極とが共通
接続される。
されるノードである。内部電位供給ノードＮ２と、出力
ノードＮ４１との間にトランジスタ４０ａが接続され
る。出力ノードＮ４１と、接地ノードＮｇとの間にトラ
ンジスタ４０ｂが接続される。トランジスタ４０ａおよ
び４０ｂの各々は、ゲート電極とドレイン電極とが共通
接続される。
【００４７】トランジスタ４０ａは、ソース電極が内部
電位供給ノードＮ２に接続され、ゲート電極およびドレ
イン電極の共通接続ノードが出力ノードＮ４１と接続さ
れる。トランジスタ４０ｂは、ソース電極が出力ノード
Ｎ４１と接続され、ゲート電極およびドレイン電極の共
通接続ノードが接地ノードＮｇと接続される。このよう
に構成されたレベルシフタ４０では、内部電位供給ノー
ドＮ２の内部電位ＩＮＴ−ＶＤＤをレベルシフトし、そ
のレベルシフトされた電位である帰還電位ＶＦを出力す
る。
電位供給ノードＮ２に接続され、ゲート電極およびドレ
イン電極の共通接続ノードが出力ノードＮ４１と接続さ
れる。トランジスタ４０ｂは、ソース電極が出力ノード
Ｎ４１と接続され、ゲート電極およびドレイン電極の共
通接続ノードが接地ノードＮｇと接続される。このよう
に構成されたレベルシフタ４０では、内部電位供給ノー
ドＮ２の内部電位ＩＮＴ−ＶＤＤをレベルシフトし、そ
のレベルシフトされた電位である帰還電位ＶＦを出力す
る。
【００４８】次に、レベルシフタ４０００について詳細
に説明する。図２８は、図２７の半導体集積回路に用い
られるレベルシフタ４０００の構成を示す回路図であ
る。図２８を参照して、レベルシフタ４００は、バイポ
ーラトランジスタ４０１および４０２と、ＮＭＯＳトラ
ンジスタ４０３とを含む。
に説明する。図２８は、図２７の半導体集積回路に用い
られるレベルシフタ４０００の構成を示す回路図であ
る。図２８を参照して、レベルシフタ４００は、バイポ
ーラトランジスタ４０１および４０２と、ＮＭＯＳトラ
ンジスタ４０３とを含む。
【００４９】出力ノードＮ４２は、帰還電位ＶＦが出力
されるノードである。内部電位供給ノードＮ２と、出力
ノードＮ４２との間にトランジスタ４０１および４０２
が直列に接続される。トランジスタ４０１および４０２
の各々は、ベース電極およびコレクタ電極が共通接続さ
れている。これらのトランジスタ４０１および４０２
は、ベース電極およびコレクタ電極がエミッタ電極より
も高い電位を受ける接続態様で直列に接続される。
されるノードである。内部電位供給ノードＮ２と、出力
ノードＮ４２との間にトランジスタ４０１および４０２
が直列に接続される。トランジスタ４０１および４０２
の各々は、ベース電極およびコレクタ電極が共通接続さ
れている。これらのトランジスタ４０１および４０２
は、ベース電極およびコレクタ電極がエミッタ電極より
も高い電位を受ける接続態様で直列に接続される。
【００５０】出力ノードＮ４２と、接地ノードＮｇとの
間にトランジスタ４０３が接続される。トランジスタ４
０３は、ゲート電極に所定のバイアス電位ＶＢＩを受け
る。これにより、トランジスタ４０３は、電流源として
動作される。
間にトランジスタ４０３が接続される。トランジスタ４
０３は、ゲート電極に所定のバイアス電位ＶＢＩを受け
る。これにより、トランジスタ４０３は、電流源として
動作される。
【００５１】このように構成されたレベルシフタ４００
では、内部電位供給ノードＮ２の電位をレベルシフト
し、そのレベルシフトされた電位である帰還電位ＶＦを
出力する。
では、内部電位供給ノードＮ２の電位をレベルシフト
し、そのレベルシフトされた電位である帰還電位ＶＦを
出力する。
【００５２】図２７に示されるレベルシフタを図２４の
半導体集積回路に適用した場合、その回路の具体的な構
成は、図２９に示されるような構成になる。
半導体集積回路に適用した場合、その回路の具体的な構
成は、図２９に示されるような構成になる。
【００５３】図２８に示されたようなバイポーラトラン
ジスタを用いたレベルシフタ４０００は、図２７に示さ
れたようなＭＯＳトランジスタを用いたレベルシフタ４
０よりも優れている。次に、その理由について説明す
る。
ジスタを用いたレベルシフタ４０００は、図２７に示さ
れたようなＭＯＳトランジスタを用いたレベルシフタ４
０よりも優れている。次に、その理由について説明す
る。
【００５４】前述したように、バイポーラトランジスタ
は、コレクタ電流値がベース・エミッタ間電圧に関して
指数的に変化するという性質を有する。このため、バイ
ポーラトランジスタを用いたレベルシフタ４０００は、
半導体集積回路を製造する際に、レベルシフタ中を流れ
る電流の大きさおよびレベルシフタを構成するトランジ
スタのサイズに回路間でばらつきがある場合でも、ＭＯ
Ｓトランジスタを用いたレベルシフタ４０と比べて、帰
還電位ＶＦの変動が小さく抑制される。その結果とし
て、レベルシフタ４０００は、レベルシフタ４０よりも
内部電位ＩＮＴ−ＶＤＤについての回路間のばらつきを
小さく抑制することができる。
は、コレクタ電流値がベース・エミッタ間電圧に関して
指数的に変化するという性質を有する。このため、バイ
ポーラトランジスタを用いたレベルシフタ４０００は、
半導体集積回路を製造する際に、レベルシフタ中を流れ
る電流の大きさおよびレベルシフタを構成するトランジ
スタのサイズに回路間でばらつきがある場合でも、ＭＯ
Ｓトランジスタを用いたレベルシフタ４０と比べて、帰
還電位ＶＦの変動が小さく抑制される。その結果とし
て、レベルシフタ４０００は、レベルシフタ４０よりも
内部電位ＩＮＴ−ＶＤＤについての回路間のばらつきを
小さく抑制することができる。
【００５５】次に、ＰＭＯＳトランジスタおよびバイポ
ーラトランジスタよりなる複合デバイスを用いて内部電
位ＩＮＴ−ＶＤＤを得る例について説明する。図３０
は、第９の例のＤＣ−ＤＣコンバータを有する従来の半
導体集積回路の構成を示す回路図である。
ーラトランジスタよりなる複合デバイスを用いて内部電
位ＩＮＴ−ＶＤＤを得る例について説明する。図３０
は、第９の例のＤＣ−ＤＣコンバータを有する従来の半
導体集積回路の構成を示す回路図である。
【００５６】図３０において図２６と共通する部分には
同一の参照符号を付し、適宜その説明を省略する。図３
０の半導体集積回路が図２６のものと異なるのは、複合
デバイス５００が設けられていることである。さらに、
その複合デバイス５００が設けられたことにより、レベ
ルシフタ４０００および演算増幅回路３の接続態様が異
なる。
同一の参照符号を付し、適宜その説明を省略する。図３
０の半導体集積回路が図２６のものと異なるのは、複合
デバイス５００が設けられていることである。さらに、
その複合デバイス５００が設けられたことにより、レベ
ルシフタ４０００および演算増幅回路３の接続態様が異
なる。
【００５７】図３０を参照して、ノードＮ４３は、トラ
ンジスタ５０２のベース電極に電位を供給するためのノ
ードである。複合デバイス５００は、ＰＭＯＳトランジ
スタ５０１およびバイポーラトランジスタ５０２を含
む。
ンジスタ５０２のベース電極に電位を供給するためのノ
ードである。複合デバイス５００は、ＰＭＯＳトランジ
スタ５０１およびバイポーラトランジスタ５０２を含
む。
【００５８】トランジスタ５０１は、外部電位供給ノー
ドＮ１と、ノードＮ４３との間に接続される。このトラ
ンジスタ５０１は、演算増幅回路３の出力端子Ｏと接続
されたゲート電極を有し、ソース電極が外部電位供給ノ
ードＮ１に接続され、ドレイン電極がノードＮ４３に接
続される。
ドＮ１と、ノードＮ４３との間に接続される。このトラ
ンジスタ５０１は、演算増幅回路３の出力端子Ｏと接続
されたゲート電極を有し、ソース電極が外部電位供給ノ
ードＮ１に接続され、ドレイン電極がノードＮ４３に接
続される。
【００５９】外部電位供給ノードＮ１と、内部電位供給
ノードＮ２との間にトランジスタ５０２が接続される。
トランジスタ５０２は、ノードＮ４３と接続されたベー
ス電極を有し、コレクタ電極が外部電位供給ノードＮ１
に接続され、エミッタ電極が内部電位供給ノードＮ２に
接続される。
ノードＮ２との間にトランジスタ５０２が接続される。
トランジスタ５０２は、ノードＮ４３と接続されたベー
ス電極を有し、コレクタ電極が外部電位供給ノードＮ１
に接続され、エミッタ電極が内部電位供給ノードＮ２に
接続される。
【００６０】レベルシフタ４０００は、図２８に示され
たものと同じ構成であり、ノードＮ４３と、接地ノード
Ｎｇとの間に接続される。演算増幅回路３は、非反転入
力端子Ｉ１に帰還電位ＶＦを受け、反転入力端子Ｉ２に
基準電位ＶＲＥＦを受ける。
たものと同じ構成であり、ノードＮ４３と、接地ノード
Ｎｇとの間に接続される。演算増幅回路３は、非反転入
力端子Ｉ１に帰還電位ＶＦを受け、反転入力端子Ｉ２に
基準電位ＶＲＥＦを受ける。
【００６１】動作において、演算増幅回路３は、入力さ
れる基準電位ＶＲＥＦと、帰還電位ＶＦとの電位差を増
幅し、その差動増幅結果としての出力電位をトランジス
タ５０１のゲート電極に供給する。トランジスタ５０１
は、演算増幅回路３の出力電位に応答して動作し、ノー
ドＮ４３を介してトランジスタ５０２のベース電極およ
びレベルシフタ４００に電位を供給する。
れる基準電位ＶＲＥＦと、帰還電位ＶＦとの電位差を増
幅し、その差動増幅結果としての出力電位をトランジス
タ５０１のゲート電極に供給する。トランジスタ５０１
は、演算増幅回路３の出力電位に応答して動作し、ノー
ドＮ４３を介してトランジスタ５０２のベース電極およ
びレベルシフタ４００に電位を供給する。
【００６２】トランジスタ５０２は、ノードＮ４３を介
して供給される電位に応答して動作し、外部電位ＥＸＴ
−ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換する。その内
部電位ＩＮＴ−ＶＤＤは、内部電位供給ノードＮ２に供
給される。
して供給される電位に応答して動作し、外部電位ＥＸＴ
−ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換する。その内
部電位ＩＮＴ−ＶＤＤは、内部電位供給ノードＮ２に供
給される。
【００６３】このような構成の半導体集積回路では、ト
ランジスタ５０１の高インピーダンスのドレイン電極
と、内部電位供給ノードＮ２との間にトランジスタ５０
２がエミッタフォロワ形式で接続されている。このた
め、内部電位供給ノードＮ２は、低インピーダンスにな
る。
ランジスタ５０１の高インピーダンスのドレイン電極
と、内部電位供給ノードＮ２との間にトランジスタ５０
２がエミッタフォロワ形式で接続されている。このた
め、内部電位供給ノードＮ２は、低インピーダンスにな
る。
【００６４】次に、複合デバイスを用いて外部電位ＥＸ
Ｔ−ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換するその他
の例について説明する。図３１は、第１０の例のＤＣ−
ＤＣコンバータを有する従来の半導体集積回路の構成を
示す回路図である。図３１において図３０と共通する部
分には同一の参照符号を付し、適宜その説明を省略す
る。
Ｔ−ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換するその他
の例について説明する。図３１は、第１０の例のＤＣ−
ＤＣコンバータを有する従来の半導体集積回路の構成を
示す回路図である。図３１において図３０と共通する部
分には同一の参照符号を付し、適宜その説明を省略す
る。
【００６５】図３１の半導体集積回路が図３０のものと
異なるのは、レベルシフタ４００１の構成およびそのレ
ベルシフタ４００１の接続態様である。レベルシフタ４
００１は、バイポーラトランジスタ４０４およびＮＭＯ
Ｓトランジスタ４０５を含む。出力ノードＮ４４は、帰
還電位ＶＦを出力するためのノードである。
異なるのは、レベルシフタ４００１の構成およびそのレ
ベルシフタ４００１の接続態様である。レベルシフタ４
００１は、バイポーラトランジスタ４０４およびＮＭＯ
Ｓトランジスタ４０５を含む。出力ノードＮ４４は、帰
還電位ＶＦを出力するためのノードである。
【００６６】トランジスタ４０４は、内部電位供給ノー
ドＮ２と、出力ノードＮ４４との間に接続される。この
トランジスタ４０４は、共通接続されたベース電極およ
びコレクタ電極が内部電位供給ノードＮ２に接続され、
エミッタ電極が出力ノードＮ４４に接続される。トラン
ジスタ４０５は、バイアス電位ＶＢＩを受けるゲート電
極を有し、出力ノードＮ４４と、接地ノードＮｇとの間
に接続される。このトランジスタ４０５は、電流源とし
て動作される。
ドＮ２と、出力ノードＮ４４との間に接続される。この
トランジスタ４０４は、共通接続されたベース電極およ
びコレクタ電極が内部電位供給ノードＮ２に接続され、
エミッタ電極が出力ノードＮ４４に接続される。トラン
ジスタ４０５は、バイアス電位ＶＢＩを受けるゲート電
極を有し、出力ノードＮ４４と、接地ノードＮｇとの間
に接続される。このトランジスタ４０５は、電流源とし
て動作される。
【００６７】このように構成されたレベルシフタ４００
１は、内部電位ＩＮＴ−ＶＤＤをレベルシフトし、その
レベルシフトされた電位である帰還電位ＶＦを出力す
る。さらに、この場合、トランジスタ５０２は、外部電
位ＥＸＴ−ＶＤＤから帰還電位ＶＦを得るためのレベル
シフト用に兼用される。
１は、内部電位ＩＮＴ−ＶＤＤをレベルシフトし、その
レベルシフトされた電位である帰還電位ＶＦを出力す
る。さらに、この場合、トランジスタ５０２は、外部電
位ＥＸＴ−ＶＤＤから帰還電位ＶＦを得るためのレベル
シフト用に兼用される。
【００６８】このような構成の図３１の半導体集積回路
では、図３０のものと同様に、トランジスタ５０１にお
ける高インピーダンスのドレイン電極と、内部電位供給
ノードＮ２との間にトランジスタ５０２がエミッタフォ
ロワ形式で接続されている。このため、内部電位供給ノ
ードＮ２は、低インピーダンスになる。
では、図３０のものと同様に、トランジスタ５０１にお
ける高インピーダンスのドレイン電極と、内部電位供給
ノードＮ２との間にトランジスタ５０２がエミッタフォ
ロワ形式で接続されている。このため、内部電位供給ノ
ードＮ２は、低インピーダンスになる。
【００６９】図３０および図３１のそれぞれに示された
半導体集積回路においては、次の図３２に示されるよう
に、複合デバイス５００のＰＭＯＳトランジスタ５０１
と、バイポーラトランジスタ５０２とを同一の拡散層に
形成することが可能である。
半導体集積回路においては、次の図３２に示されるよう
に、複合デバイス５００のＰＭＯＳトランジスタ５０１
と、バイポーラトランジスタ５０２とを同一の拡散層に
形成することが可能である。
【００７０】図３２は、図３０および図３１のそれぞれ
における複合デバイス５００の断面図である。図３２を
参照して、ｐ型の半導体基板６１の内部に高濃度のｎ型
の埋込層６２が形成されている。半導体基板６１の主表
面には、高濃度の埋込層６２が存在する深さまで達する
低濃度のｎ型のエピタキシャル層（真性コレクタ領域）
６３１が形成されている。
における複合デバイス５００の断面図である。図３２を
参照して、ｐ型の半導体基板６１の内部に高濃度のｎ型
の埋込層６２が形成されている。半導体基板６１の主表
面には、高濃度の埋込層６２が存在する深さまで達する
低濃度のｎ型のエピタキシャル層（真性コレクタ領域）
６３１が形成されている。
【００７１】そのエピタキシャル層６３１内の基板主表
面には、それぞれが高濃度のｐ型領域であるベース・ド
レイン兼用領域６４２と、トランジスタ５０１のソース
領域６６とが所定距離を隔てて形成されている。さら
に、エピタキシャル層６３１内の基板主表面には、ベー
ス・ドレイン兼用領域６４２と一体に構成された低濃度
のｐ型領域であるトランジスタ５０２の真性ベース領域
６４１が形成されている。
面には、それぞれが高濃度のｐ型領域であるベース・ド
レイン兼用領域６４２と、トランジスタ５０１のソース
領域６６とが所定距離を隔てて形成されている。さら
に、エピタキシャル層６３１内の基板主表面には、ベー
ス・ドレイン兼用領域６４２と一体に構成された低濃度
のｐ型領域であるトランジスタ５０２の真性ベース領域
６４１が形成されている。
【００７２】さらに、エピタキシャル層６３１内の基板
主表面に高濃度のｎ型領域であるトランジスタ５０２の
コレクタ拡散層６３２が形成されている。真性ベース領
域６４１内の基板表面に高濃度のｎ型領域であるトラン
ジスタ５０２のエミッタ拡散層６５が形成されている。
主表面に高濃度のｎ型領域であるトランジスタ５０２の
コレクタ拡散層６３２が形成されている。真性ベース領
域６４１内の基板表面に高濃度のｎ型領域であるトラン
ジスタ５０２のエミッタ拡散層６５が形成されている。
【００７３】ベース・ドレイン兼用領域６４２と、ソー
ス領域６６との間に挟まれたエピタキシャル層６３１の
表面上には、ゲート酸化膜を介してトランジスタ５０１
のゲート電極Ｇが形成されている。コレクタ拡散層６３
２にコレクタ電極Ｃが接続されている。エミッタ拡散層
６５にエミッタ電極Ｅが接続されている。ベース・ドレ
イン兼用領域６４２にベース・ドレイン電極Ｂ・Ｄが接
続されている。ソース領域６６にソース電極Ｓが接続さ
れている。
ス領域６６との間に挟まれたエピタキシャル層６３１の
表面上には、ゲート酸化膜を介してトランジスタ５０１
のゲート電極Ｇが形成されている。コレクタ拡散層６３
２にコレクタ電極Ｃが接続されている。エミッタ拡散層
６５にエミッタ電極Ｅが接続されている。ベース・ドレ
イン兼用領域６４２にベース・ドレイン電極Ｂ・Ｄが接
続されている。ソース領域６６にソース電極Ｓが接続さ
れている。
【００７４】このように、複合デバイス５００において
は、ＰＭＯＳトランジスタ５０１のドレイン領域と、バ
イポーラトランジスタ５０２のベース領域とが同一の拡
散層であるベース・ドレイン兼用領域６４２に形成され
る。このため、この複合デバイス５００は、サイズを小
型化することができる。
は、ＰＭＯＳトランジスタ５０１のドレイン領域と、バ
イポーラトランジスタ５０２のベース領域とが同一の拡
散層であるベース・ドレイン兼用領域６４２に形成され
る。このため、この複合デバイス５００は、サイズを小
型化することができる。
【００７５】また、図３０および図３１に示されたレベ
ルシフタ４０００および４００１は、それぞれバイポー
ラトランジスタによって構成される。このため、前述し
たように、レベルシフタ４００および４０１のそれぞれ
は、半導体集積回路を製造する際に、レベルシフタ中を
流れる電流の大きさおよびトランジスタのサイズについ
て製品間でばらつきが生じた場合でも、帰還電位ＶＦの
変動が小さく抑制される。その結果として、内部電位Ｉ
ＮＴ−ＶＤＤのばらつきを小さく抑制することができ
る。
ルシフタ４０００および４００１は、それぞれバイポー
ラトランジスタによって構成される。このため、前述し
たように、レベルシフタ４００および４０１のそれぞれ
は、半導体集積回路を製造する際に、レベルシフタ中を
流れる電流の大きさおよびトランジスタのサイズについ
て製品間でばらつきが生じた場合でも、帰還電位ＶＦの
変動が小さく抑制される。その結果として、内部電位Ｉ
ＮＴ−ＶＤＤのばらつきを小さく抑制することができ
る。
【００７６】以上に説明したように、バイポーラトラン
ジスタを用いたＤＣ−ＤＣコンバータは、ＭＯＳトラン
ジスタを用いた場合よりも内部電位供給ノードの出力イ
ンピーダンスを小さくすることができる。さらに、レベ
ルシフタを設けたＤＣ−ＤＣコンバータにおいては、そ
のレベルシフタをバイポーラトランジスタで構成するこ
とにより、回路の動作のばらつきを抑制することができ
る。
ジスタを用いたＤＣ−ＤＣコンバータは、ＭＯＳトラン
ジスタを用いた場合よりも内部電位供給ノードの出力イ
ンピーダンスを小さくすることができる。さらに、レベ
ルシフタを設けたＤＣ−ＤＣコンバータにおいては、そ
のレベルシフタをバイポーラトランジスタで構成するこ
とにより、回路の動作のばらつきを抑制することができ
る。
【００７７】したがって、バイポーラトランジスタは、
ＤＣ−ＤＣコンバータを構成する素子として有効な素子
である。
ＤＣ−ＤＣコンバータを構成する素子として有効な素子
である。
【００７８】次に、図１９，２３，２６，２８，３０お
よび３１に示された従来のバイポーラトランジスタの具
体的な構造について説明する。それらのバイポーラトラ
ンジスタは、ｐ型の半導体基板上に形成されるＮＰＮ型
のバイポーラトランジスタである。
よび３１に示された従来のバイポーラトランジスタの具
体的な構造について説明する。それらのバイポーラトラ
ンジスタは、ｐ型の半導体基板上に形成されるＮＰＮ型
のバイポーラトランジスタである。
【００７９】このようなバイポーラトランジスタの構造
は一般的に知られている。そして、そのバイポーラトラ
ンジスタの構造および製造方法は、たとえば、Ｐａｕｌ
Ｒ．ＧｒａｙおよびＲｏｂｅｒｔ Ｇ．Ｍｅｙｅｒら
の共著である、Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇ
ｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔｓ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎの２．３
〜２．４章に詳しく説明されている。
は一般的に知られている。そして、そのバイポーラトラ
ンジスタの構造および製造方法は、たとえば、Ｐａｕｌ
Ｒ．ＧｒａｙおよびＲｏｂｅｒｔ Ｇ．Ｍｅｙｅｒら
の共著である、Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇ
ｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔｓ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎの２．３
〜２．４章に詳しく説明されている。
【００８０】その文献を利用して従来のバイポーラトラ
ンジスタの構造および製造方法について説明する。図３
３は、従来のバイポーラトランジスタの構造を示す断面
図である。
ンジスタの構造および製造方法について説明する。図３
３は、従来のバイポーラトランジスタの構造を示す断面
図である。
【００８１】図３３を参照して、ｐ型の半導体基板６１
の表面に高濃度のｎ型領域である埋込層６２が形成され
る。次に、低濃度のｎ型領域であるエピタキシャル層６
３１をエピタキシャル成長により形成する。次に、ｐ型
のベース拡散層６４と、高濃度のｎ型のエミッタ拡散層
６５およびコレクタ拡散層６３２とがそれぞれ形成され
る。
の表面に高濃度のｎ型領域である埋込層６２が形成され
る。次に、低濃度のｎ型領域であるエピタキシャル層６
３１をエピタキシャル成長により形成する。次に、ｐ型
のベース拡散層６４と、高濃度のｎ型のエミッタ拡散層
６５およびコレクタ拡散層６３２とがそれぞれ形成され
る。
【００８２】さらに、コレクタ拡散層６３２、ベース拡
散層６４およびエミッタ拡散層６５に、金属電極である
コレクタ電極Ｃ、ベース電極Ｂおよびエミッタ電極Ｅが
それぞれ接続される。これにより、バイポーラトランジ
スタが完成する。
散層６４およびエミッタ拡散層６５に、金属電極である
コレクタ電極Ｃ、ベース電極Ｂおよびエミッタ電極Ｅが
それぞれ接続される。これにより、バイポーラトランジ
スタが完成する。
【００８３】次に、図３３のバイポーラトランジスタの
不純物分布について説明する。図３４は、図３３のバイ
ポーラトランジスタの不純物分布図である。この図３４
においては、図３３のＡ−Ａ断面における基板主表面か
らの深さと、不純物濃度との関係が示される。
不純物分布について説明する。図３４は、図３３のバイ
ポーラトランジスタの不純物分布図である。この図３４
においては、図３３のＡ−Ａ断面における基板主表面か
らの深さと、不純物濃度との関係が示される。
【００８４】図３４を参照して、この図から明らかなよ
うに、エピタキシャル成長により形成された図３３のｎ
型領域６３１は、１×１０15ｃｍ-3の不純物濃度を有
し、図３３のｎ型領域６２は、およそ１×１０20ｃｍ-3
の不純物濃度を有している。
うに、エピタキシャル成長により形成された図３３のｎ
型領域６３１は、１×１０15ｃｍ-3の不純物濃度を有
し、図３３のｎ型領域６２は、およそ１×１０20ｃｍ-3
の不純物濃度を有している。
【００８５】このように、従来のバイポーラトランジス
タにおいては、トランジスタの性能を決定するコレクタ
の部分には、エミッタ拡散層６５よりも低濃度のエピタ
キシャル層６３１が形成されるとともに、コレクタの寄
生抵抗を低減するために高濃度の埋込層６２が形成され
ている。
タにおいては、トランジスタの性能を決定するコレクタ
の部分には、エミッタ拡散層６５よりも低濃度のエピタ
キシャル層６３１が形成されるとともに、コレクタの寄
生抵抗を低減するために高濃度の埋込層６２が形成され
ている。
【００８６】このような従来のバイポーラトランジスタ
を、ＤＣ−ＤＣコンバータを有する半導体集積回路に用
いる場合は、そのバイポーラトランジスタと、その集積
回路に含まれるＭＯＳトランジスタとを同時に形成する
際に、そのＭＯＳトランジスタの形成に必要とされない
エピタキシャル成長工程が必要となる。このため、この
ような従来のバイポーラトランジスタをＤＣ−ＤＣコン
バータに用いる場合には、製造コストの面での不利益が
生じる。
を、ＤＣ−ＤＣコンバータを有する半導体集積回路に用
いる場合は、そのバイポーラトランジスタと、その集積
回路に含まれるＭＯＳトランジスタとを同時に形成する
際に、そのＭＯＳトランジスタの形成に必要とされない
エピタキシャル成長工程が必要となる。このため、この
ような従来のバイポーラトランジスタをＤＣ−ＤＣコン
バータに用いる場合には、製造コストの面での不利益が
生じる。
【００８７】次に、その他の製造方法によって形成され
る従来のバイポーラトランジスタについて説明する。図
３５は、従来のその他のバイポーラトランジスタの構造
を示す断面図である。
る従来のバイポーラトランジスタについて説明する。図
３５は、従来のその他のバイポーラトランジスタの構造
を示す断面図である。
【００８８】図３５を参照して、このバイポーラトラン
ジスタにおいては、製造時においてエピタキシャル成長
工程が用いられない。このバイポーラトランジスタは、
ｐ型の半導体基板の表面からの不純物拡散によって、ｎ
型のコレクタ拡散層７２、ｐ型のベース拡散層７３およ
びｎ型のエミッタ拡散層７４がそれぞれ形成される。
ジスタにおいては、製造時においてエピタキシャル成長
工程が用いられない。このバイポーラトランジスタは、
ｐ型の半導体基板の表面からの不純物拡散によって、ｎ
型のコレクタ拡散層７２、ｐ型のベース拡散層７３およ
びｎ型のエミッタ拡散層７４がそれぞれ形成される。
【００８９】次に、図３５に示されたバイポーラトラン
ジスタの不純物分布について説明する。図３６は、図３
５のバイポーラトランジスタの不純物分布図である。こ
の図３６においては、図３５のＦ−Ｆ断面における半導
体基板７１の主表面からの深さと、不純物濃度との関係
が示される。
ジスタの不純物分布について説明する。図３６は、図３
５のバイポーラトランジスタの不純物分布図である。こ
の図３６においては、図３５のＦ−Ｆ断面における半導
体基板７１の主表面からの深さと、不純物濃度との関係
が示される。
【００９０】図３６を参照して、この図から明らかなよ
うに、半導体基板７１の深い部分で、コレクタ拡散層７
２の濃度が半導体基板７１の表面の濃度よりも低くなっ
ている。したがって、前述した文献における８６頁の１
〜３行に示されるように、図３５に示されるバイポーラ
トランジスタにおいては、コレクタの寄生抵抗が上昇す
るという問題と、コレクタ・エミッタ間の耐圧が低下す
るという問題とがある。
うに、半導体基板７１の深い部分で、コレクタ拡散層７
２の濃度が半導体基板７１の表面の濃度よりも低くなっ
ている。したがって、前述した文献における８６頁の１
〜３行に示されるように、図３５に示されるバイポーラ
トランジスタにおいては、コレクタの寄生抵抗が上昇す
るという問題と、コレクタ・エミッタ間の耐圧が低下す
るという問題とがある。
【００９１】
【発明が解決しようとする課題】以上に説明したよう
に、バイポーラトランジスタは、半導体集積回路に設け
られるＤＣ−ＤＣコンバータを構成する素子として、Ｍ
ＯＳトランジスタよりも優れている。
に、バイポーラトランジスタは、半導体集積回路に設け
られるＤＣ−ＤＣコンバータを構成する素子として、Ｍ
ＯＳトランジスタよりも優れている。
【００９２】しかし、従来のバイポーラトランジスタで
構成されたＤＣ−ＤＣコンバータを有する半導体集積回
路には、次のような問題がある。
構成されたＤＣ−ＤＣコンバータを有する半導体集積回
路には、次のような問題がある。
【００９３】すなわち、図３３に示されるような、高濃
度の埋込層を有するタイプのバイポーラトランジスタが
用いられたＤＣ−ＤＣコンバータを含む半導体集積回路
は、そのバイポーラトランジスタと、ＭＯＳトランジス
タとを同時に形成する際に、バイポーラトランジスタの
構造が複雑であるために、製造コストが高くなるという
問題がある。
度の埋込層を有するタイプのバイポーラトランジスタが
用いられたＤＣ−ＤＣコンバータを含む半導体集積回路
は、そのバイポーラトランジスタと、ＭＯＳトランジス
タとを同時に形成する際に、バイポーラトランジスタの
構造が複雑であるために、製造コストが高くなるという
問題がある。
【００９４】さらに、図３５に示されるような、高濃度
の埋込層を有さないタイプのバイポーラトランジスタが
用いられたＤＣ−ＤＣコンバータを含む半導体集積回路
においては、コレクタの寄生抵抗が上昇するという問題
と、コレクタ・エミッタ間の耐圧が低下するという問題
とがあった。
の埋込層を有さないタイプのバイポーラトランジスタが
用いられたＤＣ−ＤＣコンバータを含む半導体集積回路
においては、コレクタの寄生抵抗が上昇するという問題
と、コレクタ・エミッタ間の耐圧が低下するという問題
とがあった。
【００９５】この発明はこのような問題を解決するため
になされたものであり、半導体集積回路を構成するバイ
ポーラトランジスタのコレクタ寄生抵抗の上昇およびコ
レクタ・エミッタ間の耐圧の低下を抑制することが可能
であり、そのバイポーラトランジスタの構造を簡単化す
ることにより、集積回路の製造工程を簡略化し、集積回
路の製造コストの上昇を抑制することが可能である半導
体集積回路装置を提供することを目的とする。
になされたものであり、半導体集積回路を構成するバイ
ポーラトランジスタのコレクタ寄生抵抗の上昇およびコ
レクタ・エミッタ間の耐圧の低下を抑制することが可能
であり、そのバイポーラトランジスタの構造を簡単化す
ることにより、集積回路の製造工程を簡略化し、集積回
路の製造コストの上昇を抑制することが可能である半導
体集積回路装置を提供することを目的とする。
【００９６】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体基板上に形成された半導体集積回路装置であ
って、第１の電位ノード、第２の電位ノード、内部回路
手段およびトランジスタ手段を備える。
は、半導体基板上に形成された半導体集積回路装置であ
って、第１の電位ノード、第２の電位ノード、内部回路
手段およびトランジスタ手段を備える。
【００９７】第１の電位ノードは、外部から第１の電位
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。内部回路手段
は、ＰチャネルＭＯＳトランジスタを含み、第２の電位
の供給を受ける。
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。内部回路手段
は、ＰチャネルＭＯＳトランジスタを含み、第２の電位
の供給を受ける。
【００９８】トランジスタ手段は、ベース電極およびコ
レクタ電極が共通接続され、それらの電極がエミッタ電
極よりも高い電位を受ける接続態様で第１の電位ノード
および第２の電位ノードの間に接続された少なくとも１
つのバイポーラトランジスタを含み、第１の電位を第２
の電位に変換し、その変換された電位を第２の電位ノー
ドに供給する。
レクタ電極が共通接続され、それらの電極がエミッタ電
極よりも高い電位を受ける接続態様で第１の電位ノード
および第２の電位ノードの間に接続された少なくとも１
つのバイポーラトランジスタを含み、第１の電位を第２
の電位に変換し、その変換された電位を第２の電位ノー
ドに供給する。
【００９９】トランジスタ手段に含まれるバイポーラト
ランジスタは、真性コレクタ領域、ベース電極接続領域
および真性ベース領域を含む。
ランジスタは、真性コレクタ領域、ベース電極接続領域
および真性ベース領域を含む。
【０１００】真性コレクタ領域は、イオン注入により第
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
【０１０１】請求項２に記載の本発明は、請求項１に記
載の発明において、トランジスタ手段が、第１の電位ノ
ードと、第２の電位ノードとの間に直列に接続された複
数のバイポーラトランジスタを含む。このバイポーラト
ランジスタは、トランジスタ手段に含まれたバイポーラ
トランジスタと同様の構成を有する。
載の発明において、トランジスタ手段が、第１の電位ノ
ードと、第２の電位ノードとの間に直列に接続された複
数のバイポーラトランジスタを含む。このバイポーラト
ランジスタは、トランジスタ手段に含まれたバイポーラ
トランジスタと同様の構成を有する。
【０１０２】請求項３に記載の本発明は、半導体基板上
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、演算増幅手段およびバイポ
ーラトランジスタを備える。
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、演算増幅手段およびバイポ
ーラトランジスタを備える。
【０１０３】第１の電位ノードは、外部から第１の電位
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。演算増幅手段
は、ＰチャネルＭＯＳトランジスタを含み、所定の基準
電位および第２の基準電位を受け、それらの電位の電位
差を増幅し、その増幅された電位差を示す電位を出力す
る。
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。演算増幅手段
は、ＰチャネルＭＯＳトランジスタを含み、所定の基準
電位および第２の基準電位を受け、それらの電位の電位
差を増幅し、その増幅された電位差を示す電位を出力す
る。
【０１０４】バイポーラトランジスタは、演算増幅手段
の出力電位を受けるベース電極を有し、コレクタ電極が
エミッタ電極よりも高い電位を受ける接続態様で、第１
の電位ノードおよび第２の電位ノードの間に接続され、
第２の電位ノードに第２の電位を与えるためのものであ
る。
の出力電位を受けるベース電極を有し、コレクタ電極が
エミッタ電極よりも高い電位を受ける接続態様で、第１
の電位ノードおよび第２の電位ノードの間に接続され、
第２の電位ノードに第２の電位を与えるためのものであ
る。
【０１０５】そのバイポーラトランジスタは、真性コレ
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
【０１０６】真性コレクタ領域は、イオン注入により第
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
【０１０７】請求項４に記載の本発明は、半導体基板上
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、レベルシフト手段、演算増
幅手段およびバイポーラトランジスタを備える。
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、レベルシフト手段、演算増
幅手段およびバイポーラトランジスタを備える。
【０１０８】第１の電位ノードは、外部から第１の電位
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。レベルシフト
手段は、第２の電位を受け、その第２の電位をそれより
も所定レベル低い第３の電位に変換し、その変換された
第３の電位を出力する。
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。レベルシフト
手段は、第２の電位を受け、その第２の電位をそれより
も所定レベル低い第３の電位に変換し、その変換された
第３の電位を出力する。
【０１０９】演算増幅手段は、ＰチャネルＭＯＳトラン
ジスタを含み、所定の基準電位および第３の電位を受
け、それらの電位の電位差を増幅し、その増幅された電
位差を示す電位を出力する。
ジスタを含み、所定の基準電位および第３の電位を受
け、それらの電位の電位差を増幅し、その増幅された電
位差を示す電位を出力する。
【０１１０】バイポーラトランジスタは、演算増幅手段
の出力電位を受けるベース電極を有し、コレクタ電極が
エミッタ電極よりも高い電位を受ける接続態様で、第１
の電位ノードおよび第２の電位ノードの間に接続され、
第２の電位ノードに第２の電位を与えるためのものであ
る。
の出力電位を受けるベース電極を有し、コレクタ電極が
エミッタ電極よりも高い電位を受ける接続態様で、第１
の電位ノードおよび第２の電位ノードの間に接続され、
第２の電位ノードに第２の電位を与えるためのものであ
る。
【０１１１】そのバイポーラトランジスタは、真性コレ
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
【０１１２】真性コレクタ領域は、イオン注入により第
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
【０１１３】請求項５に記載の本発明は、請求項４に記
載の発明において、レベルシフト手段が、出力ノードお
よび少なくとも１つの第２のバイポーラトランジスタを
含む。
載の発明において、レベルシフト手段が、出力ノードお
よび少なくとも１つの第２のバイポーラトランジスタを
含む。
【０１１４】出力ノードは、第３の電位が出力されるも
のである。少なくとも１つの第２のバイポーラトランジ
スタは、ベース電極およびコレクタ電極が共通接続さ
れ、それらの電極がエミッタ電極よりも高い電位を受け
る接続態様で、第２の電位ノードおよび出力ノードの間
に接続される。
のである。少なくとも１つの第２のバイポーラトランジ
スタは、ベース電極およびコレクタ電極が共通接続さ
れ、それらの電極がエミッタ電極よりも高い電位を受け
る接続態様で、第２の電位ノードおよび出力ノードの間
に接続される。
【０１１５】その第２のバイポーラトランジスタは、第
２の真性コレクタ領域、第２のベース電極接続領域およ
び第２の真性ベース領域を含む。
２の真性コレクタ領域、第２のベース電極接続領域およ
び第２の真性ベース領域を含む。
【０１１６】第２の真性コレクタ領域は、イオン注入に
より第１導電型の半導体基板に形成された第２導電型の
均一な濃度の領域である。第２のベース電極接続領域
は、第２の真性コレクタ領域内にＰチャネルＭＯＳトラ
ンジスタのソース・ドレイン領域と同時に形成された第
１導電型の領域である。第２の真性ベース領域は、半導
体基板の全面にイオンを注入することにより形成された
第１導電型の領域である。
より第１導電型の半導体基板に形成された第２導電型の
均一な濃度の領域である。第２のベース電極接続領域
は、第２の真性コレクタ領域内にＰチャネルＭＯＳトラ
ンジスタのソース・ドレイン領域と同時に形成された第
１導電型の領域である。第２の真性ベース領域は、半導
体基板の全面にイオンを注入することにより形成された
第１導電型の領域である。
【０１１７】請求項６に記載の本発明は、半導体基板上
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、レベルシフト手段、演算増
幅手段、ＰチャネルＭＯＳトランジスタおよびバイポー
ラトランジスタを備える。
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、レベルシフト手段、演算増
幅手段、ＰチャネルＭＯＳトランジスタおよびバイポー
ラトランジスタを備える。
【０１１８】第１の電位ノードは、外部から第１の電位
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。レベルシフト
手段は、第２の電位を受け、その第２の電位をそれより
も所定レベル低い第３の電位に変換し、その変換された
第３の電位を出力する。
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。レベルシフト
手段は、第２の電位を受け、その第２の電位をそれより
も所定レベル低い第３の電位に変換し、その変換された
第３の電位を出力する。
【０１１９】演算増幅手段は、所定の基準電位および第
３の電位を受け、それらの電位の電位差を増幅し、その
増幅された電位差を示す電位を出力する。
３の電位を受け、それらの電位の電位差を増幅し、その
増幅された電位差を示す電位を出力する。
【０１２０】ＰチャネルＭＯＳトランジスタは、演算増
幅手段の出力電位を受けるゲート電極を有し、ソース電
極が第１の電位を受ける。バイポーラトランジスタは、
ＰチャネルＭＯＳトランジスタのドレイン電極と接続さ
れたベース電極を有し、コレクタ電極がエミッタ電極よ
りも高い電位を受ける接続態様で第１の電位ノードおよ
び第２の電位ノードの間に接続され、第２の電位ノード
に第２の電位を与えるためのものである。
幅手段の出力電位を受けるゲート電極を有し、ソース電
極が第１の電位を受ける。バイポーラトランジスタは、
ＰチャネルＭＯＳトランジスタのドレイン電極と接続さ
れたベース電極を有し、コレクタ電極がエミッタ電極よ
りも高い電位を受ける接続態様で第１の電位ノードおよ
び第２の電位ノードの間に接続され、第２の電位ノード
に第２の電位を与えるためのものである。
【０１２１】そのバイポーラトランジスタは、真性コレ
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
【０１２２】真性コレクタ領域は、イオン注入により第
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
【０１２３】請求項７に記載の本発明は、請求項６に記
載の発明において、レベルシフト手段が、出力ノードお
よび少なくとも１つの第２のバイポーラトランジスタを
含む。
載の発明において、レベルシフト手段が、出力ノードお
よび少なくとも１つの第２のバイポーラトランジスタを
含む。
【０１２４】出力ノードにおいては、第３の電位が出力
される。少なくとも１つの第２のバイポーラトランジス
タは、ベース電極およびコレクタ電極が共通接続され、
それらの電極がエミッタ電極よりも高い電位を受ける接
続態様で第２の電位ノードおよび出力ノードの間に接続
される。
される。少なくとも１つの第２のバイポーラトランジス
タは、ベース電極およびコレクタ電極が共通接続され、
それらの電極がエミッタ電極よりも高い電位を受ける接
続態様で第２の電位ノードおよび出力ノードの間に接続
される。
【０１２５】その第２のバイポーラトランジスタは、第
２の真性コレクタ領域、第２のベース電極接続領域およ
び第２の真性ベース領域を含む。第２の真性コレクタ領
域は、イオン注入により第１導電型の半導体基板に形成
された第２導電型の均一な濃度の領域である。第２のベ
ース電極接続領域は、第２の真性コレクタ領域内にＰチ
ャネルＭＯＳトランジスタのソース・ドレイン領域と同
時に形成された第１導電型の領域である。第２の真性ベ
ース領域は、半導体基板の全面にイオンを注入すること
により形成された第１導電型の領域である。
２の真性コレクタ領域、第２のベース電極接続領域およ
び第２の真性ベース領域を含む。第２の真性コレクタ領
域は、イオン注入により第１導電型の半導体基板に形成
された第２導電型の均一な濃度の領域である。第２のベ
ース電極接続領域は、第２の真性コレクタ領域内にＰチ
ャネルＭＯＳトランジスタのソース・ドレイン領域と同
時に形成された第１導電型の領域である。第２の真性ベ
ース領域は、半導体基板の全面にイオンを注入すること
により形成された第１導電型の領域である。
【０１２６】請求項８に記載の本発明は、半導体基板上
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、第３の電位ノード、レベル
シフト手段、演算増幅手段、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタを備える。
に形成された半導体集積回路装置であって、第１の電位
ノード、第２の電位ノード、第３の電位ノード、レベル
シフト手段、演算増幅手段、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタを備える。
【０１２７】第１の電位ノードは、外部から第１の電位
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。第３の電位ノ
ードは、第２の電位を規定するための第３の電位を受け
る。
を受ける。第２の電位ノードは、第１の電位よりも低い
第２の電位を供給するためのものである。第３の電位ノ
ードは、第２の電位を規定するための第３の電位を受け
る。
【０１２８】レベルシフト手段は、第３の電位を受け、
その第３の電位をそれよりも所定レベル低い第４の電位
に変換し、その変換された第４の電位を出力する。演算
増幅手段は、所定の基準電位および第４の電位を受け、
それらの電位の電位差を増幅し、その増幅された電位差
を示す電位を出力する。
その第３の電位をそれよりも所定レベル低い第４の電位
に変換し、その変換された第４の電位を出力する。演算
増幅手段は、所定の基準電位および第４の電位を受け、
それらの電位の電位差を増幅し、その増幅された電位差
を示す電位を出力する。
【０１２９】ＰチャネルＭＯＳトランジスタは、演算増
幅手段の出力電位を受けるゲート電極を有し、ソース電
極が第１の電位を受け、ドレイン電極から第３の電位ノ
ードに第３の電位を与える。
幅手段の出力電位を受けるゲート電極を有し、ソース電
極が第１の電位を受け、ドレイン電極から第３の電位ノ
ードに第３の電位を与える。
【０１３０】バイポーラトランジスタは、第３の電位ノ
ードを介してＰチャネルＭＯＳトランジスタのドレイン
電極と接続されたベース電極を有し、コレクタ電極がエ
ミッタ電極よりも高い電位を受ける接続態様で、第１の
電位ノードおよび第２の電位ノードの間に接続され、第
２の電位ノードに第２の電位を与えるためのものであ
る。
ードを介してＰチャネルＭＯＳトランジスタのドレイン
電極と接続されたベース電極を有し、コレクタ電極がエ
ミッタ電極よりも高い電位を受ける接続態様で、第１の
電位ノードおよび第２の電位ノードの間に接続され、第
２の電位ノードに第２の電位を与えるためのものであ
る。
【０１３１】そのバイポーラトランジスタは、真性コレ
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
クタ領域、ベース電極接続領域および真性ベース領域を
含む。
【０１３２】真性コレクタ領域は、イオン注入により第
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
１導電型の半導体基板に形成された第２導電型の均一な
濃度の領域である。ベース電極接続領域は、真性コレク
タ領域内にＰチャネルＭＯＳトランジスタのソース・ド
レイン領域と同時に形成された第１導電型の領域であ
る。真性ベース領域は、半導体基板の全面にイオンを注
入することにより形成された第１導電型の領域である。
【０１３３】請求項９に記載の本発明は、請求項８に記
載の発明において、レベルシフト手段が、出力ノードお
よび少なくとも１つの第２のバイポーラトランジスタを
含む。
載の発明において、レベルシフト手段が、出力ノードお
よび少なくとも１つの第２のバイポーラトランジスタを
含む。
【０１３４】出力ノードにおいては、第３の電位が出力
される。少なくとも１つの第２のバイポーラトランジス
タは、ベース電極およびコレクタ電極が共通接続され、
それらの電極がエミッタ電極よりも高い電位を受ける接
続態様で、第２の電位ノードおよび出力ノードの間に接
続される。
される。少なくとも１つの第２のバイポーラトランジス
タは、ベース電極およびコレクタ電極が共通接続され、
それらの電極がエミッタ電極よりも高い電位を受ける接
続態様で、第２の電位ノードおよび出力ノードの間に接
続される。
【０１３５】その第２のバイポーラトランジスタは、第
２の真性コレクタ領域、第２のベース電極接続領域およ
び第２の真性ベース領域を含む。
２の真性コレクタ領域、第２のベース電極接続領域およ
び第２の真性ベース領域を含む。
【０１３６】第２の真性コレクタ領域は、イオン注入に
より第１導電型の半導体基板に形成された第２導電型の
均一な濃度の領域である。第２のベース電極接続領域
は、第２の真性コレクタ領域内にＰチャネルＭＯＳトラ
ンジスタのソース・ドレイン領域と同時に形成された第
１導電型の領域である。第２の真性ベース領域は、半導
体基板の全面にイオンを注入することにより形成された
第１導電型の領域である。
より第１導電型の半導体基板に形成された第２導電型の
均一な濃度の領域である。第２のベース電極接続領域
は、第２の真性コレクタ領域内にＰチャネルＭＯＳトラ
ンジスタのソース・ドレイン領域と同時に形成された第
１導電型の領域である。第２の真性ベース領域は、半導
体基板の全面にイオンを注入することにより形成された
第１導電型の領域である。
【０１３７】請求項１０に記載の本発明は、請求項６、
７、８または９のいずれかに記載の発明において、バイ
ポーラトランジスタのベース電極接続領域が、Ｐチャネ
ルＭＯＳトランジスタのドレイン領域を兼ねる。
７、８または９のいずれかに記載の発明において、バイ
ポーラトランジスタのベース電極接続領域が、Ｐチャネ
ルＭＯＳトランジスタのドレイン領域を兼ねる。
【０１３８】
【作用】請求項１に記載の本発明によれば、外部から供
給される第１の電位が、トランジスタ手段における少な
くとも１つのバイポーラトランジスタによって、その第
１の電位よりも低い第２の電位に変換される。そして、
その第２の電位が、ＰチャネルＭＯＳトランジスタを含
む内部回路手段に供給される。
給される第１の電位が、トランジスタ手段における少な
くとも１つのバイポーラトランジスタによって、その第
１の電位よりも低い第２の電位に変換される。そして、
その第２の電位が、ＰチャネルＭＯＳトランジスタを含
む内部回路手段に供給される。
【０１３９】このようにバイポーラトランジスタを用い
て第１の電位がシフトされるため、第２の電位ノードの
出力インピーダンスは小さい。したがって、出力インピ
ーダンスが小さい直流電圧変換回路が構成される。
て第１の電位がシフトされるため、第２の電位ノードの
出力インピーダンスは小さい。したがって、出力インピ
ーダンスが小さい直流電圧変換回路が構成される。
【０１４０】トランジスタ手段に含まれるバイポーラト
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
【０１４１】そのバイポーラトランジスタの製造は、Ｃ
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
【０１４２】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０１４３】このような特徴的な構造を有するバイポー
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
【０１４４】請求項２に記載の本発明によれば、トラン
ジスタ手段において、コレクタが埋込層を有さない特徴
的な構造のバイポーラトランジスタが複数直列に接続さ
れる。それらのバイポーラトランジスタによって、第１
の電位が複数段階でシフトされた第２の電位が得られ
る。
ジスタ手段において、コレクタが埋込層を有さない特徴
的な構造のバイポーラトランジスタが複数直列に接続さ
れる。それらのバイポーラトランジスタによって、第１
の電位が複数段階でシフトされた第２の電位が得られ
る。
【０１４５】請求項３に記載の本発明によれば、外部か
ら供給される第１の電位が、バイポーラトランジスタに
よって、その第１の電位よりも低い第２の電位に変換さ
れる。ＰチャネルＭＯＳトランジスタを含む演算増幅手
段において、所定の基準電位と、第２の電位との電位差
が差動増幅される。その演算増幅手段の出力電位に応答
してバイポーラトランジスタが動作することにより、そ
の第２の電位は、その基準電位に一致される。
ら供給される第１の電位が、バイポーラトランジスタに
よって、その第１の電位よりも低い第２の電位に変換さ
れる。ＰチャネルＭＯＳトランジスタを含む演算増幅手
段において、所定の基準電位と、第２の電位との電位差
が差動増幅される。その演算増幅手段の出力電位に応答
してバイポーラトランジスタが動作することにより、そ
の第２の電位は、その基準電位に一致される。
【０１４６】このように、バイポーラトランジスタを用
いて第１の電位がシフトされるため、第２の電位ノード
の出力インピーダンスが小さい。したがって、出力イン
ピーダンスが小さい直流電圧変換回路が構成される。さ
らに、その直流電圧変換回路では、演算増幅手段を用い
て基準電位に一致する第２の電位を得るため、外部から
の第１の電位のレベルに依存しない第２の電位が得られ
る。
いて第１の電位がシフトされるため、第２の電位ノード
の出力インピーダンスが小さい。したがって、出力イン
ピーダンスが小さい直流電圧変換回路が構成される。さ
らに、その直流電圧変換回路では、演算増幅手段を用い
て基準電位に一致する第２の電位を得るため、外部から
の第１の電位のレベルに依存しない第２の電位が得られ
る。
【０１４７】トランジスタ手段に含まれるバイポーラト
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
【０１４８】そのバイポーラトランジスタの製造は、Ｃ
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
【０１４９】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０１５０】このような特徴的な構造を有するバイポー
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
【０１５１】請求項４に記載の本発明によれば、外部か
ら供給される第１の電位が、バイポーラトランジスタに
よって、その第１の電位よりも低い第２の電位に変換さ
れる。その第２の電位が、レベルシフト手段によって、
その第２の電位よりも所定レベル低い第３の電位に変換
される。
ら供給される第１の電位が、バイポーラトランジスタに
よって、その第１の電位よりも低い第２の電位に変換さ
れる。その第２の電位が、レベルシフト手段によって、
その第２の電位よりも所定レベル低い第３の電位に変換
される。
【０１５２】ＰチャネルＭＯＳトランジスタを含む演算
増幅手段において、所定の基準電位と、第３の電位との
電位差が差動増幅される。その差動増幅手段の出力電位
に応答してバイポーラトランジスタが動作することによ
り、その第２の電位は、基準電位よりも高い電位に一致
される。
増幅手段において、所定の基準電位と、第３の電位との
電位差が差動増幅される。その差動増幅手段の出力電位
に応答してバイポーラトランジスタが動作することによ
り、その第２の電位は、基準電位よりも高い電位に一致
される。
【０１５３】このように、バイポーラトランジスタを用
いて第１の電位がシフトされるため、第２の電位ノード
の出力インピーダンスが小さい。したがって、出力イン
ピーダンスが小さい直流電圧変換回路が構成される。さ
らに、その直流電圧変換回路では、演算増幅手段を用い
て基準電位に一致する第２の電位を得るため、外部から
の第１の電位のレベルに依存せず、かつ基準電位よりも
高い第２の電位が得られる。
いて第１の電位がシフトされるため、第２の電位ノード
の出力インピーダンスが小さい。したがって、出力イン
ピーダンスが小さい直流電圧変換回路が構成される。さ
らに、その直流電圧変換回路では、演算増幅手段を用い
て基準電位に一致する第２の電位を得るため、外部から
の第１の電位のレベルに依存せず、かつ基準電位よりも
高い第２の電位が得られる。
【０１５４】トランジスタ手段に含まれるバイポーラト
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
【０１５５】そのバイポーラトランジスタの製造は、Ｃ
ＭＯＳトランジスタの製造工程に対して、基板全面にイ
オン注入する工程を付加するだけという、極めて少ない
工程数を増加させることにより実現することが可能であ
る。その結果、そのバイポーラトランジスタは、従来の
ものと比べて低コストで製造することが可能である。
ＭＯＳトランジスタの製造工程に対して、基板全面にイ
オン注入する工程を付加するだけという、極めて少ない
工程数を増加させることにより実現することが可能であ
る。その結果、そのバイポーラトランジスタは、従来の
ものと比べて低コストで製造することが可能である。
【０１５６】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０１５７】このような特徴的な構造を有するバイポー
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
【０１５８】請求項５に記載の本発明によれば、レベル
シフト手段を構成する第２のバイポーラトランジスタ
が、第２の電位を供給するバイポーラトランジスタと同
様の構成を有する。したがって、このような特徴的な構
造を有する第２のバイポーラトランジスタを用いてレベ
ルシフト手段が構成されるので、結果的に、直流電圧の
レベルを変換する半導体集積回路が低コストで得られ
る。
シフト手段を構成する第２のバイポーラトランジスタ
が、第２の電位を供給するバイポーラトランジスタと同
様の構成を有する。したがって、このような特徴的な構
造を有する第２のバイポーラトランジスタを用いてレベ
ルシフト手段が構成されるので、結果的に、直流電圧の
レベルを変換する半導体集積回路が低コストで得られ
る。
【０１５９】請求項６に記載の本発明によれば、外部か
ら供給される第１の電位が、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタによって、その第１
の電位よりも低い第２の電位に変換される。その第２の
電位が、レベルシフト手段によって、その第２の電位よ
りも所定レベル低い第３の電位に変換される。演算増幅
手段において、所定の基準電位と、第３の電位との電位
差が差動増幅される。
ら供給される第１の電位が、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタによって、その第１
の電位よりも低い第２の電位に変換される。その第２の
電位が、レベルシフト手段によって、その第２の電位よ
りも所定レベル低い第３の電位に変換される。演算増幅
手段において、所定の基準電位と、第３の電位との電位
差が差動増幅される。
【０１６０】そして、ＰチャネルＭＯＳトランジスタが
演算増幅手段の出力電位に応答して、バイポーラトラン
ジスタのベース電極に電位を供給する。その電位に応答
してバイポーラトランジスタが動作することにより、そ
の第２の電位は、その基準電位よりも高い電位に一致さ
れる。
演算増幅手段の出力電位に応答して、バイポーラトラン
ジスタのベース電極に電位を供給する。その電位に応答
してバイポーラトランジスタが動作することにより、そ
の第２の電位は、その基準電位よりも高い電位に一致さ
れる。
【０１６１】このように、ＰチャネルＭＯＳトランジス
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、第２の電位ノードの出力インピーダ
ンスが小さい。したがって、出力インピーダンスが小さ
い直流電圧変換回路が構成される。さらに、その直流電
圧変換回路では、演算増幅手段を用いて第２の電位を得
るため、外部からの第１の電位のレベルに依存せず、か
つ基準電位よりも高い第２の電位が得られる。
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、第２の電位ノードの出力インピーダ
ンスが小さい。したがって、出力インピーダンスが小さ
い直流電圧変換回路が構成される。さらに、その直流電
圧変換回路では、演算増幅手段を用いて第２の電位を得
るため、外部からの第１の電位のレベルに依存せず、か
つ基準電位よりも高い第２の電位が得られる。
【０１６２】トランジスタ手段に含まれるバイポーラト
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
【０１６３】そのバイポーラトランジスタの製造は、Ｃ
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
【０１６４】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０１６５】このような特徴的な構造を有するバイポー
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
【０１６６】請求項７に記載の本発明によれば、第２の
電位をレベルシフトした第３の電位を演算増幅手段に与
えるためのレベルシフト手段を構成する第２のバイポー
ラトランジスタが、第２の電位を供給するバイポーラト
ランジスタと同様の構造を有する。したがって、このよ
うな特徴的な構造を有する第２のバイポーラトランジス
タを用いてレベルシフト手段が構成されるので、結果的
に、直流電圧のレベルを変換する半導体集積回路が低コ
ストで得られる。
電位をレベルシフトした第３の電位を演算増幅手段に与
えるためのレベルシフト手段を構成する第２のバイポー
ラトランジスタが、第２の電位を供給するバイポーラト
ランジスタと同様の構造を有する。したがって、このよ
うな特徴的な構造を有する第２のバイポーラトランジス
タを用いてレベルシフト手段が構成されるので、結果的
に、直流電圧のレベルを変換する半導体集積回路が低コ
ストで得られる。
【０１６７】請求項８に記載の本発明によれば、外部か
ら供給される第１の電位が、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタによって、その第１
の電位よりも低い第２の電位に変換される。その第２の
電位を規定するための第３の電位は、レベルシフト手段
によって、その第３の電位よりも所定レベル低い第４の
電位に変換される。演算増幅手段において、所定の基準
電位と、第４の電位との電位差が差動増幅される。
ら供給される第１の電位が、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタによって、その第１
の電位よりも低い第２の電位に変換される。その第２の
電位を規定するための第３の電位は、レベルシフト手段
によって、その第３の電位よりも所定レベル低い第４の
電位に変換される。演算増幅手段において、所定の基準
電位と、第４の電位との電位差が差動増幅される。
【０１６８】そして、ＰチャネルＭＯＳトランジスタが
演算増幅手段の出力電位に応答して、バイポーラトラン
ジスタのベース電極に電位を供給する。その電位に応答
してバイポーラトランジスタが動作することにより、そ
の第２の電位は、その基準電位よりも高い電位に一致さ
れる。
演算増幅手段の出力電位に応答して、バイポーラトラン
ジスタのベース電極に電位を供給する。その電位に応答
してバイポーラトランジスタが動作することにより、そ
の第２の電位は、その基準電位よりも高い電位に一致さ
れる。
【０１６９】このように、ＰチャネルＭＯＳトランジス
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、第２の電位ノードの出力インピーダ
ンスが小さい。したがって、出力インピーダンスが小さ
い直流電圧変換回路が構成される。さらに、その直流電
圧変換手段では、演算増幅手段を用いて第２の電位を得
るため、外部からの第１の電位のレベルに依存せず、か
つ基準電位よりも高い第２の電位が得られる。
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、第２の電位ノードの出力インピーダ
ンスが小さい。したがって、出力インピーダンスが小さ
い直流電圧変換回路が構成される。さらに、その直流電
圧変換手段では、演算増幅手段を用いて第２の電位を得
るため、外部からの第１の電位のレベルに依存せず、か
つ基準電位よりも高い第２の電位が得られる。
【０１７０】トランジスタ手段に含まれるバイポーラト
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
ランジスタは、イオン注入によって形成された真性コレ
クタ領域が均一な濃度であるので、コレクタが埋込層を
有さない。このため、そのバイポーラトランジスタは、
エピタキシャル成長工程が不要であるので、製造工程が
簡単化される。
【０１７１】そのバイポーラトランジスタの製造は、Ｃ
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
ＭＯＳの製造工程に対して、基板全面にイオン注入する
工程を付加するだけという、極めて少ない工程数を増加
させることにより実現することが可能である。その結
果、そのバイポーラトランジスタは、従来のものと比べ
て低コストで製造することが可能である。
【０１７２】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０１７３】このような特徴的な構造を有するバイポー
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、直流電圧のレベルを変換する半導体集
積回路が低コストで得られる。
【０１７４】請求項９に記載の本発明によれば、第３の
電位をレベルシフトした第４の電位を演算増幅手段に与
えるレベルシフト手段を構成する第２のバイポーラトラ
ンジスタが、第２の電位を供給するバイポーラトランジ
スタと同様の構成を有する。したがって、このような特
徴的な構造を有する第２のバイポーラトランジスタを用
いてレベルシフト手段が構成されるので、結果的に、直
流電圧のレベルを変換する半導体集積回路が低コストで
得られる。
電位をレベルシフトした第４の電位を演算増幅手段に与
えるレベルシフト手段を構成する第２のバイポーラトラ
ンジスタが、第２の電位を供給するバイポーラトランジ
スタと同様の構成を有する。したがって、このような特
徴的な構造を有する第２のバイポーラトランジスタを用
いてレベルシフト手段が構成されるので、結果的に、直
流電圧のレベルを変換する半導体集積回路が低コストで
得られる。
【０１７５】請求項１０記載の本発明によれば、バイポ
ーラトランジスタのベース電極接続領域が、Ｐチャネル
ＭＯＳトランジスタのドレイン領域を兼ねるため、複合
されたそれらのバイポーラトランジスタおよびＰチャネ
ルＭＯＳトランジスタを小型化できる。その結果、直流
電圧のレベルを変換する半導体集積回路を小型化すると
ともに低コスト化することができる。
ーラトランジスタのベース電極接続領域が、Ｐチャネル
ＭＯＳトランジスタのドレイン領域を兼ねるため、複合
されたそれらのバイポーラトランジスタおよびＰチャネ
ルＭＯＳトランジスタを小型化できる。その結果、直流
電圧のレベルを変換する半導体集積回路を小型化すると
ともに低コスト化することができる。
【０１７６】
【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。
細に説明する。
【０１７７】第１実施例 図１は、この発明の実施例で用いられる新たなバイポー
ラトランジスタの構造を示す断面図である。
ラトランジスタの構造を示す断面図である。
【０１７８】図１を参照して、ｐ型の半導体基板１１の
主表面に、高エネルギのイオン注入によってｎ型の真性
コレクタ領域１２１が形成されている。この真性コレク
タ領域１２１内の基板主表面に、高濃度のｎ型のコレク
タ電極接続領域１２２が形成されている。真性コレクタ
領域１２１の基板主表面に、高濃度のｐ型のベース電極
接続領域１４２およびｐ型の真性ベース領域１４１が形
成されている。真性ベース領域１４１内の基板主表面
に、高濃度のｎ型のエミッタ領域が形成されている。
主表面に、高エネルギのイオン注入によってｎ型の真性
コレクタ領域１２１が形成されている。この真性コレク
タ領域１２１内の基板主表面に、高濃度のｎ型のコレク
タ電極接続領域１２２が形成されている。真性コレクタ
領域１２１の基板主表面に、高濃度のｐ型のベース電極
接続領域１４２およびｐ型の真性ベース領域１４１が形
成されている。真性ベース領域１４１内の基板主表面
に、高濃度のｎ型のエミッタ領域が形成されている。
【０１７９】コレクタ電極接続領域１２２、ベース電極
接続領域１４２およびエミッタ領域１５には、金属電極
であるコレクタ電極Ｃ、ベース電極Ｂおよびエミッタ電
極Ｅがそれぞれ接続されている。
接続領域１４２およびエミッタ領域１５には、金属電極
であるコレクタ電極Ｃ、ベース電極Ｂおよびエミッタ電
極Ｅがそれぞれ接続されている。
【０１８０】このような構成の新たなバイポーラトラン
ジスタでは、図３３に示されるバイポーラトランジスタ
のような高濃度の埋込層をコレクタが有さない。このた
め、この図１のバイポーラトランジスタのコレクタ寄生
抵抗値は、図３３のものよりも大きい。
ジスタでは、図３３に示されるバイポーラトランジスタ
のような高濃度の埋込層をコレクタが有さない。このた
め、この図１のバイポーラトランジスタのコレクタ寄生
抵抗値は、図３３のものよりも大きい。
【０１８１】しかし、高エネルギのイオン注入によって
真性コレクタ領域１２１が形成されるため、この図１の
バイポーラトランジスタのコレクタ寄生抵抗値は、図３
５のものよりも小さい。さらに同様の理由により、この
バイポーラトランジスタのコレクタ・エミッタ間の耐圧
の低下は、図３５のものよりも小さい。
真性コレクタ領域１２１が形成されるため、この図１の
バイポーラトランジスタのコレクタ寄生抵抗値は、図３
５のものよりも小さい。さらに同様の理由により、この
バイポーラトランジスタのコレクタ・エミッタ間の耐圧
の低下は、図３５のものよりも小さい。
【０１８２】また、この第１のバイポーラトランジスタ
は、高濃度の埋込層を有さないために、図３３に示され
るバイポーラトランジスタの製造に用いられるエピタキ
シャル成長工程を製造時に必要としない。
は、高濃度の埋込層を有さないために、図３３に示され
るバイポーラトランジスタの製造に用いられるエピタキ
シャル成長工程を製造時に必要としない。
【０１８３】図１に示される構造を有する新たなバイポ
ーラトランジスタは、従来のバイポーラトランジスタと
区別するために、以下の実施例において、図２に示され
る記号を用いて表示する。
ーラトランジスタは、従来のバイポーラトランジスタと
区別するために、以下の実施例において、図２に示され
る記号を用いて表示する。
【０１８４】次に、図１の新たなバイポーラトランジス
タの製造方法について説明する。ここでは、一例とし
て、ＢｉＣＯＭＳを形成する場合について説明する。
タの製造方法について説明する。ここでは、一例とし
て、ＢｉＣＯＭＳを形成する場合について説明する。
【０１８５】図３〜図７は、図１のバイポーラトランジ
スタの製造工程における第１〜第５工程を示す断面図で
ある。
スタの製造工程における第１〜第５工程を示す断面図で
ある。
【０１８６】まず、図３を参照して、ｐ型の半導体基板
Ｔ１を用意する。次に、図４を参照して、半導体基板Ｔ
１の主表面に、分離酸化膜Ｔ２およびゲート酸化膜Ｔ２
０を形成する。
Ｔ１を用意する。次に、図４を参照して、半導体基板Ｔ
１の主表面に、分離酸化膜Ｔ２およびゲート酸化膜Ｔ２
０を形成する。
【０１８７】次に、図５を参照して、ＰＭＯＳトランジ
スタを形成する領域およびバイポーラトランジスタを形
成する領域に、高エネルギでのイオン注入を行なう。こ
れにより、半導体基板Ｔ１の主表面において、ＰＭＯＳ
トランジスタが形成される領域にｎ型領域Ｔ３１ａおよ
びＴ３２ａが形成され、バイポーラトランジスタが形成
される領域にｎ型領域Ｔ３１ｂおよびＴ３２ｂが形成さ
れる。
スタを形成する領域およびバイポーラトランジスタを形
成する領域に、高エネルギでのイオン注入を行なう。こ
れにより、半導体基板Ｔ１の主表面において、ＰＭＯＳ
トランジスタが形成される領域にｎ型領域Ｔ３１ａおよ
びＴ３２ａが形成され、バイポーラトランジスタが形成
される領域にｎ型領域Ｔ３１ｂおよびＴ３２ｂが形成さ
れる。
【０１８８】下層部のｎ型領域Ｔ３１ａは、上層部のｎ
型領域Ｔ３２ａよりも高濃度になるように形成される。
同様に、下層部のｎ型領域Ｔ３１ｂは、上層部のｎ型領
域Ｔ３２ｂよりも高濃度となるように形成される。
型領域Ｔ３２ａよりも高濃度になるように形成される。
同様に、下層部のｎ型領域Ｔ３１ｂは、上層部のｎ型領
域Ｔ３２ｂよりも高濃度となるように形成される。
【０１８９】次に、図６を参照して、半導体基板Ｔ１の
主表面において、ＮＭＯＳトランジスタが形成される領
域に高エネルギでのイオン注入が行なわれる。これによ
り、半導体基板Ｔ１において、ＮＭＯＳトランジスタが
形成される領域に、ｐ型領域Ｔ４１およびＴ４２が形成
される。
主表面において、ＮＭＯＳトランジスタが形成される領
域に高エネルギでのイオン注入が行なわれる。これによ
り、半導体基板Ｔ１において、ＮＭＯＳトランジスタが
形成される領域に、ｐ型領域Ｔ４１およびＴ４２が形成
される。
【０１９０】次に、図７を参照して、ＰＭＯＳトランジ
スタの形成領域およびＮＭＯＳトランジスタの形成領域
のそれぞれの導電チャネル領域に不純物を注入し、それ
らのＭＯＳトランジスタのしきい値電圧をそれぞれ調整
する。その後、半導体基板Ｔ１の主表面上に、ＰＭＯＳ
トランジスタ用のゲート電極Ｔ５１およびＮＭＯＳトラ
ンジスタ用のゲート電極Ｔ５２をそれぞれ形成する。
スタの形成領域およびＮＭＯＳトランジスタの形成領域
のそれぞれの導電チャネル領域に不純物を注入し、それ
らのＭＯＳトランジスタのしきい値電圧をそれぞれ調整
する。その後、半導体基板Ｔ１の主表面上に、ＰＭＯＳ
トランジスタ用のゲート電極Ｔ５１およびＮＭＯＳトラ
ンジスタ用のゲート電極Ｔ５２をそれぞれ形成する。
【０１９１】次に、半導体基板Ｔ１の主表面にｎ型の不
純物を注入することにより、ＮＭＯＳトランジスタの形
成領域に高濃度のｎ型のソース・ドレイン領域Ｔ７を形
成するとともに、バイポーラトランジスタの形成領域に
ｎ型の拡散層であるコレクタ電極接続領域Ｔ１０を形成
する。このように、ＮＭＯＳトランジスタの形成領域の
ソース・ドレイン領域Ｔ７と、バイポーラトランジスタ
のコレクタ電極接続領域Ｔ１０とが同時に形成される。
純物を注入することにより、ＮＭＯＳトランジスタの形
成領域に高濃度のｎ型のソース・ドレイン領域Ｔ７を形
成するとともに、バイポーラトランジスタの形成領域に
ｎ型の拡散層であるコレクタ電極接続領域Ｔ１０を形成
する。このように、ＮＭＯＳトランジスタの形成領域の
ソース・ドレイン領域Ｔ７と、バイポーラトランジスタ
のコレクタ電極接続領域Ｔ１０とが同時に形成される。
【０１９２】次に、半導体基板Ｔ１の主表面にｐ型の不
純物を注入することにより、ＰＭＯＳトランジスタ形成
領域に高濃度のｐ型のソース・ドレイン領域Ｔ６を形成
するとともに、バイポーラトランジスタ形成領域に高濃
度のｐ型の拡散層であるベース電極接続領域Ｔ８を形成
する。これらのソース・ドレイン領域Ｔ６およびベース
電極接続領域Ｔ８は、同時に形成される。
純物を注入することにより、ＰＭＯＳトランジスタ形成
領域に高濃度のｐ型のソース・ドレイン領域Ｔ６を形成
するとともに、バイポーラトランジスタ形成領域に高濃
度のｐ型の拡散層であるベース電極接続領域Ｔ８を形成
する。これらのソース・ドレイン領域Ｔ６およびベース
電極接続領域Ｔ８は、同時に形成される。
【０１９３】次に、ｐ型の不純物を半導体基板Ｔ１の主
表面の全面にイオン注入することにより、低ノードのｐ
型の真性ベース領域Ｔ９を形成する。
表面の全面にイオン注入することにより、低ノードのｐ
型の真性ベース領域Ｔ９を形成する。
【０１９４】次に、図８および図９を用いて、図７に示
されるベース電極接続領域Ｔ８および真性ベース領域Ｔ
９をそれぞれ形成する際の工程を詳しく説明する。図８
および図９は、図１に示されるバイポーラトランジスタ
のベース電極接続領域Ｔ８および真性ベース領域Ｔ９の
製造工程を詳細に示す断面図である。
されるベース電極接続領域Ｔ８および真性ベース領域Ｔ
９をそれぞれ形成する際の工程を詳しく説明する。図８
および図９は、図１に示されるバイポーラトランジスタ
のベース電極接続領域Ｔ８および真性ベース領域Ｔ９の
製造工程を詳細に示す断面図である。
【０１９５】まず、図８を参照して、ベース電極接続領
域Ｔ８が形成される際には、レジストパターンＴ１１が
半導体基板の主表面上に形成される。そのレジストパタ
ーンＴ１１は、ＮＭＯＳトランジスタ形成領域の全領域
と、バイポーラトランジスタ形成領域における真性ベー
ス領域（Ｔ９）が形成される部分とをマスクするような
形状で設けられる。
域Ｔ８が形成される際には、レジストパターンＴ１１が
半導体基板の主表面上に形成される。そのレジストパタ
ーンＴ１１は、ＮＭＯＳトランジスタ形成領域の全領域
と、バイポーラトランジスタ形成領域における真性ベー
ス領域（Ｔ９）が形成される部分とをマスクするような
形状で設けられる。
【０１９６】そして、レジストパターンＴ１１をマスク
として用いてｐ型の不純物が、半導体基板（Ｔ１）の主
表面に注入される。これにより、ベース電極接続領域Ｔ
８と、ソース・ドレイン領域Ｔ６とが同時に形成され
る。
として用いてｐ型の不純物が、半導体基板（Ｔ１）の主
表面に注入される。これにより、ベース電極接続領域Ｔ
８と、ソース・ドレイン領域Ｔ６とが同時に形成され
る。
【０１９７】次に、図９を参照して、真性ベース領域Ｔ
９を形成する際には、レジストパターンが形成されず、
半導体基板（Ｔ１）の主表面の全面にｐ型の不純物が注
入される。これにより、真性ベース領域Ｔ９が形成され
る。この場合、ソース・ドレイン領域Ｔ６およびＴ７、
ベース電極接続領域Ｔ８およびコレクタ電極接続領域Ｔ
１０は、それぞれ高濃度であるので、ｐ型の不純物の注
入による影響を受けない。
９を形成する際には、レジストパターンが形成されず、
半導体基板（Ｔ１）の主表面の全面にｐ型の不純物が注
入される。これにより、真性ベース領域Ｔ９が形成され
る。この場合、ソース・ドレイン領域Ｔ６およびＴ７、
ベース電極接続領域Ｔ８およびコレクタ電極接続領域Ｔ
１０は、それぞれ高濃度であるので、ｐ型の不純物の注
入による影響を受けない。
【０１９８】その後、エミッタ領域が形成され、ＢｉＣ
ＭＯＳが完成する。このように形成されるバイポーラト
ランジスタと同様に、図１のバイポーラトランジスタが
形成される。
ＭＯＳが完成する。このように形成されるバイポーラト
ランジスタと同様に、図１のバイポーラトランジスタが
形成される。
【０１９９】このように、図１に示されるバイポーラト
ランジスタは、ＣＭＯＳ製造のためののプロセスに、真
性ベース領域１４１を形成するためのｐ型の不純物の全
面注入の工程を加えるだけで、ＢｉＣＭＯＳデバイスを
形成するこが可能である。
ランジスタは、ＣＭＯＳ製造のためののプロセスに、真
性ベース領域１４１を形成するためのｐ型の不純物の全
面注入の工程を加えるだけで、ＢｉＣＭＯＳデバイスを
形成するこが可能である。
【０２００】このため、ＣＭＯＳの製造コストに対し製
造コストの増加が少ないＢｉＣＭＯＳデバイスを実現す
ることができる。ここで、特徴的なことは、図１に示さ
れるバイポーラトランジスタは、ＰＭＯＳトランジスタ
の領域と同時に形成できる部分を有しているため、ＰＭ
ＯＳトランジスタと組合せて用いやすいということであ
る。
造コストの増加が少ないＢｉＣＭＯＳデバイスを実現す
ることができる。ここで、特徴的なことは、図１に示さ
れるバイポーラトランジスタは、ＰＭＯＳトランジスタ
の領域と同時に形成できる部分を有しているため、ＰＭ
ＯＳトランジスタと組合せて用いやすいということであ
る。
【０２０１】また、図１に示されるバイポーラトランジ
スタは、真性コレクタ領域１２１を形成する場合に、高
エネルギでのイオン注入が行なわれため、図３５に示さ
れる従来のバイポーラトランジスタよりもコレクタの寄
生抵抗の上昇と、コレクタ・エミッタ間の耐圧の低下と
がそれぞれ抑制される。
スタは、真性コレクタ領域１２１を形成する場合に、高
エネルギでのイオン注入が行なわれため、図３５に示さ
れる従来のバイポーラトランジスタよりもコレクタの寄
生抵抗の上昇と、コレクタ・エミッタ間の耐圧の低下と
がそれぞれ抑制される。
【０２０２】さらに、図１に示されるバイポーラトラン
ジスタは、エピタキシャル成長工程が不要であるので、
図３３に示される従来のバイポーラトランジスタよりも
製造コストを低くすることができる。
ジスタは、エピタキシャル成長工程が不要であるので、
図３３に示される従来のバイポーラトランジスタよりも
製造コストを低くすることができる。
【０２０３】このように、図１のバイポーラトランジス
タは、図３３に示された従来のバイポーラトランジスタ
よりもコレクタの寄生抵抗が少し大きくなるが、その半
面、その従来のバイポーラトランジスタよりも製造コス
トを抑制することができる。
タは、図３３に示された従来のバイポーラトランジスタ
よりもコレクタの寄生抵抗が少し大きくなるが、その半
面、その従来のバイポーラトランジスタよりも製造コス
トを抑制することができる。
【０２０４】コレクタの寄生抵抗が問題となるのは、コ
レクタに流れる電流による電圧降下によって、ベース・
コレクタ接合が順方向に強くバイアスされる場合であ
る。一般的に、その順方向バイアスが４００ｍＶ以上で
ある場合に、バイポーラトランジスタが飽和動作を起こ
す。そのような飽和動作が起きると、バイポーラトラン
ジスタの電流増幅特性が大きく低下するおそれがある。
レクタに流れる電流による電圧降下によって、ベース・
コレクタ接合が順方向に強くバイアスされる場合であ
る。一般的に、その順方向バイアスが４００ｍＶ以上で
ある場合に、バイポーラトランジスタが飽和動作を起こ
す。そのような飽和動作が起きると、バイポーラトラン
ジスタの電流増幅特性が大きく低下するおそれがある。
【０２０５】しかし、そのような飽和動作は、次のよう
に容易に防ぐことができる。すなわち、図１のバイポー
ラトランジスタのエミッタ領域１５のサイズを大きくす
るなど、バイアス電流を小さくするような設計を行なう
ことにより、飽和動作をしないような構成にすればよ
い。
に容易に防ぐことができる。すなわち、図１のバイポー
ラトランジスタのエミッタ領域１５のサイズを大きくす
るなど、バイアス電流を小さくするような設計を行なう
ことにより、飽和動作をしないような構成にすればよ
い。
【０２０６】したがって、この図１に示される新たなバ
イポーラトランジスタは、ＤＣ−ＤＣコンバータを有す
る半導体集積回路を構成する素子として十分に適用する
ことが可能である。
イポーラトランジスタは、ＤＣ−ＤＣコンバータを有す
る半導体集積回路を構成する素子として十分に適用する
ことが可能である。
【０２０７】図１０は、第１実施例によるＤＣ−ＤＣコ
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１０において図１９と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１０において図１９と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
【０２０８】図１０の半導体集積回路が図１９のものと
異なるのは次の点である。すなわち、ＤＣ−ＤＣコンバ
ータ１０が、直列接続された複数のバイポーラトランジ
スタ１，１，…によって構成される。これらのバイポー
ラトランジスタ１，１，…は、図１９に示されるバイポ
ーラトランジスタ６，６，…と同様の接続態様で直列に
接続される。各バイポーラトランジスタ１は、図１に示
された構造を有する。また、内部回路２は、ＰＭＯＳト
ランジスタ２０を含む。
異なるのは次の点である。すなわち、ＤＣ−ＤＣコンバ
ータ１０が、直列接続された複数のバイポーラトランジ
スタ１，１，…によって構成される。これらのバイポー
ラトランジスタ１，１，…は、図１９に示されるバイポ
ーラトランジスタ６，６，…と同様の接続態様で直列に
接続される。各バイポーラトランジスタ１は、図１に示
された構造を有する。また、内部回路２は、ＰＭＯＳト
ランジスタ２０を含む。
【０２０９】この図１０の半導体集積回路は、図１９の
ものと同様の動作をする。したがって、この半導体集積
回路においては、図１９の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低い内部電位ＩＮＴ−ＶＤＤが内部回
路２に供給される。また、この半導体集積回路において
は、バイポーラトランジスタを用いて外部電位ＥＸＴ−
ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換するため、内部
電位供給ノードＮ２の出力インピーダンスを小さくする
ことができる。
ものと同様の動作をする。したがって、この半導体集積
回路においては、図１９の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低い内部電位ＩＮＴ−ＶＤＤが内部回
路２に供給される。また、この半導体集積回路において
は、バイポーラトランジスタを用いて外部電位ＥＸＴ−
ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換するため、内部
電位供給ノードＮ２の出力インピーダンスを小さくする
ことができる。
【０２１０】このように、図１０の半導体集積回路は、
図１に示される構造を有するバイポーラトランジスタ
１，１，…を備えた。これらのバイポーラトランジスタ
１，１，…は、前述したように、コレクタ寄生抵抗の大
きさおよびコレクタ・エミッタ間の耐圧の低下がそれぞ
れ動作において特に問題にならない程度のものである。
図１に示される構造を有するバイポーラトランジスタ
１，１，…を備えた。これらのバイポーラトランジスタ
１，１，…は、前述したように、コレクタ寄生抵抗の大
きさおよびコレクタ・エミッタ間の耐圧の低下がそれぞ
れ動作において特に問題にならない程度のものである。
【０２１１】さらに、これらのバイポーラトランジスタ
１，１，…は、構造が簡単であり、製造工程が簡略化さ
れているので、低コストで製造するこができる。さら
に、これらのバイポーラトランジスタ１，１，…は、内
部回路２に含まれるＰＭＯＳトランジスタ２０と組合せ
やすい。
１，１，…は、構造が簡単であり、製造工程が簡略化さ
れているので、低コストで製造するこができる。さら
に、これらのバイポーラトランジスタ１，１，…は、内
部回路２に含まれるＰＭＯＳトランジスタ２０と組合せ
やすい。
【０２１２】このため、少なくとも１つのバイポーラト
ランジスタ１を用いて、外部電位ＥＸＴ−ＶＤＤから内
部電位ＩＮＴ−ＶＤＤを得る半導体集積回路において、
各バイポーラトランジスタ１のコレクタ寄生抵抗の上昇
およびコレクタ・エミッタ間の耐圧の低下をともに防ぐ
ことができる。
ランジスタ１を用いて、外部電位ＥＸＴ−ＶＤＤから内
部電位ＩＮＴ−ＶＤＤを得る半導体集積回路において、
各バイポーラトランジスタ１のコレクタ寄生抵抗の上昇
およびコレクタ・エミッタ間の耐圧の低下をともに防ぐ
ことができる。
【０２１３】さらに、ＰＭＯＳトランジスタ２０と、バ
イポーラトランジスタ１とが組合された半導体集積回路
において、各バイポーラトランジスタ１の構造が簡単化
されたことにより、バイポーラトランジスタおよびＰＭ
ＯＳトランジスタが組合された半導体集積回路全体の製
造工程が簡単化される。その結果、そのような半導体集
積回路全体の製造コストを低くすることができる。
イポーラトランジスタ１とが組合された半導体集積回路
において、各バイポーラトランジスタ１の構造が簡単化
されたことにより、バイポーラトランジスタおよびＰＭ
ＯＳトランジスタが組合された半導体集積回路全体の製
造工程が簡単化される。その結果、そのような半導体集
積回路全体の製造コストを低くすることができる。
【０２１４】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、図２３に示される半導体集積回路に、図１に
示される構成のバイポーラトランジスタを適用した場合
について説明する。
おいては、図２３に示される半導体集積回路に、図１に
示される構成のバイポーラトランジスタを適用した場合
について説明する。
【０２１５】図１１は、第２実施例によるＤＣ−ＤＣコ
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１１において図２３と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１１において図２３と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
【０２１６】図１１の半導体集積回路が図２３のものと
異なるのは次の点である。すなわち、図２３のバイポー
ラトランジスタ７３の代わりに、バイポーラトランジス
タ１が設けられる。このバイポーラトランジスタ１は、
外部電位供給ノードＮ１と、内部電位供給ノードＮ２と
の間に接続され、演算増幅回路３の出力電位に応答して
動作する。このバイポーラトランジスタ１は、図１に示
された構造を有する。
異なるのは次の点である。すなわち、図２３のバイポー
ラトランジスタ７３の代わりに、バイポーラトランジス
タ１が設けられる。このバイポーラトランジスタ１は、
外部電位供給ノードＮ１と、内部電位供給ノードＮ２と
の間に接続され、演算増幅回路３の出力電位に応答して
動作する。このバイポーラトランジスタ１は、図１に示
された構造を有する。
【０２１７】この図１１の半導体集積回路は、図２３の
ものと同様の動作をする。したがって、この半導体集積
回路においては、図２３の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤのレベルに依存しない内部電位ＩＮＴ−ＶＤ
Ｄが内部回路２に供給される。また、この半導体集積回
路においては、バイポーラトランジスタ１を用いて外部
電位ＥＸＴ−ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換す
るため、内部電位供給ノードＮ２の出力インピーダンス
を小さくすることができる。
ものと同様の動作をする。したがって、この半導体集積
回路においては、図２３の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤのレベルに依存しない内部電位ＩＮＴ−ＶＤ
Ｄが内部回路２に供給される。また、この半導体集積回
路においては、バイポーラトランジスタ１を用いて外部
電位ＥＸＴ−ＶＤＤを内部電位ＩＮＴ−ＶＤＤに変換す
るため、内部電位供給ノードＮ２の出力インピーダンス
を小さくすることができる。
【０２１８】このように、図１１の半導体集積回路にお
いては、図１に示される構造のバイポーラトランジスタ
１を設けた。このバイポーラトランジスタ１は、前述し
たように、コレクタ寄生抵抗およびコレクタ・エミッタ
間の耐圧が特に問題にならない程度のものである。さら
に、このバイポーラトランジスタ１は、前述したように
低コストで製造することが可能である。さらに、このバ
イポーラトランジスタ１は、演算増幅回路３および内部
回路２のそれぞれに含まれるＰＭＯＳトランジスタと組
合せて用いやすい。
いては、図１に示される構造のバイポーラトランジスタ
１を設けた。このバイポーラトランジスタ１は、前述し
たように、コレクタ寄生抵抗およびコレクタ・エミッタ
間の耐圧が特に問題にならない程度のものである。さら
に、このバイポーラトランジスタ１は、前述したように
低コストで製造することが可能である。さらに、このバ
イポーラトランジスタ１は、演算増幅回路３および内部
回路２のそれぞれに含まれるＰＭＯＳトランジスタと組
合せて用いやすい。
【０２１９】このため、バイポーラトランジスタ１およ
び演算増幅回路３を用いて外部電位ＥＸＴ−ＶＤＤに依
存しない内部電位ＩＮＴ−ＶＤＤを得る半導体集積回路
において、バイポーラトランジスタ１のコレクタ寄生抵
抗の上昇およびコレクタ・エミッタ間の耐圧の低下を防
ぐことができる。
び演算増幅回路３を用いて外部電位ＥＸＴ−ＶＤＤに依
存しない内部電位ＩＮＴ−ＶＤＤを得る半導体集積回路
において、バイポーラトランジスタ１のコレクタ寄生抵
抗の上昇およびコレクタ・エミッタ間の耐圧の低下を防
ぐことができる。
【０２２０】さらに、そのような半導体集積回路におい
て、バイポーラトランジスタ１の構造が簡単化されるこ
とにより、バイポーラトランジスタ１と、ＰＭＯＳトラ
ンジスタ２０とが組合された半導体集積回路全体の製造
工程が簡単化される。その結果、そのような半導体集積
回路全体の製造コストを低くすることができる。
て、バイポーラトランジスタ１の構造が簡単化されるこ
とにより、バイポーラトランジスタ１と、ＰＭＯＳトラ
ンジスタ２０とが組合された半導体集積回路全体の製造
工程が簡単化される。その結果、そのような半導体集積
回路全体の製造コストを低くすることができる。
【０２２１】第３実施例 次に、第３実施例について説明する。この第３実施例に
おいては、図２６に示される半導体集積回路に図１に示
される構造を有するバイポーラトランジスタを適用した
例について説明する。
おいては、図２６に示される半導体集積回路に図１に示
される構造を有するバイポーラトランジスタを適用した
例について説明する。
【０２２２】図１２は、第３実施例によりＤＣ−ＤＣコ
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１２において図２６と共通する部分には同
一の参照符号を付しその説明を適宜省略する。
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１２において図２６と共通する部分には同
一の参照符号を付しその説明を適宜省略する。
【０２２３】図１２の半導体集積回路が図２６のものと
異なるのは次の点である。すなわち、図２６のバイポー
ラトランジスタ７３の代わりに、バイポーラトランジス
タ１が設けられる。このバイポーラトランジスタ１は、
外部電位供給ノードＮ１と、内部電位供給ノードＮ２と
の間に接続され、演算増幅回路３の出力電位に応答して
動作する。このバイポーラトランジスタ１は、図１に示
された構造を有する。
異なるのは次の点である。すなわち、図２６のバイポー
ラトランジスタ７３の代わりに、バイポーラトランジス
タ１が設けられる。このバイポーラトランジスタ１は、
外部電位供給ノードＮ１と、内部電位供給ノードＮ２と
の間に接続され、演算増幅回路３の出力電位に応答して
動作する。このバイポーラトランジスタ１は、図１に示
された構造を有する。
【０２２４】さらに、レベルシフタ４の構成が図２６の
レベルシフタ４０００と異なる。この点については、後
述する図１４に示される。
レベルシフタ４０００と異なる。この点については、後
述する図１４に示される。
【０２２５】この図１２の半導体集積回路は、図２６の
ものと同様の動作をする。したがって、この半導体集積
回路においては、図２６の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低く、かつ基準電位ＶＲＥＦよりも高
いレベルの内部電位ＩＮＴ−ＶＤＤが、内部回路２に供
給される。この場合の内部電位ＩＮＴ−ＶＤＤは、外部
電位ＥＸＴ−ＶＤＤのレベルに依存しない。
ものと同様の動作をする。したがって、この半導体集積
回路においては、図２６の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低く、かつ基準電位ＶＲＥＦよりも高
いレベルの内部電位ＩＮＴ−ＶＤＤが、内部回路２に供
給される。この場合の内部電位ＩＮＴ−ＶＤＤは、外部
電位ＥＸＴ−ＶＤＤのレベルに依存しない。
【０２２６】また、バイポーラトランジスタ１を用い
て、外部電位ＥＸＴ−ＶＤＤを内部電位ＩＮＴ−ＶＤＤ
に変換するため、内部電位ノードＮ２の出力インピーダ
ンスを小さくすることができる。
て、外部電位ＥＸＴ−ＶＤＤを内部電位ＩＮＴ−ＶＤＤ
に変換するため、内部電位ノードＮ２の出力インピーダ
ンスを小さくすることができる。
【０２２７】このように、図１２の半導体集積回路にお
いては、図１に示される構造のバイポーラトランジスタ
１が備えられる。このバイポーラトランジスタ１は、前
述したように、コレクタ寄生抵抗の大きさおよびコレク
タ・エミッタ間の耐圧の低下が特に問題にならない程度
のものである。
いては、図１に示される構造のバイポーラトランジスタ
１が備えられる。このバイポーラトランジスタ１は、前
述したように、コレクタ寄生抵抗の大きさおよびコレク
タ・エミッタ間の耐圧の低下が特に問題にならない程度
のものである。
【０２２８】さらに、このバイポーラトランジスタ１
は、前述したように、低コストで製造することが可能で
ある。さらに、このバイポーラトランジスタ１は、演算
増幅回路３および内部回路２のそれぞれに含まれるＰＭ
ＯＳトランジスタと組合せて用いやすい。
は、前述したように、低コストで製造することが可能で
ある。さらに、このバイポーラトランジスタ１は、演算
増幅回路３および内部回路２のそれぞれに含まれるＰＭ
ＯＳトランジスタと組合せて用いやすい。
【０２２９】このため、バイポーラトランジスタ１、演
算増幅回路３およびレベルシフタ４を用いて外部電位Ｅ
ＸＴ−ＶＤＤに依存しない内部電位ＩＮＴ−ＶＤＤを得
る半導体集積回路において、バイポーラトランジスタ１
のコレクタ寄生抵抗の上昇およびコレクタ・エミッタ間
の耐圧の低下をそれぞれ防ぐことができる。
算増幅回路３およびレベルシフタ４を用いて外部電位Ｅ
ＸＴ−ＶＤＤに依存しない内部電位ＩＮＴ−ＶＤＤを得
る半導体集積回路において、バイポーラトランジスタ１
のコレクタ寄生抵抗の上昇およびコレクタ・エミッタ間
の耐圧の低下をそれぞれ防ぐことができる。
【０２３０】さらに、このような半導体集積回路におい
て、バイポーラトランジスタ１の構造が簡単化されるこ
とにより、バイポーラトランジスタと、ＰＭＯＳトラン
ジスタとが組合された半導体集積回路全体の製造工程が
簡単化される。その結果、そのような半導体集積回路全
体のの製造コストを低くすることができる。
て、バイポーラトランジスタ１の構造が簡単化されるこ
とにより、バイポーラトランジスタと、ＰＭＯＳトラン
ジスタとが組合された半導体集積回路全体の製造工程が
簡単化される。その結果、そのような半導体集積回路全
体のの製造コストを低くすることができる。
【０２３１】次に、図１１および図１２の半導体集積回
路に用いられる演算増幅回路３の構成について説明す
る。図１３は、図１１および図１２の半導体集積回路に
おける演算増幅回路３の構成を示す回路図である。
路に用いられる演算増幅回路３の構成について説明す
る。図１３は、図１１および図１２の半導体集積回路に
おける演算増幅回路３の構成を示す回路図である。
【０２３２】図１３を参照して、この演算増幅回路３
は、２つのＰＭＯＳトランジスタ３１および３２と、３
つのＮＭＯＳトランジスタ３３，３４および３５とを含
む。外部電位供給ノードＮ１と、接地ノードＮｇとの間
に、トランジスタ３１，３３および３５が直列に接続さ
れる。外部電位供給ノードＮ１と、トランジスタ３３お
よび３５の間のノードとの間に、トランジスタ３２およ
び３４が直列に接続される。
は、２つのＰＭＯＳトランジスタ３１および３２と、３
つのＮＭＯＳトランジスタ３３，３４および３５とを含
む。外部電位供給ノードＮ１と、接地ノードＮｇとの間
に、トランジスタ３１，３３および３５が直列に接続さ
れる。外部電位供給ノードＮ１と、トランジスタ３３お
よび３５の間のノードとの間に、トランジスタ３２およ
び３４が直列に接続される。
【０２３３】トランジスタ３１および３２のそれぞれの
ゲート電極は、ともにトランジスタ３１および３３の間
のノードと接続される。トランジスタ３３のゲート電極
は、非反転入力端子Ｉ１と接続される。トランジスタ３
４のゲート電極は、反転入力端子Ｉ２と接続される。ト
ランジスタ３２および３４の間のノードが出力端子Ｏと
接続される。トランジスタ３５のゲート電極はバイアス
電位ＶＢＩを受ける。
ゲート電極は、ともにトランジスタ３１および３３の間
のノードと接続される。トランジスタ３３のゲート電極
は、非反転入力端子Ｉ１と接続される。トランジスタ３
４のゲート電極は、反転入力端子Ｉ２と接続される。ト
ランジスタ３２および３４の間のノードが出力端子Ｏと
接続される。トランジスタ３５のゲート電極はバイアス
電位ＶＢＩを受ける。
【０２３４】次に、図１２の半導体集積回路において用
いられるレベルシフタ４の構成について説明する。図１
４は、図１２の半導体集積回路におけるレベルシフタ４
の構成を示す回路図である。この図１４において、図２
８と共通する部分には、同一の参照符号を付し、その説
明を適宜省略する。
いられるレベルシフタ４の構成について説明する。図１
４は、図１２の半導体集積回路におけるレベルシフタ４
の構成を示す回路図である。この図１４において、図２
８と共通する部分には、同一の参照符号を付し、その説
明を適宜省略する。
【０２３５】図１４のレベルシフタ４が図２８のものと
異なるのは次の点である。すなわち、図２８のバイポー
ラトランジスタ４０１および４０２の代わりに、バイポ
ーラトランジスタ４１および４２が設けられる。これら
のバイポーラトランジスタ４１および４２の各々は、図
１に示された構造を有する。ＮＭＯＳトランジスタ４３
は、図２８のＮＭＯＳトランジスタ４０３と同様の機能
を有する。
異なるのは次の点である。すなわち、図２８のバイポー
ラトランジスタ４０１および４０２の代わりに、バイポ
ーラトランジスタ４１および４２が設けられる。これら
のバイポーラトランジスタ４１および４２の各々は、図
１に示された構造を有する。ＮＭＯＳトランジスタ４３
は、図２８のＮＭＯＳトランジスタ４０３と同様の機能
を有する。
【０２３６】この図１４のレベルシフタ４は、図２８の
ものと同様の動作をする。これらのバイポーラトランジ
スタ４１および４２の各々は、前述したように、コレク
タ寄生抵抗の大きさおよびコレクタ・エミッタ間の耐圧
の低下が特に問題にならない程度のものである。
ものと同様の動作をする。これらのバイポーラトランジ
スタ４１および４２の各々は、前述したように、コレク
タ寄生抵抗の大きさおよびコレクタ・エミッタ間の耐圧
の低下が特に問題にならない程度のものである。
【０２３７】さらに、これらのバイポーラトランジスタ
４１および４２の各々は、低コストで製造することが可
能である。さらに、これらのバイポーラトランジスタ４
１および４２の各々は、演算増幅回路３および内部回路
２のそれぞれのＰＭＯＳトランジスタと組合せて用いや
すい。
４１および４２の各々は、低コストで製造することが可
能である。さらに、これらのバイポーラトランジスタ４
１および４２の各々は、演算増幅回路３および内部回路
２のそれぞれのＰＭＯＳトランジスタと組合せて用いや
すい。
【０２３８】さらに、このレベルシフタ４は、バイポー
ラトランジスタによって構成されるため、前述したよう
に、帰還電位ＶＦの製品間でのばらつきおよび内部電位
ＩＮＴ−ＶＤＤの製品間でのばらつきを小さくすること
ができる。
ラトランジスタによって構成されるため、前述したよう
に、帰還電位ＶＦの製品間でのばらつきおよび内部電位
ＩＮＴ−ＶＤＤの製品間でのばらつきを小さくすること
ができる。
【０２３９】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、図３０に示される半導体集積回路に、図１に
示される構造のバイポーラトランジスタを適用した例に
ついて説明する。
おいては、図３０に示される半導体集積回路に、図１に
示される構造のバイポーラトランジスタを適用した例に
ついて説明する。
【０２４０】図１５は、第４実施例によるＤＣ−ＤＣコ
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１５において図３０と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１５において図３０と共通する部分には同
一の参照符号を付し、その説明を適宜省略する。
【０２４１】図１５の半導体集積回路が図３０のものと
異なるのは、複合デバイス５の構成およびレベルシフタ
４の構成である。
異なるのは、複合デバイス５の構成およびレベルシフタ
４の構成である。
【０２４２】複合デバイス５は、ＰＭＯＳトランジスタ
５１およびバイポーラトランジスタ５２を含む。複合デ
バイス５が図３０のものと異なるのは、バイポーラトラ
ンジスタ５２の構造である。このバイポーラトランジス
タ５２は、図１に示された構造を有する。ＰＭＯＳトラ
ンジスタ５１は、図３０のＰＭＯＳトランジスタ５０１
と同様の機能を有する。レベルシフタ４は、図１４のも
のと同じ構成である。また、演算増幅回路３は、図１３
と同じ構成のものである。
５１およびバイポーラトランジスタ５２を含む。複合デ
バイス５が図３０のものと異なるのは、バイポーラトラ
ンジスタ５２の構造である。このバイポーラトランジス
タ５２は、図１に示された構造を有する。ＰＭＯＳトラ
ンジスタ５１は、図３０のＰＭＯＳトランジスタ５０１
と同様の機能を有する。レベルシフタ４は、図１４のも
のと同じ構成である。また、演算増幅回路３は、図１３
と同じ構成のものである。
【０２４３】この図１５の半導体集積回路は、図３０の
ものと同様の動作をする。したがって、この半導体集積
回路においては、図３０の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低く、かつ、基準電位ＶＲＥＦよりも
高いレベルの内部電位ＩＮＴ−ＶＤＤが内部回路２に供
給される。この場合、内部電位ＩＮＴ−ＶＤＤは、外部
電位ＥＸＴ−ＶＤＤのレベルに依存しない。
ものと同様の動作をする。したがって、この半導体集積
回路においては、図３０の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低く、かつ、基準電位ＶＲＥＦよりも
高いレベルの内部電位ＩＮＴ−ＶＤＤが内部回路２に供
給される。この場合、内部電位ＩＮＴ−ＶＤＤは、外部
電位ＥＸＴ−ＶＤＤのレベルに依存しない。
【０２４４】また、この半導体集積回路においては、Ｐ
ＭＯＳトランジスタ５１の高インピーダンスのドレイン
電極と、内部電位供給ノードＮ２との間にバイポーラト
ランジスタ５２がエミッタフォロワ形式で接続されてい
るので、内部電位供給ノードＮ２の出力インピーダンス
を小さくすることができる。
ＭＯＳトランジスタ５１の高インピーダンスのドレイン
電極と、内部電位供給ノードＮ２との間にバイポーラト
ランジスタ５２がエミッタフォロワ形式で接続されてい
るので、内部電位供給ノードＮ２の出力インピーダンス
を小さくすることができる。
【０２４５】このように、図１５の半導体集積回路にお
いては、図１に示されるようなバイポーラトランジスタ
５２，４１および４２が備えられる。このため、複合デ
バイス５、演算増幅回路３およびレベルシフタ４を用い
て外部電位ＥＸＴ−ＶＤＤに依存しない内部電位ＩＮＴ
−ＶＤＤを得る半導体集積回路において、各バイポーラ
トランジスタのコレクタ寄生抵抗の上昇およびコレクタ
・エミッタ間の耐圧の低下を防ぐことができる。
いては、図１に示されるようなバイポーラトランジスタ
５２，４１および４２が備えられる。このため、複合デ
バイス５、演算増幅回路３およびレベルシフタ４を用い
て外部電位ＥＸＴ−ＶＤＤに依存しない内部電位ＩＮＴ
−ＶＤＤを得る半導体集積回路において、各バイポーラ
トランジスタのコレクタ寄生抵抗の上昇およびコレクタ
・エミッタ間の耐圧の低下を防ぐことができる。
【０２４６】さらに、このような半導体集積回路におい
て、各バイポーラトランジスタの構造が簡単化されるこ
とにより、バイポーラトランジスタとＰＭＯＳトランジ
スタとが組合された半導体集積回路全体の製造工程が簡
単化される。その結果、そのような半導体集積回路全体
の製造コストを低くすることができる。
て、各バイポーラトランジスタの構造が簡単化されるこ
とにより、バイポーラトランジスタとＰＭＯＳトランジ
スタとが組合された半導体集積回路全体の製造工程が簡
単化される。その結果、そのような半導体集積回路全体
の製造コストを低くすることができる。
【０２４７】これらのバイポーラトランジスタ５２，４
１および４２の各々は、前述したように、コレクタ寄生
抵抗の大きさおよびコレクタ・エミッタ間の耐圧の低下
が特に問題にならない程度のもである。さらに、各バイ
ポーラトランジスタは、前述したように、低コストで製
造することができる。さらに、各バイポーラトランジス
タは、トランジスタ５１、演算増幅回路３および内部回
路２のそれぞれのＰＭＯＳトランジスタと組合せて用い
やすい。
１および４２の各々は、前述したように、コレクタ寄生
抵抗の大きさおよびコレクタ・エミッタ間の耐圧の低下
が特に問題にならない程度のもである。さらに、各バイ
ポーラトランジスタは、前述したように、低コストで製
造することができる。さらに、各バイポーラトランジス
タは、トランジスタ５１、演算増幅回路３および内部回
路２のそれぞれのＰＭＯＳトランジスタと組合せて用い
やすい。
【０２４８】第５実施例 次に、第５実施例について説明する。この第５実施例に
おいては、図３１に示された半導体集積回路に、図１の
構成のバイポーラトランジスタを適用した例について説
明する。
おいては、図３１に示された半導体集積回路に、図１の
構成のバイポーラトランジスタを適用した例について説
明する。
【０２４９】図１６は、図５実施例によるＤＣ−ＤＣコ
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１６において、図３１と共通する部分には
同一の参照符号を付し、その説明を適宜省略する。
ンバータを有する半導体集積回路の構成を示す回路図で
ある。この図１６において、図３１と共通する部分には
同一の参照符号を付し、その説明を適宜省略する。
【０２５０】図１６の半導体集積回路が図３１のものと
異なるのは、複合デバイス５の構成およびレベルシフタ
４００の構成である。
異なるのは、複合デバイス５の構成およびレベルシフタ
４００の構成である。
【０２５１】複合デバイス５は、ＰＭＯＳトランジスタ
５１およびバイポーラトランジスタ５２を含む。複合デ
バイス５が図３１のものと異なるのは、バイポーラトラ
ンジスタ５２の構造である。このバイポーラトランジス
タ５２は、図１に示された構造を有する。ＰＭＯＳトラ
ンジスタ５１は、図３１のＰＭＯＳトランジスタ５０１
と同様の機能を有する。
５１およびバイポーラトランジスタ５２を含む。複合デ
バイス５が図３１のものと異なるのは、バイポーラトラ
ンジスタ５２の構造である。このバイポーラトランジス
タ５２は、図１に示された構造を有する。ＰＭＯＳトラ
ンジスタ５１は、図３１のＰＭＯＳトランジスタ５０１
と同様の機能を有する。
【０２５２】レベルシフタ４００は、バイポーラトラン
ジスタ４４と、ＰＭＯＳトランジスタ４３とを含む。こ
のバイポーラトランジスタ４４は、図１に示された構造
を有する。また、演算増幅回路３は、図１３と同じ構成
を有する。
ジスタ４４と、ＰＭＯＳトランジスタ４３とを含む。こ
のバイポーラトランジスタ４４は、図１に示された構造
を有する。また、演算増幅回路３は、図１３と同じ構成
を有する。
【０２５３】この図１６の半導体集積回路は、図３１の
ものと同様の動作をする。したがって、この半導体集積
回路においては、図３１の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低く、かつ基準電位ＶＲＥＦよりも高
いレベルの内部電位ＩＮＴ−ＶＤＤが内部回路２に供給
される。この場合、内部電位ＩＮＴ−ＶＤＤは、外部電
位ＥＸＴ−ＶＤＤに依存しない。
ものと同様の動作をする。したがって、この半導体集積
回路においては、図３１の場合と同様に、外部電位ＥＸ
Ｔ−ＶＤＤよりも低く、かつ基準電位ＶＲＥＦよりも高
いレベルの内部電位ＩＮＴ−ＶＤＤが内部回路２に供給
される。この場合、内部電位ＩＮＴ−ＶＤＤは、外部電
位ＥＸＴ−ＶＤＤに依存しない。
【０２５４】また、ＰＭＯＳトランジスタ５１の高イン
ピーダンスのドレイン電極と、内部電位供給ノードＮ２
との間にバイポーラトランジスタ５２がエミッタフォロ
ワ形式で接続されているので、内部電位供給ノードＮ２
の出力インピーダンスを小さくすることができる。
ピーダンスのドレイン電極と、内部電位供給ノードＮ２
との間にバイポーラトランジスタ５２がエミッタフォロ
ワ形式で接続されているので、内部電位供給ノードＮ２
の出力インピーダンスを小さくすることができる。
【０２５５】このような、図１６の半導体集積回路にお
いては、図１に示される構成のバイポーラトランジスタ
５２および４４が設けられた。これらのバイポーラトラ
ンジスタ５２および４４の各々は、前述したように、コ
レクタ寄生抵抗の大きさおよびコレクタ・エミッタ間の
耐圧の低下が特に問題にならない程度のものである。
いては、図１に示される構成のバイポーラトランジスタ
５２および４４が設けられた。これらのバイポーラトラ
ンジスタ５２および４４の各々は、前述したように、コ
レクタ寄生抵抗の大きさおよびコレクタ・エミッタ間の
耐圧の低下が特に問題にならない程度のものである。
【０２５６】さらに、各バイポーラトランジスタは、前
述したように低コストで製造することができる。さら
に、各バイポーラトランジスタは、トランジスタ５１、
演算増幅回路３および内部回路２のそれぞれのＰＭＯＳ
トランジスタと組合せて用いやすい。
述したように低コストで製造することができる。さら
に、各バイポーラトランジスタは、トランジスタ５１、
演算増幅回路３および内部回路２のそれぞれのＰＭＯＳ
トランジスタと組合せて用いやすい。
【０２５７】このため、複合デバイス５、演算増幅回路
３およびレベルシフタ４０を用いて外部電位ＥＸＴ−Ｖ
ＤＤに依存しない内部電位ＩＮＴ−ＶＤＤを得る半導体
集積回路において、各バイポーラトランジスタのコレク
タ寄生抵抗の上昇およびコレクタ・エミッタ間の耐圧の
低下を防ぐことができる。
３およびレベルシフタ４０を用いて外部電位ＥＸＴ−Ｖ
ＤＤに依存しない内部電位ＩＮＴ−ＶＤＤを得る半導体
集積回路において、各バイポーラトランジスタのコレク
タ寄生抵抗の上昇およびコレクタ・エミッタ間の耐圧の
低下を防ぐことができる。
【０２５８】さらに、このような半導体集積回路におい
て、各バイポーラトランジスタの構造が簡単化されるこ
とにより、バイポーラトランジスタと、ＰＭＯＳトラン
ジスタが組合された半導体集積回路全体の製造工程が簡
単化される。その結果、そのような半導体集積回路全体
のの製造コストを低くすることができる。
て、各バイポーラトランジスタの構造が簡単化されるこ
とにより、バイポーラトランジスタと、ＰＭＯＳトラン
ジスタが組合された半導体集積回路全体の製造工程が簡
単化される。その結果、そのような半導体集積回路全体
のの製造コストを低くすることができる。
【０２５９】次に、図１５および図１６の複合デバイス
５の構造について説明する。図１７は、図１５および図
１６のそれぞれの半導体集積回路における複合デバイス
５の構造を示す断面図である。この図１７において図１
と共通する部分には同一の参照符号を付し、その説明を
適宜省略する。
５の構造について説明する。図１７は、図１５および図
１６のそれぞれの半導体集積回路における複合デバイス
５の構造を示す断面図である。この図１７において図１
と共通する部分には同一の参照符号を付し、その説明を
適宜省略する。
【０２６０】図１７を参照して、高濃度のｎ型のベース
・ドレイン兼用領域１４３は、バイポーラトランジスタ
（５２）のベース電極接続領域およびＰＭＯＳトランジ
スタ（５１）のドレイン領域を兼ねる。このベース・ド
レイン兼用領域１４３に、金属電極であるベース・ドレ
イン兼用電極Ｂ・Ｄが接続される。
・ドレイン兼用領域１４３は、バイポーラトランジスタ
（５２）のベース電極接続領域およびＰＭＯＳトランジ
スタ（５１）のドレイン領域を兼ねる。このベース・ド
レイン兼用領域１４３に、金属電極であるベース・ドレ
イン兼用電極Ｂ・Ｄが接続される。
【０２６１】さらに、半導体基板１１の主表面には、Ｐ
ＭＯＳトランジスタ（５１）の高濃度のソース領域１６
が形成され、そのソース領域１６には、金属電極である
ソース電極Ｓが接続される。さらに、半導体基板１１の
主表面には、ＰＭＯＳトランジスタ５１のゲート電極Ｇ
が形成される。
ＭＯＳトランジスタ（５１）の高濃度のソース領域１６
が形成され、そのソース領域１６には、金属電極である
ソース電極Ｓが接続される。さらに、半導体基板１１の
主表面には、ＰＭＯＳトランジスタ５１のゲート電極Ｇ
が形成される。
【０２６２】このように、図１５および図１６のそれぞ
れの複合デバイス５においては、ＰＭＯＳトランジスタ
５１のドレイン電極と、バイポーラトランジスタ５２の
ベース電極接続領域とを兼用することができる。したが
って、このような複合デバイス５は、小さいサイズで形
成することができる。
れの複合デバイス５においては、ＰＭＯＳトランジスタ
５１のドレイン電極と、バイポーラトランジスタ５２の
ベース電極接続領域とを兼用することができる。したが
って、このような複合デバイス５は、小さいサイズで形
成することができる。
【０２６３】
【発明の効果】請求項１に記載の本発明によれば、トラ
ンジスタ手段のバイポーラトランジスタを用いて、外部
から供給される第１の電位が第２の電位に変換されるた
め、出力インピーダンスが小さい直流電圧変換回路が構
成できる。
ンジスタ手段のバイポーラトランジスタを用いて、外部
から供給される第１の電位が第２の電位に変換されるた
め、出力インピーダンスが小さい直流電圧変換回路が構
成できる。
【０２６４】トランジスタ手段のバイポーラトランジス
タは、真性コレクタ領域が均一な濃度であり、コレクタ
が埋込層を有さない。このため、そのバイポーラトラン
ジスタは、エピタキシャル成長工程が不要であるので、
製造工程が簡単化される。その結果、そのバイポーラト
ランジスタは、従来のものと比べて低コストで製造する
ことができる。
タは、真性コレクタ領域が均一な濃度であり、コレクタ
が埋込層を有さない。このため、そのバイポーラトラン
ジスタは、エピタキシャル成長工程が不要であるので、
製造工程が簡単化される。その結果、そのバイポーラト
ランジスタは、従来のものと比べて低コストで製造する
ことができる。
【０２６５】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、内部回
路手段のＰチャネルＭＯＳトランジスタと組合せやす
い。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、内部回
路手段のＰチャネルＭＯＳトランジスタと組合せやす
い。
【０２６６】このような特徴的な構造を有するバイポー
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、このような回路構成で直流電圧のレベ
ルを変換する半導体集積回路を低コストで得ることがで
きる。
ラトランジスタを用いて直流電圧変換回路が構成される
ので、結果的に、このような回路構成で直流電圧のレベ
ルを変換する半導体集積回路を低コストで得ることがで
きる。
【０２６７】請求項２に記載の本発明によれば、トラン
ジスタ手段において、コレクタが埋込層を有さない特徴
的な構造の複数のバイポーラトランジスタが直列に接続
される。それらのバイポーラトランジスタによって、第
１の電位が複数段階でシフトされた第２の電位を得るこ
とができる。
ジスタ手段において、コレクタが埋込層を有さない特徴
的な構造の複数のバイポーラトランジスタが直列に接続
される。それらのバイポーラトランジスタによって、第
１の電位が複数段階でシフトされた第２の電位を得るこ
とができる。
【０２６８】請求項３に記載の本発明によれば、外部か
ら供給される第１の電位がバイポーラトランジスタによ
って、第２の電位に変換される。所定の基準電位と、第
２の基準電位との電位差の差動増幅結果を示す演算増幅
手段の出力電位に応答してバイポーラトランジスタが動
作することにより、その第２の電位は、その基準電位に
一致される。
ら供給される第１の電位がバイポーラトランジスタによ
って、第２の電位に変換される。所定の基準電位と、第
２の基準電位との電位差の差動増幅結果を示す演算増幅
手段の出力電位に応答してバイポーラトランジスタが動
作することにより、その第２の電位は、その基準電位に
一致される。
【０２６９】このように、バイポーラトランジスタを用
いて第１の電位がシフトされるため、出力インピーダン
スが小さい直流電圧変換回路が構成できる。さらに、そ
の直流電圧変換回路では、演算増幅手段を用いて、第２
の電位を得るため、外部からの第１の電位のレベルに依
存しない第２の電位が得られる。
いて第１の電位がシフトされるため、出力インピーダン
スが小さい直流電圧変換回路が構成できる。さらに、そ
の直流電圧変換回路では、演算増幅手段を用いて、第２
の電位を得るため、外部からの第１の電位のレベルに依
存しない第２の電位が得られる。
【０２７０】バイポーラトランジスタは、真性コレクタ
領域が均一な濃度であるので、コレクタが埋込層を有さ
ない。このため、そのバイポーラトランジスタは、エピ
タキシャル成長工程が不要であるので、製造工程が簡単
化される。その結果、そのバイポーラトランジスタは、
従来のものと比べて低コストで製造することができる。
領域が均一な濃度であるので、コレクタが埋込層を有さ
ない。このため、そのバイポーラトランジスタは、エピ
タキシャル成長工程が不要であるので、製造工程が簡単
化される。その結果、そのバイポーラトランジスタは、
従来のものと比べて低コストで製造することができる。
【０２７１】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、演算増
幅回路のＰチャネルＭＯＳトランジスタと組合せやす
い。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、演算増
幅回路のＰチャネルＭＯＳトランジスタと組合せやす
い。
【０２７２】このような特徴的な構造を有するバイポー
ラトランジスタと、演算増幅手段とを用いて直流電圧変
換回路が構成されるので、結果的に、このような回路構
成で直流電圧のレベルを変換する半導体集積回路を低コ
ストで得ることができる。
ラトランジスタと、演算増幅手段とを用いて直流電圧変
換回路が構成されるので、結果的に、このような回路構
成で直流電圧のレベルを変換する半導体集積回路を低コ
ストで得ることができる。
【０２７３】請求項４に記載の本発明によれば、外部か
ら供給される第１の電位が、バイポーラトランジスタに
よって、第２の電位に変換され、その第２の電位が、レ
ベルシフト手段によって第３の電位に変換される。所定
の基準電位と、第３の電位との電位差の差動増幅結果を
示す演算増幅手段の出力電位に応答して、バイポーラト
ランジスタが動作する。これにより、その第２の電位
は、その基準電位よりも高い電位にされる。
ら供給される第１の電位が、バイポーラトランジスタに
よって、第２の電位に変換され、その第２の電位が、レ
ベルシフト手段によって第３の電位に変換される。所定
の基準電位と、第３の電位との電位差の差動増幅結果を
示す演算増幅手段の出力電位に応答して、バイポーラト
ランジスタが動作する。これにより、その第２の電位
は、その基準電位よりも高い電位にされる。
【０２７４】このように、バイポーラトランジスタを用
いて第１の電位がシフトされるため、出力インピーダン
スが小さい直流電圧変換回路が構成される。さらに、そ
の直流電圧変換回路では、演算増幅手段を用いて第２の
電位を得るため、外部からの第１の電位のレベルに依存
しない第２の電位が得られる。
いて第１の電位がシフトされるため、出力インピーダン
スが小さい直流電圧変換回路が構成される。さらに、そ
の直流電圧変換回路では、演算増幅手段を用いて第２の
電位を得るため、外部からの第１の電位のレベルに依存
しない第２の電位が得られる。
【０２７５】バイポーラトランジスタは、真性コレクタ
領域が均一な濃度であるので、コレクタが埋込層を有さ
ない。このため、そのバイポーラトランジスタは、エピ
タキシャル成長工程が不要であるので、製造工程が簡単
化される。その結果、そのバイポーラトランジスタは、
従来のものと比べて低コストで製造することが可能であ
る。
領域が均一な濃度であるので、コレクタが埋込層を有さ
ない。このため、そのバイポーラトランジスタは、エピ
タキシャル成長工程が不要であるので、製造工程が簡単
化される。その結果、そのバイポーラトランジスタは、
従来のものと比べて低コストで製造することが可能であ
る。
【０２７６】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、演算増
幅手段のＰチャネルＭＯＳトランジスタと組合せやす
い。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、演算増
幅手段のＰチャネルＭＯＳトランジスタと組合せやす
い。
【０２７７】このような特徴的な構造を有するバイポー
ラトランジスタ、レベルシフト手段および演算増幅手段
を用いて直流電圧変換回路が構成されるので、結果的
に、このような構成で直流電圧のレベルを変換する半導
体集積回路を低コストで得ることができる。
ラトランジスタ、レベルシフト手段および演算増幅手段
を用いて直流電圧変換回路が構成されるので、結果的
に、このような構成で直流電圧のレベルを変換する半導
体集積回路を低コストで得ることができる。
【０２７８】請求項５に記載の本発明によれば、レベル
シフト手段を構成する第２のバイポーラトランジスタ
が、第２の電位を供給するバイポーラトランジスタと同
様の構成を有する。したがって、このような特徴的な構
造を有する第２のバイポーラトランジスタを用いてレベ
ルシフト手段が構成されるので、結果的に、直流電圧の
レベルを変換する半導体集積回路を低コストで得ること
ができる。
シフト手段を構成する第２のバイポーラトランジスタ
が、第２の電位を供給するバイポーラトランジスタと同
様の構成を有する。したがって、このような特徴的な構
造を有する第２のバイポーラトランジスタを用いてレベ
ルシフト手段が構成されるので、結果的に、直流電圧の
レベルを変換する半導体集積回路を低コストで得ること
ができる。
【０２７９】請求項６に記載の本発明によれば、外部か
ら供給される第１の電位が、バイポーラトランジスタに
よって、第２の電位に変換される。その第２の電位が、
レベルシフト手段によって第３の電位に変換される。演
算増幅手段による、所定の基準電位と、第３の電位との
電位差の差動増幅結果を示す出力電位に応答して、Ｐチ
ャネルＭＯＳトランジスタがバイポーラトランジスタの
ベース電極に電位を供給する。その電位に応答してバイ
ポーラトランジスタが動作することにより、その第２の
電位はその基準電位よりも高い電位にされる。
ら供給される第１の電位が、バイポーラトランジスタに
よって、第２の電位に変換される。その第２の電位が、
レベルシフト手段によって第３の電位に変換される。演
算増幅手段による、所定の基準電位と、第３の電位との
電位差の差動増幅結果を示す出力電位に応答して、Ｐチ
ャネルＭＯＳトランジスタがバイポーラトランジスタの
ベース電極に電位を供給する。その電位に応答してバイ
ポーラトランジスタが動作することにより、その第２の
電位はその基準電位よりも高い電位にされる。
【０２８０】このように、ＰチャネルＭＯＳトランジス
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、出力インピーダンスが小さい直列電
圧変換回路が構成される。さらに、その直流電圧変換回
路では、演算増幅手段を用いて第２の電位を得るため、
外部からの第１の電位のレベルに依存しない第２の電位
が得られる。
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、出力インピーダンスが小さい直列電
圧変換回路が構成される。さらに、その直流電圧変換回
路では、演算増幅手段を用いて第２の電位を得るため、
外部からの第１の電位のレベルに依存しない第２の電位
が得られる。
【０２８１】バイポーラトランジスタは、イオン注入に
よって形成された真性コレクタ領域が均一な濃度である
ので、コレクタが埋込層を有さない。このため、そのバ
イポーラトランジスタは、エピタキシャル成長工程が不
要であるので、製造工程が簡単化される。その結果、そ
のバイポーラトランジスタは、従来のものと比べて低コ
ストで製造することができる。
よって形成された真性コレクタ領域が均一な濃度である
ので、コレクタが埋込層を有さない。このため、そのバ
イポーラトランジスタは、エピタキシャル成長工程が不
要であるので、製造工程が簡単化される。その結果、そ
のバイポーラトランジスタは、従来のものと比べて低コ
ストで製造することができる。
【０２８２】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０２８３】このような特徴的な構造を有するバイポー
ラトランジスタ、ＰチャネルＭＯＳトランジスタ、演算
増幅手段およびレベルシフト手段を用いて直流電圧変換
回路が構成されるので、結果的に、このような回路構成
で直流電圧のレベルを変換する半導体集積回路を低コス
トで得ることができる。
ラトランジスタ、ＰチャネルＭＯＳトランジスタ、演算
増幅手段およびレベルシフト手段を用いて直流電圧変換
回路が構成されるので、結果的に、このような回路構成
で直流電圧のレベルを変換する半導体集積回路を低コス
トで得ることができる。
【０２８４】請求項７に記載の本発明によれば、第２の
電位をレベルシフトした第３の電位を演算増幅手段に与
えるレベルシフト手段を構成する第２のバイポーラトラ
ンジスタが、第２の電位を供給するバイポーラトランジ
スタと同様の構成を有する。したがって、このような特
徴的な構造を有する第２のバイポーラトランジスタを用
いてレベルシフト手段が構成されるので、結果的に、直
流電圧のレベルを変換する半導体集積回路を低コストで
得ることができる。
電位をレベルシフトした第３の電位を演算増幅手段に与
えるレベルシフト手段を構成する第２のバイポーラトラ
ンジスタが、第２の電位を供給するバイポーラトランジ
スタと同様の構成を有する。したがって、このような特
徴的な構造を有する第２のバイポーラトランジスタを用
いてレベルシフト手段が構成されるので、結果的に、直
流電圧のレベルを変換する半導体集積回路を低コストで
得ることができる。
【０２８５】請求項８に記載の本発明によれば、外部か
ら供給される第１の電位が、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタによって、第２の電
位に変換される。その第２の電位を規定するための第３
の電位は、レベルシフト手段によって第４の電位に変換
される。
ら供給される第１の電位が、ＰチャネルＭＯＳトランジ
スタおよびバイポーラトランジスタによって、第２の電
位に変換される。その第２の電位を規定するための第３
の電位は、レベルシフト手段によって第４の電位に変換
される。
【０２８６】所定の基準電位と、第４の電位との電位差
の差動増幅結果を示す演算増幅手段の出力電位に応答し
て、ＰチャネルＭＯＳトランジスタがバイポーラトラン
ジスタのベース電極に電位を供給する。その電位に応答
してバイポーラトランジスタが動作するこにより、その
第２の電位は、その基準電位よりも高い電位される。
の差動増幅結果を示す演算増幅手段の出力電位に応答し
て、ＰチャネルＭＯＳトランジスタがバイポーラトラン
ジスタのベース電極に電位を供給する。その電位に応答
してバイポーラトランジスタが動作するこにより、その
第２の電位は、その基準電位よりも高い電位される。
【０２８７】このように、ＰチャネルＭＯＳトランジス
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、出力インピーダンスが小さい直流電
圧変換回路が構成される。さらに、その直流電圧変換回
路では、演算増幅手段を用いて第２の電位を得るため、
外部からの第１の電位のレベルに依存しない第２の電位
が得られる。
タおよびバイポーラトランジスタを用いて第１の電位が
シフトされるため、出力インピーダンスが小さい直流電
圧変換回路が構成される。さらに、その直流電圧変換回
路では、演算増幅手段を用いて第２の電位を得るため、
外部からの第１の電位のレベルに依存しない第２の電位
が得られる。
【０２８８】バイポーラトランジスタは、真性コレクタ
領域が均一な濃度であるので、コレクタが埋込層を有さ
ない。このため、そのバイポーラトランジスタは、エピ
タキシャル成長工程が不要であるので、製造工程が簡単
化される。その結果、そのバイポーラトランジスタは、
従来のものと比べて低コストで製造することができる。
領域が均一な濃度であるので、コレクタが埋込層を有さ
ない。このため、そのバイポーラトランジスタは、エピ
タキシャル成長工程が不要であるので、製造工程が簡単
化される。その結果、そのバイポーラトランジスタは、
従来のものと比べて低コストで製造することができる。
【０２８９】さらに、そのバイポーラトランジスタは、
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
ベース電極接続領域がＰチャネルＭＯＳトランジスタの
ソース・ドレイン領域と同時に形成されるので、Ｐチャ
ネルＭＯＳトランジスタと組合せやすい。
【０２９０】このような特徴的な構造を有するバイポー
ラトランジスタ、ＰＭＯＳトランジスタ、演算増幅手段
およびレベルシフト手段を用いて直流電圧変換回路が構
成されるので、結果的に、このような回路構成で直流電
圧をレベルを変換する半導体集積回路を低コストで得る
ことができる。
ラトランジスタ、ＰＭＯＳトランジスタ、演算増幅手段
およびレベルシフト手段を用いて直流電圧変換回路が構
成されるので、結果的に、このような回路構成で直流電
圧をレベルを変換する半導体集積回路を低コストで得る
ことができる。
【０２９１】請求項９に記載の本発明によれば、第３の
電位をレベルシフトした第４の電位を演算増幅手段に与
えるレベルシフト手段を構成する第２のバイポーラトラ
ンジスタが、第２の電位を供給するバイポーラトランジ
スタと同様の構成を有する。したがって、このような特
徴的な構造を有する第２のバイポーラトランジスタを用
いてレベルシフト手段が構成されるので、結果的に、直
流電圧のレベルを変換する半導体集積回路を低コストで
得ることができる。
電位をレベルシフトした第４の電位を演算増幅手段に与
えるレベルシフト手段を構成する第２のバイポーラトラ
ンジスタが、第２の電位を供給するバイポーラトランジ
スタと同様の構成を有する。したがって、このような特
徴的な構造を有する第２のバイポーラトランジスタを用
いてレベルシフト手段が構成されるので、結果的に、直
流電圧のレベルを変換する半導体集積回路を低コストで
得ることができる。
【０２９２】請求項１０に記載の本発明によれば、バイ
ポーラトランジスタのベース電極接続領域が、Ｐチャネ
ルＭＯＳトランジスタのドレイン領域を兼ねるため、複
合されたそれらのバイポーラトランジスタおよびＰチャ
ネルＭＯＳトランジスタを小型化できる。その結果、直
流電圧のレベルを変換する半導体集積回路を小型化する
とともに、低コスト化することができる。
ポーラトランジスタのベース電極接続領域が、Ｐチャネ
ルＭＯＳトランジスタのドレイン領域を兼ねるため、複
合されたそれらのバイポーラトランジスタおよびＰチャ
ネルＭＯＳトランジスタを小型化できる。その結果、直
流電圧のレベルを変換する半導体集積回路を小型化する
とともに、低コスト化することができる。
【図１】 この発明の実施例で用いられる新たなバイポ
ーラトランジスタの構造を示す断面図である。
ーラトランジスタの構造を示す断面図である。
【図２】 この発明の実施例で用いられる新たなバイポ
ーラトランジスタの記号を示す図である。
ーラトランジスタの記号を示す図である。
【図３】 図１のバイポーラトランジスタの製造工程の
第１工程を示す断面図である。
第１工程を示す断面図である。
【図４】 図１のバイポーラトランジスタの製造工程の
第２工程を示す断面図である。
第２工程を示す断面図である。
【図５】 図１のバイポーラトランジスタの製造工程の
第３工程を示す断面図である。
第３工程を示す断面図である。
【図６】 図１のバイポーラトランジスタの製造工程の
第４工程を示す断面図である。
第４工程を示す断面図である。
【図７】 図１のバイポーラトランジスタの製造工程の
第５工程を示す断面図である。
第５工程を示す断面図である。
【図８】 図１のバイポーラトランジスタのベース電極
接続領域および真性ベース領域の製造工程を詳細に示す
断面図である。
接続領域および真性ベース領域の製造工程を詳細に示す
断面図である。
【図９】 図１のバイポーラトランジスタのベース電極
接続領域および真性ベース領域の製造工程を詳細に示す
断面図である。
接続領域および真性ベース領域の製造工程を詳細に示す
断面図である。
【図１０】 第１実施例によるＤＣ−ＤＣコンバータを
有する半導体集積回路の構成を示す回路図である。
有する半導体集積回路の構成を示す回路図である。
【図１１】 第２実施例によるＤＣ−ＤＣコンバータを
有する半導体集積回路の構成を示す回路図である。
有する半導体集積回路の構成を示す回路図である。
【図１２】 第３実施例によるＤＣ−ＤＣコンバータを
有する半導体集積回路の構成を示す回路図である。
有する半導体集積回路の構成を示す回路図である。
【図１３】 図１１および図１２の半導体集積回路にお
ける演算増幅回路の構成を示す回路図である。
ける演算増幅回路の構成を示す回路図である。
【図１４】 図１２の半導体集積回路におけるレベルシ
フタの構成を示す回路図である。
フタの構成を示す回路図である。
【図１５】 第４実施例によるＤＣ−ＤＣコンバータを
有する半導体集積回路の構成を示す回路図である。
有する半導体集積回路の構成を示す回路図である。
【図１６】 第５実施例によるＤＣ−ＤＣコンバータを
有する半導体集積回路の構成を示す回路図である。
有する半導体集積回路の構成を示す回路図である。
【図１７】 図１５および図１６の半導体集積回路にお
ける複合デバイスの構造を示す断面図である。
ける複合デバイスの構造を示す断面図である。
【図１８】 ＤＣ−ＤＣコンバータを有する従来の半導
体集積回路の構成を示すブロック図である。
体集積回路の構成を示すブロック図である。
【図１９】 第１の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示す回路図である。
従来の半導体集積回路の構成を示す回路図である。
【図２０】 第２の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示すブロック図である。
従来の半導体集積回路の構成を示すブロック図である。
【図２１】 第３の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示すブロック図である。
従来の半導体集積回路の構成を示すブロック図である。
【図２２】 第４の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示すブロック図である。
従来の半導体集積回路の構成を示すブロック図である。
【図２３】 第５の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示すブロック図である。
従来の半導体集積回路の構成を示すブロック図である。
【図２４】 第６の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示すブロック図である。
従来の半導体集積回路の構成を示すブロック図である。
【図２５】 第７の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示す回路図である。
従来の半導体集積回路の構成を示す回路図である。
【図２６】 第８の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示す回路図である。
従来の半導体集積回路の構成を示す回路図である。
【図２７】 図２４および図２５の半導体集積回路に用
いられるレベルシフタの構成を示す回路図である。
いられるレベルシフタの構成を示す回路図である。
【図２８】 図２６の半導体集積回路に用いられるレベ
ルシフタの構成を示す回路図である。
ルシフタの構成を示す回路図である。
【図２９】 図２７のレベルシフタを用いた従来の半導
体集積回路の具体例を示す回路図である。
体集積回路の具体例を示す回路図である。
【図３０】 第９の例のＤＣ−ＤＣコンバータを有する
従来の半導体集積回路の構成を示す回路図である。
従来の半導体集積回路の構成を示す回路図である。
【図３１】 第１０の例のＤＣ−ＤＣコンバータを有す
る従来の半導体集積回路の構成を示す回路図である。
る従来の半導体集積回路の構成を示す回路図である。
【図３２】 図３０および図３１における複合デバイス
の構造を示す断面図である。
の構造を示す断面図である。
【図３３】 従来のバイポーラトランジスタの構造を示
す断面図である。
す断面図である。
【図３４】 図３３のバイポーラトランジスタの不純物
分布図である。
分布図である。
【図３５】 従来のその他のバイポーラトランジスタの
構造を示す断面図である。
構造を示す断面図である。
【図３６】 図３５のバイポーラトランジスタの不純物
分布図である。
分布図である。
１，４１〜４３，５２ バイポーラトランジスタ、２
内部回路、３ 演算増幅回路、４，４０ レベルシフ
タ、５ 複合デバイス、１０ ＤＣ−ＤＣコンバータ、
１１ 半導体基板、２０，３１，３２，５１ ＰＭＯＳ
トランジスタ、１２１ 真性コレクタ領域、１４１ 真
性ベース領域、１４２ ベース電極接続領域、１４３
ベース・ドレイン兼用領域、Ｎ１ 外部電位供給ノー
ド、Ｎ２ 内部電位供給ノード、Ｎ３ 出力ノード、Ｎ
４ ノード。
内部回路、３ 演算増幅回路、４，４０ レベルシフ
タ、５ 複合デバイス、１０ ＤＣ−ＤＣコンバータ、
１１ 半導体基板、２０，３１，３２，５１ ＰＭＯＳ
トランジスタ、１２１ 真性コレクタ領域、１４１ 真
性ベース領域、１４２ ベース電極接続領域、１４３
ベース・ドレイン兼用領域、Ｎ１ 外部電位供給ノー
ド、Ｎ２ 内部電位供給ノード、Ｎ３ 出力ノード、Ｎ
４ ノード。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 21/8249 Ｈ０１Ｌ 27/06 １０１ Ｂ ３２１ Ｚ
Claims (10)
- 【請求項１】 半導体基板上に形成された半導体集積回
路装置であって、 外部から第１の電位を受ける第１の電位ノードと、 前記第１の電位よりも低い第２の電位を供給するための
第２の電位ノードと、 ＰチャネルＭＯＳトランジスタを含み、前記第２の電位
の供給を受ける内部回路手段と、 ベース電極およびコレクタ電極が共通接続され、それら
の電極がエミッタ電極よりも高い電位を受ける接続態様
で前記第１の電位ノードおよび前記第２の電位ノードの
間に接続された少なくとも１つのバイポーラトランジス
タを含み、前記第１の電位を前記第２の電位に変換し、
その変換された電位を前記第２の電位ノードに供給する
ためのトランジスタ手段とを備え、 前記バイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の真性コレクタ領域と、 前記真性コレクタ領域内に前記ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域と同時に形成された第１
導電型のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の真性ベース領域とを含む、半導体
集積回路装置。 - 【請求項２】 前記トランジスタ手段は、前記第１の電
位ノードと、前記第２の電位ノードとの間に直列に接続
された複数の前記バイポーラトランジスタを含む、請求
項１記載の半導体集積回路装置。 - 【請求項３】 半導体基板上に形成された半導体集積回
路装置であって、 外部から第１の電位を受ける第１の電位ノードと、 前記第１の電位よりも低い第２の電位を供給するための
第２の電位ノードと、 ＰチャネルＭＯＳトランジスタを含み、所定の基準電位
および前記第２の電位を受け、それらの電位の電位差を
増幅し、その増幅された電位差を示す電位を出力する演
算増幅手段と、 前記演算増幅手段の出力電位を受けるベース電極を有
し、コレクタ電極がエミッタ電極よりも高い電位を受け
る接続態様で前記第１の電位ノードおよび前記第２の電
位ノードの間に接続され、前記第２の電位ノードに前記
第２の電位を与えるためのバイポーラトランジスタとを
備え、 前記バイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の真性コレクタ領域と、 前記真性コレクタ領域内に前記ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域と同時に形成された第１
導電型のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の真性ベース領域とを含む、半導体
集積回路装置。 - 【請求項４】 半導体基板上に形成された半導体集積回
路装置であって、 外部から第１の電位を受ける第１の電位ノードと、 前記第１の電位よりも低い第２の電位を供給するための
第２の電位ノードと、 前記第２の電位を受け、その第２の電位をそれよりも所
定レベル低い第３の電位に変換し、その変換された第３
の電位を出力するレベルシフト手段と、 ＰチャネルＭＯＳトランジスタを含み、所定の基準電位
および前記第３の電位を受け、それらの電位の電位差を
増幅し、その増幅された電位差を示す電位を出力する演
算増幅手段と、 前記演算増幅手段の出力電位を受けるベース電極を有
し、コレクタ電極がエミッタ電極よりも高い電位を受け
る接続態様で前記第１の電位ノードおよび前記第２の電
位ノードの間に接続され、前記第２の電位ノードに前記
第２の電位を与えるためのバイポーラトランジスタとを
備え、 前記バイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の真性コレクタ領域と、 前記真性コレクタ領域内に前記ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域と同時に形成された第１
導電型のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の真性ベース領域とを含む、半導体
集積回路装置。 - 【請求項５】 前記レベルシフト手段は、 前記第３の電位が出力される出力ノードと、 ベース電極およびコレクタ電極が共通接続され、それら
の電極がエミッタ電極よりも高い電位を受ける接続態様
で前記第２の電位ノードおよび前記出力ノードの間に接
続された少なくとも１つの第２のバイポーラトランジス
タとを含み、 前記第２のバイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の第２の真性コレクタ領域
と、 前記第２の真性コレクタ領域内に前記ＰチャネルＭＯＳ
トランジスタのソース・ドレイン領域と同時に形成され
た第１導電型の第２のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の第２の真性ベース領域とを含む、
請求項４記載の半導体集積回路装置。 - 【請求項６】 半導体基板上に形成された半導体集積回
路装置であって、 外部から第１の電位を受ける第１の電位ノードと、 前記第１の電位よりも低い第２の電位を供給するための
第２の電位ノードと、 前記第２の電位を受け、その第２の電位をそれよりも所
定レベル低い第３の電位に変換し、その変換された第３
の電位を出力するレベルシフト手段と、 所定の基準電位および前記第３の電位を受け、それらの
電位の電位差を増幅し、その増幅された電位差を示す電
位を出力する演算増幅手段と、 前記演算増幅手段の出力電位を受けるゲート電極を有
し、ソース電極が前記第１の電位を受けるＰチャネルＭ
ＯＳトランジスタと、 前記ＰチャネルＭＯＳトランジスタのドレイン電極と接
続されたベース電極を有し、コレクタ電極がエミッタ電
極よりも高い電位を受ける接続態様で前記第１の電位ノ
ードおよび前記第２の電位ノードの間に接続され、前記
第２の電位ノードに前記第２の電位を与えるためのバイ
ポーラトランジスタとを備え、 前記バイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の真性コレクタ領域と、 前記真性コレクタ領域内に前記ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域と同時に形成された第１
導電型のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の真性ベース領域とを含む、半導体
集積回路装置。 - 【請求項７】 前記レベルシフト手段は、 前記第３の電位が出力される出力ノードと、 ベース電極およびコレクタ電極が共通接続され、それら
の電極がエミッタ電極よりも高い電位を受ける接続態様
で前記第２の電位ノードおよび前記出力ノードの間に接
続された少なくとも１つの第２のバイポーラトランジス
タとを含み、 前記第２のバイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の第２の真性コレクタ領域
と、 前記第２の真性コレクタ領域内に前記ＰチャネルＭＯＳ
トランジスタのソース・ドレイン領域と同時に形成され
た第１導電型の第２のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の第２の真性ベース領域とを含む、
請求項６記載の半導体集積回路装置。 - 【請求項８】 半導体基板上に形成された半導体集積回
路装置であって、 外部から第１の電位を受ける第１の電位ノードと、 前記第１の電位よりも低い第２の電位を供給するための
第２の電位ノードと、 前記第２の電位を規定するための第３の電位を受ける第
３の電位ノードと、 前記第３の電位を受け、その第３の電位をそれよりも所
定レベル低い第４の電位に変換し、その変換された第４
の電位を出力するレベルシフト手段と、 所定の基準電位および前記第４の電位を受け、それらの
電位の電位差を増幅し、その増幅された電位差を示す電
位を出力する演算増幅手段と、 前記演算増幅手段の出力電位を受けるゲート電極を有
し、ソース電極が前記第１の電位を受け、ドレイン電極
から前記第３の電位ノードに第３の電位を与えるＰチャ
ネルＭＯＳトランジスタと、 前記第３の電位ノードを介して前記ＰチャネルＭＯＳト
ランジスタのドレイン電極と接続されたベース電極を有
し、コレクタ電極がエミッタ電極よりも高い電位を受け
る接続態様で前記第１の電位ノードおよび前記第２の電
位ノードの間に接続され、前記第２の電位ノードに前記
第２の電位を与えるためのバイポーラトランジスタとを
備え、 前記バイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の真性コレクタ領域と、 前記真性コレクタ領域内に前記ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域と同時に形成された第１
導電型のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の真性ベース領域とを含む、半導体
集積回路装置。 - 【請求項９】 前記レベルシフト手段は、 前記第４の電位が出力される出力ノードと、 ベース電極およびコレクタ電極が共通接続され、それら
の電極がエミッタ電極よりも高い電位を受ける接続態様
で前記第２の電位ノードおよび前記出力ノードの間に接
続された少なくとも１つの第２のバイポーラトランジス
タとを含み、 前記第２のバイポーラトランジスタは、 イオン注入により第１導電型の前記半導体基板に形成さ
れた第２導電型の均一な濃度の第２の真性コレクタ領域
と、 前記第２の真性コレクタ領域内に前記ＰチャネルＭＯＳ
トランジスタのソース・ドレイン領域と同時に形成され
た第１導電型の第２のベース電極接続領域と、 前記半導体基板の全面にイオンを注入することにより形
成された第１導電型の第２の真性ベース領域とを含む、
請求項８記載の半導体集積回路装置。 - 【請求項１０】 前記バイポーラトランジスタのベース
電極接続領域が、前記ＰチャネルＭＯＳトランジスタの
ドレイン領域を兼ねる、請求項６、７、８または９のい
ずれかに記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29676094A JPH08153852A (ja) | 1994-11-30 | 1994-11-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29676094A JPH08153852A (ja) | 1994-11-30 | 1994-11-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153852A true JPH08153852A (ja) | 1996-06-11 |
Family
ID=17837771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29676094A Pending JPH08153852A (ja) | 1994-11-30 | 1994-11-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134624A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | 半導体集積回路 |
-
1994
- 1994-11-30 JP JP29676094A patent/JPH08153852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134624A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |