JPH08153866A

JPH08153866A - 固体撮像素子及びその製造方法

Info

Publication number: JPH08153866A
Application number: JP6292530A
Authority: JP
Inventors: Atsushi Kamashita; 敦釜下
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1994-11-28
Filing date: 1994-11-28
Publication date: 1996-06-11

Abstract

(57)【要約】【目的】微細化しても飽和時の信号出力の低下及び光
感度の低下が小さい、画素としてＭＯＳ型静電誘導トラ
ンジスタを備えた固体撮像素子を提供する。【構成】半導体基体１表面には、ＭＯＳゲート構造が
形成されている。半導体基体１表面と実質的に平行にソ
ース・ドレイン電流が流れるように、半導体基体１内に
ソース拡散領域２及びドレイン拡散領域３が形成されて
いる。ソース拡散領域２及びドレイン拡散領域３の半導
体基体１表面に垂直な方向の深さＤ_S，Ｄ_Dが、それぞれ
ゲート電極７のゲート長Ｌ_Gの２／５より大きくされて
いる。ソース拡散領域２とゲート電極７との重なりΔＬ
１及びドレイン拡散領域３とゲート電極７との重なりΔ
Ｌ２が、それぞれゲート電極７のゲート長Ｌ_Gの１／５
以下とされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素としてＭＯＳ型静
電誘導トランジスタを備えた固体撮像素子に関するもの
である。

【０００２】

【従来の技術】近年、固体撮像素子が業務用及び一般用
に広く用いられている。

【０００３】特に、ＣＣＤ（ＣｈａｒａｇｅＣｏｕｐ
ｌｅｄＤｅｖｉｃｅ）は、Ｓ／Ｎ・ダイナミックレン
ジの向上と同時に多画素化・小型化が進み、現在最も多
く用いられている。

【０００４】しかし、ＣＣＤでは、更に多画素化・小型
化すると、開口率・飽和電荷量の低下によってダイナミ
ックレンジ・Ｓ／Ｎが減少するという問題がある。

【０００５】そこで、各画素を増幅機能を持った素子で
構成した固体撮像素子が種々提案されている。これらの
固体撮像素子では、画素が小さくなっても画素のゲイン
を上げることにより大きな信号出力を取り出せるという
利点があり、微細化しても高ダイナミックレンジ、高Ｓ
／Ｎを得られる素子として期待されている。

【０００６】これらの増幅型固体撮像素子のうち、画素
をＭＯＳ型静電誘導トランジスタで構成した固体撮像素
子が、ＣＭＤ（ＣｈａｒａｇｅＭｏｄｕｌａｔｉｏｎ
Ｄｅｖｉｃｅ）として提案されている（特開昭６０−
２２９３６８号公報参照）。この固体撮像素子は、構造
が簡単なため微細化が容易であること、非破壊読み出し
が可能であること、受光部を完全空乏化できるため残像
が少ないこと等の特徴がある。

【０００７】次に、画素としてＭＯＳ型静電誘導トラン
ジスタを備えた従来の固体撮像素子の一例について、図
６及び図７を参照して説明する。

【０００８】図６は、この従来の固体撮像素子の一画素
を構成するＭＯＳ型静電誘導トランジスタの断面図であ
り、図７はこの従来の固体撮像素子の製造工程を示す図
である。

【０００９】図６に示すように、従来のＭＯＳ型静電誘
導トランジスタは、半導体基体１表面に形成したＭＯＳ
ゲート構造を有するとともに、半導体基体１表面と実質
的に平行にソース・ドレイン電流が流れるように半導体
基体１内に形成したソース拡散領域２及びドレイン拡散
領域３を有している。半導体基体１は、高抵抗（すなわ
ち、不純物濃度の低い）Ｐ型Ｓｉ基板４と、この高抵抗
Ｐ型Ｓｉ基板４上に堆積されたエピタキシャル層である
高抵抗Ｎ型Ｓｉ層５とから構成されている。ソース拡散
領域２及びドレイン拡散領域３は、互いに間隔をあけて
高抵抗Ｎ型Ｓｉ層５の表面側に高濃度のＮ型拡散領域と
して形成されている。ソース拡散領域２とドレイン拡散
領域３との間においてエピタキシャル層５の表面にゲー
ト酸化膜６を介してポリシリコンからなるゲート電極７
が設けられ、これらがＭＯＳゲート構造を構成してい
る。ゲート電極７は、リンケイ酸ガラス（ＰＳＧ）等か
らなる層間絶縁膜８で覆われている。なお、図６中、９
は、ソース拡散領域２に接合してソース電極を形成する
とともに配線パターンとなるアルミ配線である。

【００１０】そして、この従来の固体撮像素子における
ＭＯＳ型静電誘導トランジスタは、図７に示す工程によ
り製造されていた。

【００１１】すなわち、まず、高抵抗Ｐ型Ｓｉ基板４上
に高抵抗Ｎ型Ｓｉ層５をエピタキシャル成長させる（図
７（ａ））。次に、高抵抗Ｎ型Ｓｉ層５の表面に熱酸化
によってゲート酸化膜６を形成し、その上にポリシリコ
ン層を形成した後、このポリシリコン層上にホトリソグ
ラフィによりゲート電極を形成するためのレジスト膜１
０を形成し、エッチングにより不要なポリシリコン層を
除去して、ポリシリコンからなるゲート電極７を形成す
る（図７（ｂ））。次に、ソース拡散領域２及びドレイ
ン拡散領域３を形成するために、ゲート電極７をマスク
としてＮ型不純物（ドナー）をＮ型Ｓｉ層５内へ一般的
な加速エネルギー（１０〜２００ｋｅＶ）でイオン注入
する（図７（ｃ））。次に、これをアニールすることに
よって注入した不純物を電気的に活性化してソース拡散
領域２及びドレイン拡散領域３を形成する。その後、ゲ
ート電極７を形成するために用いたレジスト膜１０を除
去し、ゲート電極７及びゲート酸化膜６上にリンケイ酸
ガラス（ＰＳＧ）を堆積し、Ｓ０Ｇ（スピン・オン・グ
ラス）を塗布した後にキュアすることによって、層間絶
縁膜８が形成される（図７（ｄ））。次に、ホトリソグ
ラフィにより層間絶縁膜８上にレジスト膜を形成して、
ソース拡散領域２及びドレイン拡散領域３にそれぞれ接
合するソース電極及びドレイン電極を形成するためのコ
ンタクト孔をエッチングにより層間絶縁膜８に形成す
る。その後、このコンタクト孔の形成に用いたレジスト
膜を除去してから、ソース電極及びドレイン電極をそれ
ぞれ形成するとともに配線パターンとなるアルミ配線９
が前記コンタクト孔内及び層間絶縁膜８上に形成され、
図６に示す画素としてＭＯＳ型静電誘導トランジスタを
備えた従来の固体撮像素子が得られる。

【００１２】

【発明が解決しようとする課題】しかし、本件発明者の
研究によって、画素としてＭＯＳ型静電誘導トランジス
タを備えた図６に示す前記従来の固体撮像素子では、図
７に関連して説明した工程で製造されており特に不純物
のイオン注入の際に一般的なエネルギー（１０〜２００
ｋｅＶ）が用いられていたので、ソース拡散領域２の半
導体基体１表面に垂直な方向の深さＤ_S及びドレイン拡
散領域３の半導体基体１表面に垂直な方向の深さＤ
_D（＝Ｄ_S）がゲート電極７の半導体基体１表面と平行な
方向の長さＬ_Gに対してかなり小さいことから、スケー
リング則に基づいて微細化すると飽和時の信号出力の低
下及び光感度の低下が大きくなるという問題があること
が判明した。

【００１３】本発明は、このような本件発明者により新
たに見出された課題を解決しようとするもので、微細化
しても飽和時の信号出力の低下及び光感度の低下が小さ
い、画素としてＭＯＳ型静電誘導トランジスタを備えた
固体撮像素子を提供すること、並びにその固体撮像素子
を製造するのに適した製造方法を提供することを目的と
する。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明の第１の態様による固体撮像素子は、半導体
基体表面に形成したＭＯＳゲート構造を有するととも
に、前記半導体基体表面と実質的に平行にソース・ドレ
イン電流が流れるように前記半導体基体内に形成したソ
ース拡散領域及びドレイン拡散領域を有するＭＯＳ型静
電誘導トランジスタを、画素として備えた固体撮像素子
において、前記ソース拡散領域及び前記ドレイン拡散領
域の前記半導体基体表面に垂直な方向の深さをそれぞ
れ、前記ＭＯＳゲート構造を構成するゲート電極の前記
半導体基体表面と平行な方向の長さの２／５より大きく
し、前記ソース拡散領域と前記ゲート電極との重なり及
び前記ドレイン拡散領域と前記ゲート電極との重なりを
それぞれ、前記ゲート電極の前記半導体基体表面と平行
な長さの１／５以下としたものである。特に、前記ソー
ス拡散領域及び前記ドレイン拡散領域の前記半導体基体
表面に垂直な方向の深さをそれぞれ、前記ＭＯＳゲート
構造を構成するゲート電極の前記半導体基体表面と平行
な方向の長さの１／２より大きくすることが望ましい。
また、特に、前記ソース拡散領域と前記ゲート電極との
重なり及び前記ドレイン拡散領域と前記ゲート電極との
重なりをそれぞれ、前記ゲート電極の前記半導体基体表
面と平行な長さの１／１０以下とすることが望ましい。

【００１５】本発明の第２の態様による固体撮像素子
は、前記第１の態様による固体撮像素子において、前記
ソース拡散領域が、不純物濃度の高い高濃度領域と、該
高濃度領域に対する前記ドレイン拡散領域の側に形成さ
れた不純物濃度の低い低濃度領域とからなり、前記ドレ
イン拡散領域が、不純物濃度の高い高濃度領域と、該高
濃度領域に対する前記ソース拡散領域の側に形成された
不純物濃度の低い低濃度領域とからなるものである。

【００１６】本発明の第３の態様による固体撮像素子
は、前記第１又は第２の態様による固体撮像素子におい
て、前記半導体基体が第１導電型の半導体基板と該半導
体基板上に堆積された第２導電型のエピタキシャル層と
からなり、前記ソース拡散領域及び前記ドレイン拡散領
域が第２導電型であるものである。

【００１７】本発明の第４の態様による固体撮像素子の
製造方法は、前記第３の態様による固体撮像素子の製造
方法であって、第１導電型の半導体基板の表面に第２導
電型の半導体をエピタキシャル成長させてエピタキシャ
ル層を形成する工程と、該エピタキシャル層表面にゲー
ト酸化膜を形成する工程と、該ゲート酸化膜上にゲート
電極を形成する工程と、該ゲート電極をマスクとして第
２の導電型の不純物を前記エピタキシャル層内に高エネ
ルギー注入し更にアニールしてソース拡散領域及びドレ
イン拡散領域を形成する工程とを含むものである。

【００１８】

【作用】まず、画素としてＭＯＳ型静電誘導トランジス
タを備えた固体撮像素子の特性に関して、図８及び図９
を参照して説明する。

【００１９】図８は、この固体撮像素子の一画素を構成
するＭＯＳ型静電誘導トランジスタの断面の概略を示す
特性説明図である。図９は、図８中のＡ−Ａ’線に沿っ
た断面のポテンシャル分布を示す図である。

【００２０】この固体撮像素子は、前述した図６に示す
従来の固体撮像素子と同様に、半導体基体表面１に形成
したＭＯＳゲート構造を有するとともに、半導体基体表
面１と実質的に平行にソース・ドレイン電流１０６が流
れるように半導体基体１内に形成したソース拡散領域２
及びドレイン拡散領域３を有するＭＯＳ型静電誘導トラ
ンジスタを、画素として備えている。

【００２１】なお、図８において、前述した図６と同一
構成要素には同一符号を付し、その説明は省略する。図
８中、１０１は高抵抗Ｐ型Ｓｉ基板４に基板電極（図示
せず）を介して基板電位Ｖ_SUBを印加するための基板端
子、１０２はドレイン拡散領域３にドレイン電極（図示
せず）を介してドレイン電位Ｖ_Dを印加するためのドレ
イン端子、１０３はソース拡散領域２にソース電極（図
示せず）を介してソース電位Ｖ_Sを印加するためのソー
ス端子、１０４はゲート電極７にゲート電位Ｖ_Gを印加
するためのゲート端子、１０５はゲート電極７の下に蓄
積された正孔、１０６はソース・ドレイン電流を示す。

【００２２】いわゆる蓄積時には、ゲート端子１０４と
基板端子１０１をソース端子１０３に対して負にバイア
スし、ソース端子１０３に対してドレイン端子１０２を
正にバイアスする。このときの光入射前の図８中のＡ−
Ａ’線に沿った断面のエピタキシャル層５中のポテンシ
ャル分布は、図９中の曲線５１で示すようになる。

【００２３】このようなバイアス状態においてエピタキ
シャル層５内に光が入射すると、発生した電子−正孔対
のうち電子は正バイアスのソース拡散領域２及びドレイ
ン拡散領域３に吸収される。一方、エピタキシャル層５
内において、図９中のポテンシャルピーク５１ａの位置
より深い位置に発生した正孔は基板４に吸収され、ポテ
ンシャルピーク５１ａの位置より浅い位置で発生した正
孔はゲート電極７下に蓄積される（図８中１０５）。こ
のゲート電極７下に蓄積された正孔１０５によってエピ
タキシャル層５内のポテンシャル分布が図９中の曲線５
２で示すように変化し、ポテンシャルピーク５１ａがポ
テンシャルピーク５２ａに上昇する。このことは、ソー
ス・ドレイン間を流れる電子にとっては、ポテンシャル
が下がり、流れやすくなったことを意味する。つまり、
ゲート下に蓄積される、光生成した正孔１０５の量に応
じてソース・ドレイン電流１０６が変調され、信号とし
て検出される。

【００２４】したがって、図９に示したポテンシャルピ
ーク５１ａが、エピタキシャル層５の表面位置５ａから
深い位置にある方が、同じ光照射量でもより多くの光生
成した正孔をゲート下に蓄積できるため光感度が高くな
る。また、前記ポテンシャルピーク５１ａが高い方が正
孔の飽和蓄積量が多くなり、したがって、飽和時の信号
出力が大きくなる。

【００２５】本件発明者の研究により、このような知見
に加えて以下の知見も得られた。

【００２６】すなわち、図６に示す従来の固体撮像素子
をスケーリング則に従って微細化すると、スケーリング
則に従って前記ポテンシャルピーク５１ａの位置が浅く
なるとともに前記ポテンシャルピーク５１ａが低くなる
ために、光感度と飽和時の信号出力が小さくなることが
判明した。

【００２７】さらに、従来に比べてソース拡散領域２及
びドレイン拡散領域３の縦方向拡散の深さ（すなわち、
半導体基体表面１に垂直な方向の深さ）Ｄ_S，Ｄ_Dを深く
すれば、ソース拡散領域２及びドレイン拡散領域３にか
かっている正バイアスが従来より深い部分まで及ぶよう
になるため、ポテンシャルピーク５１ａの位置が深くな
るとともにポテンシャルピーク５１ａのレベルが高くな
ることが判明した。ただし、ソース拡散領域２及びドレ
イン拡散領域３の横方向拡散も同様に深くしてしまうと
（すなわち、ソース拡散領域２とゲート電極７との重な
りΔＬ１及びドレイン拡散領域３とゲート電極７との重
なりΔＬ２を大きくしてしまうと）、実効ゲート長
Ｌ_G’が短くなることによってポテンシャルピーク５１
ａの位置が浅くなる効果と相殺され、十分な効果が得ら
れないことが判明した。

【００２８】したがって、従来に比べてソース拡散領域
２及びドレイン拡散領域３の半導体基体表面１に垂直な
方向の深さＤ_S，Ｄ_Dを深くするとともに、ソース拡散領
域２とゲート電極７との重なりΔＬ１及びドレイン拡散
領域３とゲート電極７との重なりΔＬ２をさほど大きく
しないことによって、微細化しても飽和時の信号出力の
低下及び光感度の低下が小さくなることが判明した。

【００２９】本発明は、このような知見に基づくもので
ある。

【００３０】本発明の第１乃至第３の態様による固体撮
像素子によれば、ソース拡散領域及びドレイン拡散領域
の半導体基体表面に垂直な方向の深さがそれぞれ、ゲー
ト電極の半導体基体表面と平行な方向の長さの２／５よ
り大きくされ、ソース拡散領域とゲート電極との重なり
及びドレイン拡散領域とゲート電極との重なりがそれぞ
れ、ゲート電極の半導体基体表面と平行な長さの１／５
以下とされているので、前述した知見により、微細化し
ても従来に比べて飽和時の信号出力の低下及び光感度の
低下が小さくなる。なお、前記各拡散領域の深さを２／
５より大きくし前記各重なりを１／５以下としているの
は、従来に比べてポテンシャルピークの位置が深くなっ
て実用的な効果が得られることによる。特に、前記各拡
散領域の深さを１／２より大きくするとともに前記各重
なりを１／１０以下にすると、その効果が一層大きくな
るので、望ましい。

【００３１】また、本発明の第２の態様による固体撮像
素子によれば、いわゆるＬＤＤ構造が採用されているの
で、ホットエレクトロン効果を防止することができる。

【００３２】また、本発明の第３の態様による固体撮像
素子によれば、半導体基体が第１導電型の半導体基板と
該半導体基板上に堆積された第２導電型のエピタキシャ
ル層とから構成され、ソース拡散領域及びドレイン拡散
領域が第２導電型であるので、ゲート電極の下に過剰に
蓄積された電荷を半導体基板にオーバーフローさせるこ
とができ、ブルーミングを防止することができる。

【００３３】さらに、本発明の第４の態様による製造方
法によれば、ゲート電極をマスクとして第２導電型の不
純物をエピタキシャル層内に注入してソース拡散領域及
びドレイン拡散領域を形成するに際して高エネルギー注
入しているので、各拡散領域の横方向の拡散を抑えなが
ら深い拡散を形成でき、本発明の第３の態様による固体
撮像素子の製造に適している。なお、高エネルギーとし
て、５００ｋｅＶ以上のエネルギーで不純物を注入する
ことが望ましい。

【００３４】

【実施例】以下、本発明の一実施例による固体撮像素子
について、図１を参照して説明する。

【００３５】図１は、この固体撮像素子の一画素を構成
するＭＯＳ型静電誘導トランジスタの断面図である。な
お、図１において、図６と対応する構成要素には同一符
号を付している。

【００３６】図１に示すように、このＭＯＳ型静電誘導
トランジスタは、半導体基体１表面に形成したＭＯＳゲ
ート構造を有するとともに、半導体基体１表面と実質的
に平行にソース・ドレイン電流が流れるように半導体基
体１内に形成したソース拡散領域２及びドレイン拡散領
域３を有している。半導体基体１は、高抵抗（すなわ
ち、不純物濃度の低い）Ｐ型Ｓｉ基板４と、この高抵抗
Ｐ型Ｓｉ基板４上に堆積されたエピタキシャル層である
高抵抗Ｎ型Ｓｉ層５とから構成されている。ソース拡散
領域２及びドレイン拡散領域３は、互いに間隔をあけて
高抵抗Ｎ型Ｓｉ層５の表面側に高濃度のＮ型拡散領域と
して形成されている。ソース拡散領域２とドレイン拡散
領域３との間においてエピタキシャル層５の表面にゲー
ト酸化膜６を介してポリシリコンからなるゲート電極７
が設けられ、これらがＭＯＳゲート構造を構成してい
る。ゲート電極７は、リンケイ酸ガラス（ＰＳＧ）等か
らなる層間絶縁膜８で覆われている。なお、図１中、９
は、ソース拡散領域２に接合してソース電極を形成する
とともに配線パターンとなるアルミ配線である。

【００３７】そして、この固体撮像素子では、図６に示
した従来の固体撮像素子と異なり、ソース拡散領域２及
びドレイン拡散領域３の半導体基体１表面に垂直な方向
の深さＤ_S，Ｄ_Dがそれぞれ、ゲート電極７の半導体基体
１表面と平行な方向の長さ（ゲート長）Ｌ_Gの２／５よ
り大きくされ、ソース拡散領域２とゲート電極７との重
なりΔＬ１及びドレイン拡散領域３とゲート電極７との
重なりΔＬ２がそれぞれ、ゲート電極７の半導体基体１
表面と平行な長さＬ_Gの１／５以下とされている。

【００３８】なお、前記深さＤ_S，Ｄ_Dを１／２以上と
し、前記重なりΔＬ１，ΔＬ２を１／１０以下とするこ
とが、特に望ましい。

【００３９】また、Ｄ_S＝Ｄ_DとしてもよいしＤ_S≠Ｄ_Dと
してもよく、また、ΔＬ１＝ΔＬ２としてもよいしΔＬ
１≠ΔＬ２としてもよい。

【００４０】図１に示す固体撮像素子によれば、ソース
拡散領域２及びドレイン拡散領域３の半導体基体１表面
に垂直な方向の深さＤ_S，Ｄ_Dがそれぞれゲート長Ｌ_Gの
２／５より大きくされ、ソース拡散領域２とゲート電極
７との重なりΔＬ１及びドレイン拡散領域３とゲート電
極７との重なりΔＬ２がそれぞれゲート長Ｌ_Gの１／５
以下とされているので、前述した知見により、微細化し
ても従来に比べて飽和時の信号出力の低下及び光感度の
低下が小さくなる。

【００４１】なお、図１において、高抵抗Ｐ型Ｓｉ基板
４に代えて低抵抗（すなわち、不純物濃度の高い）Ｎ型
Ｓｉ基板を用いることも可能である。しかし、この場合
には、ゲート電極の下に過剰に蓄積された電荷を半導体
基板にオーバーフローさせることができず、ブルーミン
グが生じ、望ましくない。この点、図１の場合には、ゲ
ート電極の下に過剰に蓄積された電荷を半導体基板にオ
ーバーフローさせることができ、ブルーミングを防止す
ることができるので、望ましい。

【００４２】次に、図１に示す固体撮像素子を微細化し
た具体的な固体撮像素子の製造方法の一例について、図
２を参照して説明する。図２は、図１に示す固体撮像素
子を微細化した具体的な固体撮像素子の製造工程を示す
図である。

【００４３】まず、面方位（１００）、比抵抗１００〜
２００Ω・ｃｍ（不純物濃度約３×１０¹³ｃｍ^-3）のＰ
型ＣＺシリコンウエハ（高抵抗Ｐ型Ｓｉ基板４に相当）
上に、不純物濃度５×１０¹³ｃｍ^-3のＮ型層（高抵抗Ｎ
型Ｓｉ層５に相当）を７μｍエピタキシャル成長させる
（図２（ａ））。次に、このエピタキシャル層５の表面
に９００゜Ｃ、１７分のウエット酸化によって５０ｎｍ
のゲート酸化膜６を形成し、その上に厚さ４００ｎｍの
ポリシリコン層を形成した後、このポリシリコン層上に
ホトリソグラフィによりゲート電極を形成するためのレ
ジスト膜１０を形成し、エッチングにより不要なポリシ
リコン層を除去して、厚さ４００ｎｍ、ゲート長Ｌ_G＝
２μｍのポリシリコンからなるゲート電極７を形成する
（図２（ｂ））。次に、ソース拡散領域２及びドレイン
拡散領域３を形成するために、ゲート電極７をマスクと
してＮ型不純物（ドナー）である砒素⁷⁵Ａｓ⁺をエピタ
キシャル層５内へ高加速エネルギー１．５ＭｅＶ、ドー
ズ量３×１０¹⁵ｃｍ^-2でイオン注入する（図２
（ｃ））。次に、これを９５０゜Ｃで３０分間アニール
することによって注入した不純物を電気的に活性化して
ソース拡散領域２及びドレイン拡散領域３を形成する。
その後、ゲート電極７を形成するために用いたレジスト
膜１０を除去し、ゲート電極７及びゲート酸化膜６上に
リンケイ酸ガラス（ＰＳＧ）をＣＶＤ法で堆積し、Ｓ０
Ｇ（スピン・オン・グラス）を１００ｎｍ塗布した後に
キュアすることによって、層間絶縁膜８が形成される
（図２（ｄ））。次に、ホトリソグラフィにより層間絶
縁膜８上にレジスト膜を形成して、ソース拡散領域２及
びドレイン拡散領域３にそれぞれ接合するソース電極及
びドレイン電極を形成するためのコンタクト孔をエッチ
ングにより層間絶縁膜８に形成する。その後、このコン
タクト孔の形成に用いたレジスト膜を除去してから、ソ
ース電極及びドレイン電極をそれぞれ形成するとともに
配線パターンとなるアルミ配線９が、スパッタでアルミ
を１μｍ堆積してパターニングすることによって、前記
コンタクト孔内及び層間絶縁膜８上に形成され、図１に
示す画素としてＭＯＳ型静電誘導トランジスタを備えた
固体撮像素子として、具体的な固体撮像素子が得られ
る。

【００４４】なお、以上説明した製造方法では、ゲート
電極７をマスクとして不純物をエピタキシャル層５内に
注入してソース拡散領域２及びドレイン拡散領域３を形
成するに際して１．５ＭｅＶという高エネルギーで注入
しているので、各拡散領域２，３の横方向の拡散を抑え
ながら深い拡散を形成できるものである。なお、高エネ
ルギーとして、５００ｋｅＶ以上のエネルギーで不純物
を注入することが望ましいが、そのエネルギーは各拡散
領域２，３の深さ等の設計値に応じて選定される。

【００４５】この図１に示す固体撮像素子を微細化した
具体的な固体撮像素子では、ゲート長Ｌ_Gは２．４μ
ｍ、ソース拡散領域２及びドレイン拡散領域３の深さＤ
_S，Ｄ_Dはそれぞれ１μｍ、重なりΔＬ１，ΔＬ２はそれ
ぞれ０．２μｍである。なお、Ｄ_S／Ｌ_G＝Ｄ_D／Ｌ_G＝
２．０８／５であり、ΔＬ１／Ｌ_G＝ΔＬ２／Ｌ_G＝０．
４１７／５である。

【００４６】この具体的な固体撮像素子の図１中のＡ−
Ａ’線に沿った断面のポテンシャル分布を、図３中に曲
線１００，１０１として示す。図３中の曲線１００は、
ソース電位Ｖ_Sとしてソース拡散領域２に０Ｖを印加
し、ドレイン電位Ｖ_Dとしてドレイン拡散領域３に＋３
Ｖを印加し、ゲート電位Ｖ_Gとしてゲート電極７に−６
Ｖを印加し、基板電位Ｖ_SUBとして基板４に−５Ｖを印
加した場合（すなわち、蓄積時）における、光入射前の
ポテンシャル分布を示す。また、図３中の曲線１０１
は、ソース電位Ｖ_Sとしてソース拡散領域２に０Ｖを印
加し、ドレイン電位Ｖ_Dとしてドレイン拡散領域３に＋
３Ｖを印加し、ゲート電位Ｖ_Gとしてゲート電極７に−
２Ｖを印加し、基板電位Ｖ_SUBとして基板４に−５Ｖを
印加した場合（すなわち、読み出し時。ただし、蓄積時
に光が入射しなかったものとする）における、ポテンシ
ャル分布を示す。

【００４７】前述した図１に示す固体撮像素子を微細化
した具体的な固体撮像素子の場合、図３中の曲線１００
からわかるように、ポテンシャルピーク１００ａの位置
は、エピタキシャル層５の表面位置５ａからの深さが
２．５μｍの位置となっているとともに、ポテンシャル
ピーク１００ａのレベルは、後述するポテンシャルピー
ク２００ａのレベルより大きくなっている。

【００４８】次に、比較のために、図６に示す従来の固
体撮像素子をスケーリング則に従って微細化した具体的
な固体撮像素子の図６中のＡ−Ａ’線に沿った断面のポ
テンシャル分布も、図３中に曲線２００，２０１として
示す。

【００４９】この図６に示す従来の固体撮像素子を微細
化した具体的な固体撮像素子は、前述した図１に示す固
体撮像素子を微細化した具体的な固体撮像素子とは、砒
素を ⁷⁵Ａｓ⁺をエピタキシャル層５内へイオン注入する
際の加速エネルギーを１．５ＭｅＶではなく１２０ｋｅ
Ｖに変えたのみであり、他の条件は全く同一として製造
されるものである。

【００５０】この図６に示す固体撮像素子を微細化した
具体的な固体撮像素子では、ゲート長Ｌ_Gは２．４μ
ｍ、ソース拡散領域２及びドレイン拡散領域３の深さＤ
_S，Ｄ_Dはそれぞれ０．３μｍ、重なりΔＬ１，ΔＬ２は
それぞれ０．２μｍである。なお、Ｄ_S／Ｌ_G＝Ｄ_D／Ｌ_G
＝０．６２５／５であり、ΔＬ１／Ｌ_G＝ΔＬ２／Ｌ_G＝
０．４１７／５である。

【００５１】なお、図３中の曲線２００は、図３中の曲
線１００と同様に、ソース電位Ｖ_Sとしてソース拡散領
域２に０Ｖを印加し、ドレイン電位Ｖ_Dとしてドレイン
拡散領域３に＋３Ｖを印加し、ゲート電位Ｖ_Gとしてゲ
ート電極７に−６Ｖを印加し、基板電位Ｖ_SUBとして基
板４に−５Ｖを印加した場合（すなわち、蓄積時）にお
ける、光入射前のポテンシャル分布を示す。また、図３
中の曲線２０１は、図３中の曲線１０１と同様に、ソー
ス電位Ｖ_Sとしてソース拡散領域２に０Ｖを印加し、ド
レイン電位Ｖ_Dとしてドレイン拡散領域３に＋３Ｖを印
加し、ゲート電位Ｖ_Gとしてゲート電極７に−２Ｖを印
加し、基板電位Ｖ_SUBとして基板４に−５Ｖを印加した
場合（すなわち、読み出し時。ただし、蓄積時に光が入
射しなかったものとする）における、ポテンシャル分布
を示す。

【００５２】前述した図６に示す固体撮像素子を微細化
した具体的な固体撮像素子の場合、図３中の曲線２００
からわかるように、ポテンシャルピーク２００ａの位置
は、エピタキシャル層５の表面位置５ａからの深さが
２．０μｍの位置となっている。

【００５３】以上説明したように、ポテンシャルピーク
１００ａのレベルがポテンシャルピーク２００ａのレベ
ルより大きくなっているので、既に説明した知見から、
前述した図１に示す固体撮像素子を微細化した具体的な
固体撮像素子では、前述した図６に示す固体撮像素子を
微細化した具体的な固体撮像素子に比べて、正孔の飽和
蓄積量が多くなり、飽和時の信号出力が大きくなること
は明らかである。

【００５４】次に、ポテンシャルピーク１００ａの深さ
２．５μｍがポテンシャルピーク２００ａの深さ２．０
μｍに対して深くなっていることによって光感度がどの
ように変化するかについて、図４を参照して説明する。

【００５５】図４は、図１及び図６に示す一画素のＭＯ
Ｓ型静電誘導トランジスタの等価回路を示す。図４にお
いて、Ｖ_Gはゲート電位、Ｖ_OUTは信号出力（すなわち、
ソース電位Ｖ_S）、Ｖ_SUBは基板電位、Ｑｐｈはゲート電
極７下に蓄積される光生成された正孔の電荷、Ｃ_OXはゲ
ート酸化膜６の容量、Ｃ_Jはエピタキシャル層５と基板
４との間の接合容量、Ｃ_Sは空乏化によるエピタキシャ
ル層５の容量を示す。

【００５６】暗時と明時の信号出力の差（すなわち、暗
時と明時のソース電位の差）をΔＶ _OUTとし、暗時と明
時のゲート電位の差をΔＶ_G（ｈν）とすると、図４か
らわかるように、次式（１），（２）が成立する。

【００５７】 ΔＶ_OUT＝｛１／（１＋Ｃ_J／Ｃ_S＋Ｃ_J／Ｃ_OX）｝・ΔＶ_G（ｈν） …（１） ΔＶ_G（ｈν）＝Ｑｐｈ／Ｃ_OX …（２）Ｃ_Jは十分に小さいので、式（１），（２）より次式
（３）が成立する。

【００５８】 ΔＶ_OUT＝ΔＶ_G（ｈν）＝Ｑｐｈ／Ｃ_OX …（３）ここで、図１及び図６中のＡ−Ａ’線に沿った断面のポ
テンシャルピークの位置が、深さ２．５μｍである場合
の電荷ＱｐｈをＱｐｈ（２．５）とし、深さ２．０μｍ
である場合の電荷ＱｐｈをＱｐｈ（２．０）とすると、
実験的に、基準光源としてＡ光源を用いかつ赤外線カッ
トフィルターを用いた場合には、ほぼ次式（４）が成立
する。

【００５９】Ｑｐｈ（２．５）＝１．２Ｑｐｈ（２．０） …（４）したがって、図１及び図６中のＡ−Ａ’線に沿った断面
のポテンシャルピークの位置が、深さ２．５μｍである
場合の信号出力の差ΔＶ_OUTをΔＶ_OUT（２．５）とし、
深さ２．０μｍである場合の信号出力の差ΔＶ_OUTをΔ
Ｖ_OUT（２．０）とすると、式（３），（４）から、次
式（５）が得られる。

【００６０】 ΔＶ_OUT（２．５）＝１．２Ｑｐｈ（２．０）／Ｃ_OX ＝１．２ΔＶ_OUT（２．０） …（５）したがって、式（５）から、前述した図１に示す固体撮
像素子を微細化した具体的な固体撮像素子では、前述し
た図６に示す固体撮像素子を微細化した具体的な固体撮
像素子に比べて、光感度が１．２倍になることがわか
る。

【００６１】次に、本発明の他の実施例による固体撮像
素子について、図５を参照して説明する。

【００６２】図５は、この固体撮像素子の一画素を構成
するＭＯＳ型静電誘導トランジスタの断面図である。な
お、図５において、図１と同一又は対応する構成要素に
は同一符号を付し、その説明は省略する。

【００６３】図５に示す固体撮像素子が図１に示す固体
撮像素子と異なる所は、図１の場合にはソース拡散領域
２及びドレイン拡散領域３が不純物濃度の高い高濃度領
域のみで構成されていたのに対し、図５の場合には、ソ
ース拡散領域２が不純物濃度の高い高濃度領域２ａと高
濃度領域２ａに対するドレイン拡散領域３の側に形成さ
れた不純物濃度の低い低濃度領域２ｂとから構成され、
ドレイン拡散領域３が不純物濃度の高い高濃度領域３ａ
と高濃度領域３ａに対するソース拡散領域２の側に形成
された不純物濃度の低い低濃度領域３ｂとから構成され
ている点のみである。

【００６４】この図５に示す固体撮像素子によれば、図
１に示す固体撮像素子と同様に、微細化しても従来に比
べて飽和時の信号出力の低下及び光感度の低下が小さく
なる他、いわゆるＬＤＤ構造が採用されているので、ホ
ットエレクトロン効果を防止することができる。

【００６５】以上、本発明の各実施例について説明した
が、本発明はそれらの実施例に限定されるものではな
い。

【００６６】例えば、図１及び図５において、各要素の
導電型を逆にしてもよいことは勿論である。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
微細化しても飽和時の信号出力の低下及び光感度の低下
が小さい、画素としてＭＯＳ型静電誘導トランジスタを
備えた固体撮像素子が得られる。

【００６８】また、本発明によれば、このような固体撮
像素子の製造に適した製造方法が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例による固体撮像素子の一画素
を構成するＭＯＳ型静電誘導トランジスタの断面図であ
る。

【図２】図１に示す固体撮像素子の製造工程を示す図で
ある。

【図３】図２に示す製造工程により製造された固体撮像
素子及び従来の固体撮像素子を微細化したもののポテン
シャル分布を示す図である。

【図４】ＭＯＳ型静電誘導トランジスタの等価回路を示
す図である。

【図５】本発明の他の実施例による固体撮像素子の一画
素を構成するＭＯＳ型静電誘導トランジスタの断面図で
ある。

【図６】従来の固体撮像素子の一画素を構成するＭＯＳ
型静電誘導トランジスタの断面図である。

【図７】図６に示す固体撮像素子の製造工程を示す図で
ある。

【図８】固体撮像素子の一画素を構成するＭＯＳ型静電
誘導トランジスタの断面の概略を示す特性説明図であ
る。

【図９】図８中のＡ−Ａ’線に沿った断面のポテンシャ
ル分布を示す図である。

【符合の説明】

１半導体基体２ソース拡散領域３ドレイン拡散領域４高抵抗Ｐ型Ｓｉ基板２エピタキシャル層（高抵抗Ｎ型Ｓｉ層）６ゲート酸化膜７ゲート電極８層間絶縁膜９アルミ配線

Claims

【特許請求の範囲】

【請求項１】半導体基体表面に形成したＭＯＳゲート
構造を有するとともに、前記半導体基体表面と実質的に
平行にソース・ドレイン電流が流れるように前記半導体
基体内に形成したソース拡散領域及びドレイン拡散領域
を有するＭＯＳ型静電誘導トランジスタを、画素として
備えた固体撮像素子において、前記ソース拡散領域及び
前記ドレイン拡散領域の前記半導体基体表面に垂直な方
向の深さをそれぞれ、前記ＭＯＳゲート構造を構成する
ゲート電極の前記半導体基体表面と平行な方向の長さの
２／５より大きくし、前記ソース拡散領域と前記ゲート
電極との重なり及び前記ドレイン拡散領域と前記ゲート
電極との重なりをそれぞれ、前記ゲート電極の前記半導
体基体表面と平行な長さの１／５以下としたことを特徴
とする固体撮像素子。
【請求項２】前記ソース拡散領域が、不純物濃度の高
い高濃度領域と、該高濃度領域に対する前記ドレイン拡
散領域の側に形成された不純物濃度の低い低濃度領域と
からなり、前記ドレイン拡散領域が、不純物濃度の高い
高濃度領域と、該高濃度領域に対する前記ソース拡散領
域の側に形成された不純物濃度の低い低濃度領域とから
なることを特徴とする請求項１記載の固体撮像素子。
【請求項３】前記半導体基体が第１導電型の半導体基
板と該半導体基板上に堆積された第２導電型のエピタキ
シャル層とからなり、前記ソース拡散領域及び前記ドレ
イン拡散領域が第２導電型であることを特徴とする請求
項１又は２記載の固体撮像素子。
【請求項４】第１導電型の半導体基板の表面に第２導
電型の半導体をエピタキシャル成長させてエピタキシャ
ル層を形成する工程と、該エピタキシャル層表面にゲー
ト酸化膜を形成する工程と、該ゲート酸化膜上にゲート
電極を形成する工程と、該ゲート電極をマスクとして第
２導電型の不純物を前記エピタキシャル層内に高エネル
ギー注入し更にアニールしてソース拡散領域及びドレイ
ン拡散領域を形成する工程とを含むことを特徴とする請
求項３記載の固体撮像素子の製造方法。