JPH08153873A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08153873A JPH08153873A JP29285894A JP29285894A JPH08153873A JP H08153873 A JPH08153873 A JP H08153873A JP 29285894 A JP29285894 A JP 29285894A JP 29285894 A JP29285894 A JP 29285894A JP H08153873 A JPH08153873 A JP H08153873A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】素子形成用エピタキシャル膜中の結晶欠陥の発
生および下地の不純物の再拡散を防止し、素子特性を向
上させる。 【構成】半導体エピタキシャル膜３の素子領域となる第
１の部分を低不純物濃度または不純物を含まない領域と
し、この第１の部分下に不純物高濃度領域５を形成し、
半導体エピタキシャル膜の第２の部分上に素子分離絶縁
膜４を形成しかつこの第２の部分に不純物高濃度領域
５’を形成する。
生および下地の不純物の再拡散を防止し、素子特性を向
上させる。 【構成】半導体エピタキシャル膜３の素子領域となる第
１の部分を低不純物濃度または不純物を含まない領域と
し、この第１の部分下に不純物高濃度領域５を形成し、
半導体エピタキシャル膜の第２の部分上に素子分離絶縁
膜４を形成しかつこの第２の部分に不純物高濃度領域
５’を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に電界
効果トランジスタおよびそれらを組み合わせてできる半
導体装置の構造およびその製造方法に関するものであ
る。
効果トランジスタおよびそれらを組み合わせてできる半
導体装置の構造およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、電界効果トランジスタ特にＭＯＳ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）電界効果トランジスタ（ＦＥＴ）の微細化を進め、
短チャネル効果を抑制するために基板濃度を高める必要
がある。一方、ゲート酸化膜厚は、耐圧やリーク電流に
よる制約により無制限に薄くできない。このため、微細
ＭＯＳＦＥＴのしきい値電圧が高くなる。一方、微細Ｍ
ＯＳＦＥＴでは、消費電力の低減と長期信頼性の確保の
ために電源電圧を下げる必要がある。しかし、しきい値
電圧が高いまま電源電圧を下げると素子性能が劣化して
しまう。
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）電界効果トランジスタ（ＦＥＴ）の微細化を進め、
短チャネル効果を抑制するために基板濃度を高める必要
がある。一方、ゲート酸化膜厚は、耐圧やリーク電流に
よる制約により無制限に薄くできない。このため、微細
ＭＯＳＦＥＴのしきい値電圧が高くなる。一方、微細Ｍ
ＯＳＦＥＴでは、消費電力の低減と長期信頼性の確保の
ために電源電圧を下げる必要がある。しかし、しきい値
電圧が高いまま電源電圧を下げると素子性能が劣化して
しまう。
【０００３】そこで半導体薄膜を不純物濃度の高い基板
上に低温でエピタキシャル成長させ、深さ方向に急峻な
不純物濃度分布を形成し、それで、短チャネル効果を抑
制しつつしきい値電圧を下げる方法が提案されている。
この構造の素子分離を考えた場合、選択的熱酸化で基板
に一部埋設するフィールド絶縁膜を形成するＬＯＣＯＳ
分離のように基板を高温長時間酸化することで素子分離
領域を形成する場合、酸化過程で不純物の再分布が起こ
りやすく、低温でのエピタキシャル成長により不純物濃
度を制御しても、しきい値電圧の精密制御は困難にな
る。
上に低温でエピタキシャル成長させ、深さ方向に急峻な
不純物濃度分布を形成し、それで、短チャネル効果を抑
制しつつしきい値電圧を下げる方法が提案されている。
この構造の素子分離を考えた場合、選択的熱酸化で基板
に一部埋設するフィールド絶縁膜を形成するＬＯＣＯＳ
分離のように基板を高温長時間酸化することで素子分離
領域を形成する場合、酸化過程で不純物の再分布が起こ
りやすく、低温でのエピタキシャル成長により不純物濃
度を制御しても、しきい値電圧の精密制御は困難にな
る。
【０００４】また、ＬＯＣＯＳ分離を形成した後、素子
領域の半導体表面に選択的にエピタキシャル成長する方
法も提案されているが、その場合、エピタキシャル膜と
分離端付近で結晶欠陥が発生し、リーク電流等素子特性
の劣化をもたらす恐れがある。
領域の半導体表面に選択的にエピタキシャル成長する方
法も提案されているが、その場合、エピタキシャル膜と
分離端付近で結晶欠陥が発生し、リーク電流等素子特性
の劣化をもたらす恐れがある。
【０００５】さらにエピタキシャル膜を形成した後、素
子分離領域にトレンチを形成した後、そのトレンチに酸
化膜等の絶縁膜を埋め込み素子分離をする方法がある。
この方法によれば、ＬＯＣＯＳに見られる素子分離寸法
のズレは論理的にはなくなるが、トレンチの形成時にリ
ーク電流の原因になる欠陥を基板内に発生させるという
問題がある。
子分離領域にトレンチを形成した後、そのトレンチに酸
化膜等の絶縁膜を埋め込み素子分離をする方法がある。
この方法によれば、ＬＯＣＯＳに見られる素子分離寸法
のズレは論理的にはなくなるが、トレンチの形成時にリ
ーク電流の原因になる欠陥を基板内に発生させるという
問題がある。
【０００６】一方、短チャネル効果の抑制、信頼性の向
上、電駆動能力の向上が可能なトランジスタ構造とし
て、ソースからドレイに向かって、チャネルの基板不純
物濃度が単調減少する構造が既に提案されている。その
構造の場合、ドレイン端付近の濃度をソース付近濃度に
較べて低下させることで、ドレイ近傍の局所的なしきい
値電圧が低下し、その領域の横方向の電界集中に緩和
し、上記の特徴を実現するために、ドレイン近傍の不純
物濃度をできるだけ下げることで素子特性の向上がはか
れることになる。
上、電駆動能力の向上が可能なトランジスタ構造とし
て、ソースからドレイに向かって、チャネルの基板不純
物濃度が単調減少する構造が既に提案されている。その
構造の場合、ドレイン端付近の濃度をソース付近濃度に
較べて低下させることで、ドレイ近傍の局所的なしきい
値電圧が低下し、その領域の横方向の電界集中に緩和
し、上記の特徴を実現するために、ドレイン近傍の不純
物濃度をできるだけ下げることで素子特性の向上がはか
れることになる。
【０００７】
【発明が解決しようとする課題】以上のように、チャネ
ル領域となる半導体活性層を低温で成長させたエピタキ
シャル膜によって形成する方法では、ＬＯＣＯＳ分離等
基板を酸化することで分離絶縁膜を形成した後、半導体
薄膜をエピタキシャル成長させた場合、分離端でリーク
電流の原因となる欠陥が発生しやすい。また、素子分離
形成前にエピタキシャル膜を形成する場合、選択酸化に
よる素子分離を用いるとエピタキシャル膜の下地からの
不純物の再拡散により表面付近の不純物濃度が増加し素
子特性が劣化するという問題がある。また、トレンチ分
離では、基板に穴を開けるために応力により欠陥が生じ
る難点がある。
ル領域となる半導体活性層を低温で成長させたエピタキ
シャル膜によって形成する方法では、ＬＯＣＯＳ分離等
基板を酸化することで分離絶縁膜を形成した後、半導体
薄膜をエピタキシャル成長させた場合、分離端でリーク
電流の原因となる欠陥が発生しやすい。また、素子分離
形成前にエピタキシャル膜を形成する場合、選択酸化に
よる素子分離を用いるとエピタキシャル膜の下地からの
不純物の再拡散により表面付近の不純物濃度が増加し素
子特性が劣化するという問題がある。また、トレンチ分
離では、基板に穴を開けるために応力により欠陥が生じ
る難点がある。
【０００８】一方、ソースからドレインに向けてチャネ
ルの不純物濃度を単調減少させた構造の場合、ドレイン
領域を取り囲む領域の不純物濃度は低くドレインバイア
スを印加しなくても、通常の横方向に一様なチャネル不
純物分布を持つ構造より、空乏層が空乏層に向かって伸
び、ソース付近の不純物濃度の高い領域でその伸びは抑
制される。そのため、短チャネル効果の抑制のためにソ
ース近傍の不純物濃度を非常に高めなければならない。
そのことにより、ソースからドレインに向けての不純物
濃度変化の匂配は大きくなり、素子特性が、プロセスの
変動に対しより影響され易くなるという問題がある。
ルの不純物濃度を単調減少させた構造の場合、ドレイン
領域を取り囲む領域の不純物濃度は低くドレインバイア
スを印加しなくても、通常の横方向に一様なチャネル不
純物分布を持つ構造より、空乏層が空乏層に向かって伸
び、ソース付近の不純物濃度の高い領域でその伸びは抑
制される。そのため、短チャネル効果の抑制のためにソ
ース近傍の不純物濃度を非常に高めなければならない。
そのことにより、ソースからドレインに向けての不純物
濃度変化の匂配は大きくなり、素子特性が、プロセスの
変動に対しより影響され易くなるという問題がある。
【０００９】
【課題を解決するための手段】本発明の特徴は、第１の
部分で活性領域となるエピタキシャル膜が素子分離絶縁
膜の下にあること、そのエピタキシャル膜の第１の部分
の不純物濃度が基板不純物濃度より低いこと、そして、
素子分離絶縁膜の直下のエピタキシャル膜の第２の部分
および素子領域のエピタキシャル膜の第１の部分より下
の基板中に基板不純物と同じ導電型でその不純物濃度よ
り高い不純物濃度の埋め込み層を有する半導体装置にあ
る。
部分で活性領域となるエピタキシャル膜が素子分離絶縁
膜の下にあること、そのエピタキシャル膜の第１の部分
の不純物濃度が基板不純物濃度より低いこと、そして、
素子分離絶縁膜の直下のエピタキシャル膜の第２の部分
および素子領域のエピタキシャル膜の第１の部分より下
の基板中に基板不純物と同じ導電型でその不純物濃度よ
り高い不純物濃度の埋め込み層を有する半導体装置にあ
る。
【００１０】本発明の他の特徴は、半導体基板上全面に
エピタキシャル膜を形成しその後、そのエピタキシャル
膜上に選択的に素子分離絶縁膜を形成、その素子分離用
絶縁膜をエピタキシャル膜の厚みと同程度かまたはより
厚くし、その素子分離絶縁膜形成後のイオン注入で電気
的な素子分離のための高濃度領域を形成する半導体装置
の製造方法にある。
エピタキシャル膜を形成しその後、そのエピタキシャル
膜上に選択的に素子分離絶縁膜を形成、その素子分離用
絶縁膜をエピタキシャル膜の厚みと同程度かまたはより
厚くし、その素子分離絶縁膜形成後のイオン注入で電気
的な素子分離のための高濃度領域を形成する半導体装置
の製造方法にある。
【００１１】さらに上記半導体装置において、高濃度に
不純物がドープされた基板上の、エピタキシャル膜のチ
ャネル不純物濃度分布をソース側からドレイン側に向か
って単調減少させる事で、基板に低濃度ウェルを形成し
て同様にソースからドレインに向かって不純物濃度を変
化させる場合より、ドレイン側の表面不純物濃度が低い
電界効果トランジスタを形成することができる。
不純物がドープされた基板上の、エピタキシャル膜のチ
ャネル不純物濃度分布をソース側からドレイン側に向か
って単調減少させる事で、基板に低濃度ウェルを形成し
て同様にソースからドレインに向かって不純物濃度を変
化させる場合より、ドレイン側の表面不純物濃度が低い
電界効果トランジスタを形成することができる。
【００１２】又、上記半導体装置の製造方法において、
トランジスタのチャネル領域の不純物ドーピング法に関
し、不純物濃度の高いウェル表面上に低不純物濃度のエ
ピタキシャル膜を形成し、そこにソースからドレイン方
向に向かって不純物濃度が単調減少するように、ゲート
の斜め上方からイオン注入することができる。
トランジスタのチャネル領域の不純物ドーピング法に関
し、不純物濃度の高いウェル表面上に低不純物濃度のエ
ピタキシャル膜を形成し、そこにソースからドレイン方
向に向かって不純物濃度が単調減少するように、ゲート
の斜め上方からイオン注入することができる。
【００１３】
【実施例】以下、本発明の実施例を、図面を参照して説
明する。ｎチャネル型ＭＯＳＦＥＴ（尚、本明細書で
は、絶縁ゲート電界効果トランジスタ一般をＭＯＳＦＥ
Ｔという）を例に取って、図１を参照して説明する。
明する。ｎチャネル型ＭＯＳＦＥＴ（尚、本明細書で
は、絶縁ゲート電界効果トランジスタ一般をＭＯＳＦＥ
Ｔという）を例に取って、図１を参照して説明する。
【００１４】まず、ｐ型半導体基板１に形成された濃度
１×１０16ｃｍ-3のｐウェル２上に、濃度１×１０15ｃ
ｍ-3のエピタキシャル膜３の活性領域を有している。素
子分離絶縁膜４はエピタキシャル膜３上に位置し、電気
的な素子分離のためウェルより高濃度のｐ型領域５’
（濃度３×１０18ｃｍ-3）を素子分離用絶縁膜直下のエ
ピタキシャル層領域に有している。そしてこのエピタキ
シャル膜の上面は、素子を形成する部分から素子分離絶
縁膜下の部分まで全て平坦となっている。この高濃度領
域５’により分離部分の寄生ＭＯＳトランジスタのしき
い値電圧を電源電圧より高くし、素子間の電気的な絶縁
が達成される。また、ウェルの深い領域にウェル濃度よ
り高い濃度（３×１０18ｃｍ-3）のｐ型埋め込み層５を
有している。
１×１０16ｃｍ-3のｐウェル２上に、濃度１×１０15ｃ
ｍ-3のエピタキシャル膜３の活性領域を有している。素
子分離絶縁膜４はエピタキシャル膜３上に位置し、電気
的な素子分離のためウェルより高濃度のｐ型領域５’
（濃度３×１０18ｃｍ-3）を素子分離用絶縁膜直下のエ
ピタキシャル層領域に有している。そしてこのエピタキ
シャル膜の上面は、素子を形成する部分から素子分離絶
縁膜下の部分まで全て平坦となっている。この高濃度領
域５’により分離部分の寄生ＭＯＳトランジスタのしき
い値電圧を電源電圧より高くし、素子間の電気的な絶縁
が達成される。また、ウェルの深い領域にウェル濃度よ
り高い濃度（３×１０18ｃｍ-3）のｐ型埋め込み層５を
有している。
【００１５】また、酸化Ｓｉのゲート絶縁膜６上にポリ
シリコンのゲート電極７を有し、基板とは反対の導電型
のｎ型のソースおよびドレイン領域を有している。
シリコンのゲート電極７を有し、基板とは反対の導電型
のｎ型のソースおよびドレイン領域を有している。
【００１６】次に、本発明の一実施例の半導体基板の製
造方法を図２および図３を参照して説明する。
造方法を図２および図３を参照して説明する。
【００１７】まずｐ型Ｓｉ基板９上に濃度１×１０16ｃ
ｍ-3のｐウェル１０をイオン注入と熱拡散とにより形成
する（図２（Ａ））。
ｍ-3のｐウェル１０をイオン注入と熱拡散とにより形成
する（図２（Ａ））。
【００１８】次に、基板上にＳｉ膜１１をＣＶＤ法等に
より基板温度６００℃程度の低温で５０ｎｍエピタキシ
ャル成長させる（図２（Ｂ））。
より基板温度６００℃程度の低温で５０ｎｍエピタキシ
ャル成長させる（図２（Ｂ））。
【００１９】引き続き、Ｓｉ酸化膜を堆積しパターニン
グする。例えばＳｉ酸化膜１２をＣＶＤ法により成膜
し、レジストマスクをマスクとしてエッチングする。こ
れにより素子分離絶縁膜１２を形成し、その次に、電気
的な素子分離特性を得るために、ボロン等のｐ型不純物
を素子分離用Ｓｉ酸化膜１２の直下のエピタキシャル膜
領域に飛程を合わせてイオン注入でドープして高濃度領
域１３’を形成し、この時同時に、素子分離領域以外に
もイオン注入されるが、その不純物の高濃度領域１３が
エピタキシャル膜より下方に位置するように注入エネル
ギー及び素子分離用酸化膜の厚みをそのエピタキシャル
膜より厚くする（図３（Ａ）。
グする。例えばＳｉ酸化膜１２をＣＶＤ法により成膜
し、レジストマスクをマスクとしてエッチングする。こ
れにより素子分離絶縁膜１２を形成し、その次に、電気
的な素子分離特性を得るために、ボロン等のｐ型不純物
を素子分離用Ｓｉ酸化膜１２の直下のエピタキシャル膜
領域に飛程を合わせてイオン注入でドープして高濃度領
域１３’を形成し、この時同時に、素子分離領域以外に
もイオン注入されるが、その不純物の高濃度領域１３が
エピタキシャル膜より下方に位置するように注入エネル
ギー及び素子分離用酸化膜の厚みをそのエピタキシャル
膜より厚くする（図３（Ａ）。
【００２０】次に、ゲート絶縁膜１４を形成し、その上
に、ポリＳｉゲート電極１５を形成し、引き続き、Ａｓ
等のｎ型不純物のイオン注入によってソースおよびドレ
イン１６、１６’を形成する（図３（Ｂ））。この時、
ゲート電極材料は、タングステン、アルミ等の金属でも
よい。
に、ポリＳｉゲート電極１５を形成し、引き続き、Ａｓ
等のｎ型不純物のイオン注入によってソースおよびドレ
イン１６、１６’を形成する（図３（Ｂ））。この時、
ゲート電極材料は、タングステン、アルミ等の金属でも
よい。
【００２１】尚このｐウェルをｎウェルに、エピタキシ
ャル膜へのボロンのイオン注入をリンまたはヒソにする
ことによりｐチャネルトランジスタの形成も可能であ
る。
ャル膜へのボロンのイオン注入をリンまたはヒソにする
ことによりｐチャネルトランジスタの形成も可能であ
る。
【００２２】次に、他の実施例の半導体装置の製造方法
として、相補型ＭＯＳ半導体装置の製造工程を図４およ
び図５を用いて説明する。
として、相補型ＭＯＳ半導体装置の製造工程を図４およ
び図５を用いて説明する。
【００２３】まず、ｐ型のＳｉ基板１７上に選択的にｐ
ウェル１８とｎウェル１９を形成する（図４（Ａ））。
ここで、ｐ型基板によってはｐウェルを必要としない場
合もある。
ウェル１８とｎウェル１９を形成する（図４（Ａ））。
ここで、ｐ型基板によってはｐウェルを必要としない場
合もある。
【００２４】次に、基板上にエピタキシャルＳｉ膜２０
を形成する。その上に選択的に素子分離用絶縁膜である
Ｓｉ酸化膜２１を形成する（図４（Ｂ））。
を形成する。その上に選択的に素子分離用絶縁膜である
Ｓｉ酸化膜２１を形成する（図４（Ｂ））。
【００２５】その後、電気的な素子分離のためにレジス
トマスク２２等を利用し、素子分離絶縁膜下のエピタキ
シャル膜にドープされるように、ｐウェルにはボロン
を、ｎウェルにはリンをイオン注入し、その後の活性化
熱処理でｐ型不純物高濃度領域２３，２３’およびｎ型
不純物高濃度領域２４，２４’を形成する。この時、ボ
ロンの代わりにガリウムまたはインジウムでもよく、リ
ンの代わりにヒソまたはアンチモンでもよい（図４
（Ｃ））。次に、ゲート絶縁膜３１としてＳｉ酸化膜を
形成し、その上に選択的に不純物ドープしたポリシリコ
ンゲート電極２５，２６を形成する（図５（Ａ））。こ
こで、ゲート電極への不純物ドーピングは、ポリシリン
コ加工前にドープする事も、また、加工後、イオン注入
法等によりドープする事も可能である。
トマスク２２等を利用し、素子分離絶縁膜下のエピタキ
シャル膜にドープされるように、ｐウェルにはボロン
を、ｎウェルにはリンをイオン注入し、その後の活性化
熱処理でｐ型不純物高濃度領域２３，２３’およびｎ型
不純物高濃度領域２４，２４’を形成する。この時、ボ
ロンの代わりにガリウムまたはインジウムでもよく、リ
ンの代わりにヒソまたはアンチモンでもよい（図４
（Ｃ））。次に、ゲート絶縁膜３１としてＳｉ酸化膜を
形成し、その上に選択的に不純物ドープしたポリシリコ
ンゲート電極２５，２６を形成する（図５（Ａ））。こ
こで、ゲート電極への不純物ドーピングは、ポリシリン
コ加工前にドープする事も、また、加工後、イオン注入
法等によりドープする事も可能である。
【００２６】引き続き、ｎ型、ｐ型それぞれのソースお
よびドレイン領域２７、２７’、２８、２８’を形成す
る（図５（Ｂ））。ここで、側壁絶縁膜と組み合わせて
ＬＤＤ領域を設けることも可能である。
よびドレイン領域２７、２７’、２８、２８’を形成す
る（図５（Ｂ））。ここで、側壁絶縁膜と組み合わせて
ＬＤＤ領域を設けることも可能である。
【００２７】次に図６および図７を参照して本発明の別
の実施例の半導体装置及びその製造方法を説明する。
の実施例の半導体装置及びその製造方法を説明する。
【００２８】図６は図３（Ｂ）においてエピタキシャル
膜１１の不純物濃度を１×１０14ｃｍ-3とし、ゲート電
極１５下のエピタキシャル膜に、ソース１６からドレイ
ン１６’方向にその不純物濃度分布が単調減少した領域
２９を付加した構造である。
膜１１の不純物濃度を１×１０14ｃｍ-3とし、ゲート電
極１５下のエピタキシャル膜に、ソース１６からドレイ
ン１６’方向にその不純物濃度分布が単調減少した領域
２９を付加した構造である。
【００２９】図７に図６を製造する工程を示す。図３
（Ｂ）までの工程の後、基板法線方向から２０°程度に
傾けてボロン（Ｂ+ ）をイオン注入する。ここで、ボロ
ンのイオン注入をソースおよびドレイン１６、１６’形
成前に行うことも可能である。また、イオン注入する角
度θは、しきい値電圧等の素子性能の設計の都合によ
り、変更することが可能である。
（Ｂ）までの工程の後、基板法線方向から２０°程度に
傾けてボロン（Ｂ+ ）をイオン注入する。ここで、ボロ
ンのイオン注入をソースおよびドレイン１６、１６’形
成前に行うことも可能である。また、イオン注入する角
度θは、しきい値電圧等の素子性能の設計の都合によ
り、変更することが可能である。
【００３０】
【発明の効果】本発明の半導体装置によれば、素子分離
絶縁膜がエピタキシャル膜上に形成された構成であるか
ら、エピタキシャル膜の成膜時に素子分離端で膜中に結
晶欠陥の発生及び下地の不純物の再拡散をさせることな
く、素子領域の設計寸法からの変動抑制と素子特性の向
上が同時に達成できる。
絶縁膜がエピタキシャル膜上に形成された構成であるか
ら、エピタキシャル膜の成膜時に素子分離端で膜中に結
晶欠陥の発生及び下地の不純物の再拡散をさせることな
く、素子領域の設計寸法からの変動抑制と素子特性の向
上が同時に達成できる。
【００３１】また本発明の製造方法によれば、エピタキ
シャル膜中の素子分離端に欠陥をエピタキシャル成長時
に導入すること無く、電気的な素子分離とウェル抵抗の
低減、ラッチアップ防止を同時に達成できる構造を容易
に作ることができる。
シャル膜中の素子分離端に欠陥をエピタキシャル成長時
に導入すること無く、電気的な素子分離とウェル抵抗の
低減、ラッチアップ防止を同時に達成できる構造を容易
に作ることができる。
【００３２】さらに図６のような構成を用いることによ
り、従来の低濃度ウェルに較べて、ドレイン端のチャネ
ル基板不純物濃度を下げることが可能になり、その結
果、電流駆動能力がより向上する。そして、ソースから
ドレインに向けてそのチャネル不純物濃度を単調減少さ
せた構造のみの場合より、短チャネル効果によるしき値
の低下を抑制する事が可能になる。
り、従来の低濃度ウェルに較べて、ドレイン端のチャネ
ル基板不純物濃度を下げることが可能になり、その結
果、電流駆動能力がより向上する。そして、ソースから
ドレインに向けてそのチャネル不純物濃度を単調減少さ
せた構造のみの場合より、短チャネル効果によるしき値
の低下を抑制する事が可能になる。
【００３３】さらに図７のような工程を用いる事によ
り、エピタキシャル膜中にその下地からの不純物の再拡
散を抑制することで、チャネルのドレイン端の不純物濃
度を低く保ち、かつ、微細ゲート長でのしきい値電圧の
低下を抑制することが可能な上記に構成を得ることがで
きる。
り、エピタキシャル膜中にその下地からの不純物の再拡
散を抑制することで、チャネルのドレイン端の不純物濃
度を低く保ち、かつ、微細ゲート長でのしきい値電圧の
低下を抑制することが可能な上記に構成を得ることがで
きる。
【図１】本発明の一実施例の半導体装置を示す断面図で
ある。
ある。
【図２】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】本発明の他の実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図５】図４の続きの工程を順に示す断面図である。
【図６】本発明の別の実施例の半導体装置を示す断面図
である。
である。
【図７】図６の半導体装置を得るための工程を示す断面
図である。
図である。
１ ｐ型半導体基板 ２ ｐウェル ３ エピタキシャル膜 ４ 素子分離絶縁膜 ５，５’ ｐ型不純物高濃度領域 ６ ゲート絶縁膜 ７ ポリＳｉゲート電極 ８，８’ ソース，ドレイン ９ ｐ型Ｓｉ基板 １０ ｐウェル １１ Ｓｉ膜 １２ 素子分離絶縁膜 １３，１３’ 不純物高濃度領域 １４ ゲート絶縁膜 １５ ゲートポリＳｉ電極 １６，１６’ ソース，ドレイン １７ ｐ型Ｓｉ基板 １８ ｐウェル １９ ｎウェル ２０ エピタキシャルＳｉ膜 ２１ 素子分離Ｓｉ酸化膜 ２２ レジストマスク ２３，２３’ ｐ型不純物高濃度領域 ２４，２４’ ｎ型不純物高濃度領域 ２５ ｎチャネルＭＯＳトランジスタゲート電極 ２６ ｐチャネルＭＯＳトランジスタゲート電極 ２７，２７’ ｎチャネルＭＯＳトランジスタソー
ス，ドレイン ２８，２８’ ｐチャネルＭＯＳトランジスタソー
ス，ドレイン ２９ ソースからドレインに向けて不純物濃度が単調
減少している領域 ３０ レジストマスク ３１ ゲート絶縁膜
ス，ドレイン ２８，２８’ ｐチャネルＭＯＳトランジスタソー
ス，ドレイン ２９ ソースからドレインに向けて不純物濃度が単調
減少している領域 ３０ レジストマスク ３１ ゲート絶縁膜
Claims (4)
- 【請求項１】 一導電型半導体基板上に半導体エピタキ
シャル膜を具備し、該半導体エピタキシャル膜の低不純
物濃度または不純物を含まない第１の部分を活性領域に
有する半導体装置において、素子分離絶縁膜が前記エピ
タキシャル膜の第２の部分上に配置され、かつ、前記半
導体エピタキシャル膜の前記第１の部分の下に位置する
個所の不純物濃度が前記エピタキシャル膜の前記第１の
部分の不純物濃度より高く、かつ、前記素子分離絶縁膜
下の前記エピタキシャル膜の前記第２の部分の不純物濃
度が前記エピタキシャル膜の前記第１の部分の不純物濃
度より高いことを特徴とする半導体装置。 - 【請求項２】 一導電型半導体基板上に低濃度または不
純物を含まないエピタキシャル膜を成長する工程と、前
記エピタキシャル膜上の素子分離領域のみに素子分離絶
縁膜を形成する工程と、基板全面にイオン注入を行っ
て、その素子分離絶縁膜下のエピタキシャル層と素子分
離領域以外の領域のエピタキシャル層より下に不純物を
導入して濃度を高める工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 ゲート電極直下の前記エピタキシャル膜
の不純物濃度がソースからドレインに向かって単調減少
する分布を有することを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 一導電型半導体基板上に低濃度または不
純物を含まないエピタキシャル膜を成長する工程と、前
記エピタキシャル膜上の素子分離領域のみに素子分離絶
縁膜を形成する工程と、基板全面にイオン注入を行っ
て、その素子分離絶縁膜下のエピタキシャル層と素子分
離領域以外の領域のエピタキシャル層より下に不純物を
導入して濃度を高める工程と、ゲート電極形成後にソー
ス側から該ゲート電極下に不純物を基板法線から傾けた
角度でイオン注入する工程とを有することを特徴とする
請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29285894A JP2701762B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29285894A JP2701762B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153873A true JPH08153873A (ja) | 1996-06-11 |
| JP2701762B2 JP2701762B2 (ja) | 1998-01-21 |
Family
ID=17787288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29285894A Expired - Fee Related JP2701762B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2701762B2 (ja) |
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| CN102640274A (zh) * | 2009-09-30 | 2012-08-15 | 苏沃塔公司 | 电子装置和系统及用于制造和使用该电子装置和系统的方法 |
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| US8988153B1 (en) | 2013-03-09 | 2015-03-24 | Suvolta, Inc. | Ring oscillator with NMOS or PMOS variation insensitivity |
| US8994415B1 (en) | 2013-03-01 | 2015-03-31 | Suvolta, Inc. | Multiple VDD clock buffer |
| US9449967B1 (en) | 2013-03-15 | 2016-09-20 | Fujitsu Semiconductor Limited | Transistor array structure |
| US9680470B2 (en) | 2011-02-18 | 2017-06-13 | Mie Fujitsu Semiconductor Limited | Digital circuits having improved transistors, and methods therefor |
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-
1994
- 1994-11-28 JP JP29285894A patent/JP2701762B2/ja not_active Expired - Fee Related
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