JPH0815733A - 薄膜トランジスタパネルとその製造方法 - Google Patents
薄膜トランジスタパネルとその製造方法Info
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- JPH0815733A JPH0815733A JP16753194A JP16753194A JPH0815733A JP H0815733 A JPH0815733 A JP H0815733A JP 16753194 A JP16753194 A JP 16753194A JP 16753194 A JP16753194 A JP 16753194A JP H0815733 A JPH0815733 A JP H0815733A
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Abstract
(57)【要約】
【目的】 簡単な工程で、精度良くＴＦＴパネルを製造
することができる製造方法を提供することである。 【構成】 透明基板１１上に薄膜トランジスタアレイを
形成した後、画素電極１５形成用の透明導電膜３７とド
レインライン１９形成用の金属層を連続して成膜する。
金属層を画素電極１５とドレインライン１９の形状にパ
ターニングし、残存している金属層をマスクとして透明
導電膜３７をパターニングする。残存している金属層の
うちのドレインライン１９の表面部を陽極酸化する。ド
レインライン１９を陽極酸化膜４７により保護しつつ画
素電極１５上の金属層４５をエッチングにより除去す
る。
することができる製造方法を提供することである。 【構成】 透明基板１１上に薄膜トランジスタアレイを
形成した後、画素電極１５形成用の透明導電膜３７とド
レインライン１９形成用の金属層を連続して成膜する。
金属層を画素電極１５とドレインライン１９の形状にパ
ターニングし、残存している金属層をマスクとして透明
導電膜３７をパターニングする。残存している金属層の
うちのドレインライン１９の表面部を陽極酸化する。ド
レインライン１９を陽極酸化膜４７により保護しつつ画
素電極１５上の金属層４５をエッチングにより除去す
る。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタパ
ネルの製造方法に関する。
ネルの製造方法に関する。
【０００２】
【従来の技術】液晶表示素子用の薄膜トランジスタパネ
ル（ＴＦＴパネル）は、図８に示すように、透明基板１
１１上に多数の薄膜トランジスタ（ＴＦＴ）１１３、画
素電極１１５、ゲートライン１１７、ドレインライン
（データライン）１１９等をマトリクス状に配列して形
成される。また、ＴＦＴパネルは、静電気によるゲート
絶縁膜の絶縁破壊を防止するため、透明基板１１１の縁
部にショートバー１２１を配置し、ショートバー１２１
とゲートライン１１７及びドレインライン１１９を短絡
し、製造工程の最終段階で図８に破線で示す部分を切断
し、ゲートライン１１７とドレインライン１１９を分離
する。
ル（ＴＦＴパネル）は、図８に示すように、透明基板１
１１上に多数の薄膜トランジスタ（ＴＦＴ）１１３、画
素電極１１５、ゲートライン１１７、ドレインライン
（データライン）１１９等をマトリクス状に配列して形
成される。また、ＴＦＴパネルは、静電気によるゲート
絶縁膜の絶縁破壊を防止するため、透明基板１１１の縁
部にショートバー１２１を配置し、ショートバー１２１
とゲートライン１１７及びドレインライン１１９を短絡
し、製造工程の最終段階で図８に破線で示す部分を切断
し、ゲートライン１１７とドレインライン１１９を分離
する。
【０００３】このような構成のトランジスタパネルの製
造方法を図８〜図１０（Ｂ）を参照して説明する。ま
ず、透明基板１１１上に金属層を形成し、これをパター
ニングすることによりゲート電極ＧＥ、ゲートライン１
１７、ショートバー１２１、ゲートパッド１２３、ドレ
インパッド１２５を形成する。次に、絶縁保護のため、
陽極酸化により、ゲート電極ＧＥ、ゲートライン１１
７、ショートバー１２１、ゲートパッド１２３、ドレイ
ンパッド１２５の表面を酸化し、酸化膜１２７を形成す
る。次に、ゲートパッド１２３及びドレインパッド１２
５の表面の酸化膜を剥離する。
造方法を図８〜図１０（Ｂ）を参照して説明する。ま
ず、透明基板１１１上に金属層を形成し、これをパター
ニングすることによりゲート電極ＧＥ、ゲートライン１
１７、ショートバー１２１、ゲートパッド１２３、ドレ
インパッド１２５を形成する。次に、絶縁保護のため、
陽極酸化により、ゲート電極ＧＥ、ゲートライン１１
７、ショートバー１２１、ゲートパッド１２３、ドレイ
ンパッド１２５の表面を酸化し、酸化膜１２７を形成す
る。次に、ゲートパッド１２３及びドレインパッド１２
５の表面の酸化膜を剥離する。
【０００４】基板全面に酸化シリコン等からなるゲート
絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩ上に、真性半
導体層（ｉ−Ｓｉ）ＳＩを形成する。真性半導体層ＳＩ
上に窒化シリコンの層を形成し、これをパターニングし
て、ＴＦＴ１１３のチャネル領域をエッチング等から保
護するためのブロッキング層ＢＬを形成する。次に、基
板全面にｎ型半導体層を形成し、さらに、その上にクロ
ム等の金属層を形成する。次に、これらの層をパターニ
ングして、ソース電極ＳＥとドレイン電極ＤＥを形成
し、さらに、真性半導体層ＳＩを素子形状にパターニン
グする。以上の工程により、図９（Ａ）に示す構造が得
られる。
絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩ上に、真性半
導体層（ｉ−Ｓｉ）ＳＩを形成する。真性半導体層ＳＩ
上に窒化シリコンの層を形成し、これをパターニングし
て、ＴＦＴ１１３のチャネル領域をエッチング等から保
護するためのブロッキング層ＢＬを形成する。次に、基
板全面にｎ型半導体層を形成し、さらに、その上にクロ
ム等の金属層を形成する。次に、これらの層をパターニ
ングして、ソース電極ＳＥとドレイン電極ＤＥを形成
し、さらに、真性半導体層ＳＩを素子形状にパターニン
グする。以上の工程により、図９（Ａ）に示す構造が得
られる。
【０００５】次に、スパッタリング等により、ＩＴＯ
（インジウムとスズの酸化物）の膜を基板全面に形成
し、これをパターニングして、図９（Ｂ）に示すよう
に、画素電極１１５を形成する。次に、ゲート絶縁膜Ｇ
Ｉのドレインパッド１２５上の部分を除去し、ドレイン
パッド１２５とドレインライン１１９を接続するための
コンタクトホール１２９を、図９（Ｃ）に示すように形
成する。
（インジウムとスズの酸化物）の膜を基板全面に形成
し、これをパターニングして、図９（Ｂ）に示すよう
に、画素電極１１５を形成する。次に、ゲート絶縁膜Ｇ
Ｉのドレインパッド１２５上の部分を除去し、ドレイン
パッド１２５とドレインライン１１９を接続するための
コンタクトホール１２９を、図９（Ｃ）に示すように形
成する。
【０００６】次に、基板全面に金属層を形成し、この金
属層をパターニングして、図１０（Ａ）に示すように、
ドレインライン１１９を形成する。この際、コンタクト
ホール１２９も金属で充填され、ドレインライン１１９
がドレインパッド１２５に接続される。
属層をパターニングして、図１０（Ａ）に示すように、
ドレインライン１１９を形成する。この際、コンタクト
ホール１２９も金属で充填され、ドレインライン１１９
がドレインパッド１２５に接続される。
【０００７】最後に、基板全面にオーバーコート層１３
１を形成し、ゲートパッド１２３とドレインパッド１２
５上のオーバーコート層１３１をエッチングして、図８
及び図１０（Ｂ）に示すように、ゲートパッド１２３と
ドレインパッド１２５上の金属層を露出する。
１を形成し、ゲートパッド１２３とドレインパッド１２
５上のオーバーコート層１３１をエッチングして、図８
及び図１０（Ｂ）に示すように、ゲートパッド１２３と
ドレインパッド１２５上の金属層を露出する。
【０００８】ＴＦＴパネルの製造終了後、透明基板１１
１の縁部を図８の破線に沿って切断してショートバー１
２１を除去し、ゲートライン１１７とドレインライン１
１９を電気的に分離してＴＦＴパネルの製造を終了す
る。
１の縁部を図８の破線に沿って切断してショートバー１
２１を除去し、ゲートライン１１７とドレインライン１
１９を電気的に分離してＴＦＴパネルの製造を終了す
る。
【０００９】
【発明が解決しようとする課題】上述の製造方法では、
各製造工程で別個のマスク（パターニングマスク）が必
要である。このため、マスク数が多く、製造工程が複雑
になると共にマスク合わせの誤差が大きくなるという問
題があった。
各製造工程で別個のマスク（パターニングマスク）が必
要である。このため、マスク数が多く、製造工程が複雑
になると共にマスク合わせの誤差が大きくなるという問
題があった。
【００１０】この発明は上記実状に鑑みてなされたもの
で、少数のマスクを用いて製造することができる薄膜ト
ランジスタパネル及びその製造方法を提供することを目
的とする。また、この発明は簡単な工程で、精度良く製
造することができる薄膜トランジスタパネルとその製造
方法を提供することを他の目的とする。
で、少数のマスクを用いて製造することができる薄膜ト
ランジスタパネル及びその製造方法を提供することを目
的とする。また、この発明は簡単な工程で、精度良く製
造することができる薄膜トランジスタパネルとその製造
方法を提供することを他の目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明の薄膜トランジスタパネルの製造方法は、
基板と、基板上にマトリクス状に形成された複数の薄膜
トランジスタと、対応する薄膜トランジスタのゲートに
接続された複数のゲートラインと、対応する薄膜トラン
ジスタの電流路の一端に接続された複数の画素電極と、
対応する薄膜トランジスタの電流路の他端に接続された
複数のデータラインと、を備える薄膜トランジスタパネ
ルの製造方法において、画素電極形成用の透明導電膜と
データライン形成用の金属層を連続して成膜する工程
と、前記金属層を前記画素電極と前記データラインの形
状にパターニングする工程と、残存している前記金属層
をマスクとして前記透明導電膜をパターニングする工程
と、残存している前記金属層のデータライン形成部の表
面部を酸化して、酸化膜を形成する工程と、前記データ
ライン形成部を前記酸化膜により保護しつつ前記画素電
極上の金属層を除去する工程と、を備えることを特徴と
する。
め、この発明の薄膜トランジスタパネルの製造方法は、
基板と、基板上にマトリクス状に形成された複数の薄膜
トランジスタと、対応する薄膜トランジスタのゲートに
接続された複数のゲートラインと、対応する薄膜トラン
ジスタの電流路の一端に接続された複数の画素電極と、
対応する薄膜トランジスタの電流路の他端に接続された
複数のデータラインと、を備える薄膜トランジスタパネ
ルの製造方法において、画素電極形成用の透明導電膜と
データライン形成用の金属層を連続して成膜する工程
と、前記金属層を前記画素電極と前記データラインの形
状にパターニングする工程と、残存している前記金属層
をマスクとして前記透明導電膜をパターニングする工程
と、残存している前記金属層のデータライン形成部の表
面部を酸化して、酸化膜を形成する工程と、前記データ
ライン形成部を前記酸化膜により保護しつつ前記画素電
極上の金属層を除去する工程と、を備えることを特徴と
する。
【００１２】また、この発明の薄膜トランジスタパネル
は、基板と、基板上にマトリクス状に形成された複数の
薄膜トランジスタと、対応する薄膜トランジスタのゲー
トに接続された複数のゲートラインと、対応する薄膜ト
ランジスタの電流路の一端に接続され、透明導電材料か
ら構成される複数の画素電極と、対応する薄膜トランジ
スタの電流路の他端に接続された複数のデータライン
と、を備え、各前記データラインは前記透明導電材料か
ら構成された第１の導電層と、前記第１の導電層上に形
成され、表面が酸化された金属から構成された第２の導
電層から構成される、ことを特徴とする薄膜トランジス
タパネル。
は、基板と、基板上にマトリクス状に形成された複数の
薄膜トランジスタと、対応する薄膜トランジスタのゲー
トに接続された複数のゲートラインと、対応する薄膜ト
ランジスタの電流路の一端に接続され、透明導電材料か
ら構成される複数の画素電極と、対応する薄膜トランジ
スタの電流路の他端に接続された複数のデータライン
と、を備え、各前記データラインは前記透明導電材料か
ら構成された第１の導電層と、前記第１の導電層上に形
成され、表面が酸化された金属から構成された第２の導
電層から構成される、ことを特徴とする薄膜トランジス
タパネル。
【００１３】
【作用】上記構成の製造方法によれば、画素電極形成用
の透明導電膜とデータライン形成用の金属層を連続して
形成し、前記金属層を前記画素電極と前記データライン
の形状にパターニングし、残存している前記金属層をマ
スクとして前記透明導電膜をパターニングする。従っ
て、データラインの形成と画素電極の形成を同一のパタ
ーニングマスクを用いて実行することができる。また、
マスク合わせの誤差を考慮する必要がないので、データ
ラインと画素電極を十分接近させ、画素電極のサイズを
大きくすることができる。画素電極上の金属層は孤立パ
ターンであり、データラインから絶縁されている。従っ
て、データラインに電圧を印加して陽極酸化法を用いて
その表面を酸化すれば、必要部分のみを簡単な構成で酸
化できる。
の透明導電膜とデータライン形成用の金属層を連続して
形成し、前記金属層を前記画素電極と前記データライン
の形状にパターニングし、残存している前記金属層をマ
スクとして前記透明導電膜をパターニングする。従っ
て、データラインの形成と画素電極の形成を同一のパタ
ーニングマスクを用いて実行することができる。また、
マスク合わせの誤差を考慮する必要がないので、データ
ラインと画素電極を十分接近させ、画素電極のサイズを
大きくすることができる。画素電極上の金属層は孤立パ
ターンであり、データラインから絶縁されている。従っ
て、データラインに電圧を印加して陽極酸化法を用いて
その表面を酸化すれば、必要部分のみを簡単な構成で酸
化できる。
【００１４】また、上記構成の薄膜トランジスタパネル
によれば、上述の製造方法を用いて少ないマスク数で製
造することができる。また、データラインがＩＴＯ等か
らなる第１の導電層と第２の導電層の積層構造となって
いるので、断線等の確率が小さくなり、素子の歩留まり
が向上する。さらに、第２の導電層の表面が酸化されて
いるので、層間絶縁が確実に確保できる。
によれば、上述の製造方法を用いて少ないマスク数で製
造することができる。また、データラインがＩＴＯ等か
らなる第１の導電層と第２の導電層の積層構造となって
いるので、断線等の確率が小さくなり、素子の歩留まり
が向上する。さらに、第２の導電層の表面が酸化されて
いるので、層間絶縁が確実に確保できる。
【００１５】
【実施例】以下、この発明の一実施例にかかる薄膜トラ
ンジスタパネル（ＴＦＴパネル）の製造方法を説明す
る。図１はこの実施例にかかる製造方法により製造され
たＴＦＴパネルの最終段階での平面図、図２及び図３は
製造過程を示す平面図、図４（Ａ）〜図６（Ｂ）は、図
１のＡ−Ａ線での各製造工程における断面を示す。
ンジスタパネル（ＴＦＴパネル）の製造方法を説明す
る。図１はこの実施例にかかる製造方法により製造され
たＴＦＴパネルの最終段階での平面図、図２及び図３は
製造過程を示す平面図、図４（Ａ）〜図６（Ｂ）は、図
１のＡ−Ａ線での各製造工程における断面を示す。
【００１６】この実施例のＴＦＴパネルは、液晶表示素
子用のものであり、図１に示すように、透明基板１１
と、透明基板１１上にマトリクス状に配置された多数の
薄膜トランジスタ（ＴＦＴ）１３と、ＴＦＴ１３のソー
ス電極ＳＥに接続された画素電極１５と、ＴＦＴ１３の
ゲート電極ＧＥに接続されたゲートライン１７と、ＴＦ
Ｔ１３のドレイン電極ＤＥに接続されたドレインライン
（データライン）１９と、を備える。
子用のものであり、図１に示すように、透明基板１１
と、透明基板１１上にマトリクス状に配置された多数の
薄膜トランジスタ（ＴＦＴ）１３と、ＴＦＴ１３のソー
ス電極ＳＥに接続された画素電極１５と、ＴＦＴ１３の
ゲート電極ＧＥに接続されたゲートライン１７と、ＴＦ
Ｔ１３のドレイン電極ＤＥに接続されたドレインライン
（データライン）１９と、を備える。
【００１７】また、このＴＦＴパネルは、製造段階で、
静電気によりゲート絶縁膜に耐圧レベル以上の電圧が印
加され、絶縁破壊が生ずる事態を防止するため、透明基
板１１の縁部にショートライン２１を配置している。シ
ョートライン２１とゲートライン１７の境界部にはゲー
トパッド２３が形成され、さらに、ショートライン２１
にはドレインパッド２５とゲート・ドレイン・コンタク
トパッド２７が接続されている。ドレインライン１９と
ゲート・ドレイン・コンタクトパッド２７はコンタクト
ホール２９を介して接続されている。また、ドレインラ
イン１９は陽極酸化用給電ライン３１に接続されてい
る。
静電気によりゲート絶縁膜に耐圧レベル以上の電圧が印
加され、絶縁破壊が生ずる事態を防止するため、透明基
板１１の縁部にショートライン２１を配置している。シ
ョートライン２１とゲートライン１７の境界部にはゲー
トパッド２３が形成され、さらに、ショートライン２１
にはドレインパッド２５とゲート・ドレイン・コンタク
トパッド２７が接続されている。ドレインライン１９と
ゲート・ドレイン・コンタクトパッド２７はコンタクト
ホール２９を介して接続されている。また、ドレインラ
イン１９は陽極酸化用給電ライン３１に接続されてい
る。
【００１８】図１のＴＦＴパネルは、製造終了後、図１
の破線部分を切断して、ショートライン２１と陽極酸化
用給電ライン３１を除去して、ゲートライン１７とドレ
インライン１９を分離し、ＴＦＴパネルの製造を完了す
る。
の破線部分を切断して、ショートライン２１と陽極酸化
用給電ライン３１を除去して、ゲートライン１７とドレ
インライン１９を分離し、ＴＦＴパネルの製造を完了す
る。
【００１９】上記構成のＴＦＴパネルの製造方法を図２
〜図６（Ｂ）を参照して説明する。まず、ガラス等から
なる透明基板１１上にアルミニウム、チタン、クロム、
これらの合金等の金属を、スパッタリング、蒸着等用い
て堆積し、例えば、７５ｎｍ〜１２０ｎｍ程度の厚さに
堆積する。次に、この金属層をパターニングし、ゲート
電極ＧＥ、ゲートライン１７、ゲートパッド２３、ショ
ートライン２１、ドレインパッド２５、ゲート・ドレイ
ン・コンタクトパッド２７を、図２及び図４（Ａ）に示
すように形成する。
〜図６（Ｂ）を参照して説明する。まず、ガラス等から
なる透明基板１１上にアルミニウム、チタン、クロム、
これらの合金等の金属を、スパッタリング、蒸着等用い
て堆積し、例えば、７５ｎｍ〜１２０ｎｍ程度の厚さに
堆積する。次に、この金属層をパターニングし、ゲート
電極ＧＥ、ゲートライン１７、ゲートパッド２３、ショ
ートライン２１、ドレインパッド２５、ゲート・ドレイ
ン・コンタクトパッド２７を、図２及び図４（Ａ）に示
すように形成する。
【００２０】次に、結果物を図７に示すように、電解液
槽７１に満たされたクエン酸溶液等からなる電解液７３
に浸漬し、ショートライン２１と白金等からなる陰極７
５の間に直流電源７７から電圧を印加し、ゲート電極Ｇ
Ｅと、ゲートライン１７と、ゲートパッド２３と、ショ
ートライン２１と、ドレインパッド２５と、ゲート・ド
レイン・コンタクトパッド２７とを陽極酸化し、その表
面に陽極酸化膜３３を形成する。
槽７１に満たされたクエン酸溶液等からなる電解液７３
に浸漬し、ショートライン２１と白金等からなる陰極７
５の間に直流電源７７から電圧を印加し、ゲート電極Ｇ
Ｅと、ゲートライン１７と、ゲートパッド２３と、ショ
ートライン２１と、ドレインパッド２５と、ゲート・ド
レイン・コンタクトパッド２７とを陽極酸化し、その表
面に陽極酸化膜３３を形成する。
【００２１】陽極酸化終了後、ゲートパッド２３と、ド
レインパッド２５と、ゲート・ドレイン・コンタクトパ
ッド２７との上の陽極酸化膜３３を剥離する。次に、基
板全面に酸化シリコンもしくは窒化シリコンからなるゲ
ート絶縁膜ＧＩを１００〜２００程度にプラズマＣＶＤ
（ＰＣＶＤ）法等を用いて形成する。ゲート絶縁膜ＧＩ
上に、多結晶シリコン又はアモルファスシリコン等から
なる真性半導体層（ｉ−Ｓｉ）ＳＩを３０〜７０ｎｍ程
度の厚さにＰＣＶＤ法等を用いて形成する。真性半導体
層ＳＩ上に酸化シリコン、窒化シリコン等の絶縁層を５
〜１００ｎｍの厚さにＰＣＶＤ法等を堆積する。次に、
この絶縁層をパターニングして、ＴＦＴのチャネル領域
をエッチング等から保護するためのブロッキング層ＢＬ
を形成する。
レインパッド２５と、ゲート・ドレイン・コンタクトパ
ッド２７との上の陽極酸化膜３３を剥離する。次に、基
板全面に酸化シリコンもしくは窒化シリコンからなるゲ
ート絶縁膜ＧＩを１００〜２００程度にプラズマＣＶＤ
（ＰＣＶＤ）法等を用いて形成する。ゲート絶縁膜ＧＩ
上に、多結晶シリコン又はアモルファスシリコン等から
なる真性半導体層（ｉ−Ｓｉ）ＳＩを３０〜７０ｎｍ程
度の厚さにＰＣＶＤ法等を用いて形成する。真性半導体
層ＳＩ上に酸化シリコン、窒化シリコン等の絶縁層を５
〜１００ｎｍの厚さにＰＣＶＤ法等を堆積する。次に、
この絶縁層をパターニングして、ＴＦＴのチャネル領域
をエッチング等から保護するためのブロッキング層ＢＬ
を形成する。
【００２２】次に、基板全面に真性半導体層ＳＩとソー
ス・ドレイン電極ＳＥ、ＤＥ間のオーミックコンタクト
を確保するためのｎ型半導体層を厚さ数ｎｍ程度にＰＣ
ＶＤ法等を用いて形成し、さらに、その上にクロム、チ
タン等の金属層を厚さ１０〜２００ｎｍに形成する。次
に、ｎ型半導体層と金属層を同一のマスクでパターニン
グして、ソース電極ＳＥとドレイン電極ＤＥを形成する
と共に真性半導体層ＳＩを素子形状にパターニングす
る。以上の工程により、図４（Ａ）に断面で示す構造が
得られる。
ス・ドレイン電極ＳＥ、ＤＥ間のオーミックコンタクト
を確保するためのｎ型半導体層を厚さ数ｎｍ程度にＰＣ
ＶＤ法等を用いて形成し、さらに、その上にクロム、チ
タン等の金属層を厚さ１０〜２００ｎｍに形成する。次
に、ｎ型半導体層と金属層を同一のマスクでパターニン
グして、ソース電極ＳＥとドレイン電極ＤＥを形成する
と共に真性半導体層ＳＩを素子形状にパターニングす
る。以上の工程により、図４（Ａ）に断面で示す構造が
得られる。
【００２３】次に、ゲート絶縁膜ＧＩのゲート・ドレイ
ン・コンタクトパッド２７上の部分を除去し、図４
（Ｂ）に示すように、ゲート・ドレイン・コンタクトパ
ッド２７とドレインライン１９を接続するためのコンタ
クトホール３５を形成する。
ン・コンタクトパッド２７上の部分を除去し、図４
（Ｂ）に示すように、ゲート・ドレイン・コンタクトパ
ッド２７とドレインライン１９を接続するためのコンタ
クトホール３５を形成する。
【００２４】次に、スパッタリング等により、図４
（Ｃ）に示すように、ＩＴＯ（インジウムとスズの酸化
物）の膜を基板全面に、例えば、５０〜２００ｎｍの厚
さに形成する。ＩＴＯ膜３７はゲート・ドレイン・コン
タクトパッド２７及びコンタクトホール３５の内面にも
形成される。次に、スパッタリング等により、図４
（Ｃ）に示すように、アルミニウム、クロム、チタン、
これらの合金等の金属を基板全面に、厚さ１００〜３０
０ｎｍ程度に堆積し、金属層３９を形成する。
（Ｃ）に示すように、ＩＴＯ（インジウムとスズの酸化
物）の膜を基板全面に、例えば、５０〜２００ｎｍの厚
さに形成する。ＩＴＯ膜３７はゲート・ドレイン・コン
タクトパッド２７及びコンタクトホール３５の内面にも
形成される。次に、スパッタリング等により、図４
（Ｃ）に示すように、アルミニウム、クロム、チタン、
これらの合金等の金属を基板全面に、厚さ１００〜３０
０ｎｍ程度に堆積し、金属層３９を形成する。
【００２５】金属層３９上にフォトレジスト４１を塗布
し、これを所定のフォトリソグラフ法を用いて、画素電
極１５と、ドレインライン１９と、陽極酸化用給電ライ
ン３１と、ゲート・ドレイン・コンタクトパッド２７の
形状にパターニングする。
し、これを所定のフォトリソグラフ法を用いて、画素電
極１５と、ドレインライン１９と、陽極酸化用給電ライ
ン３１と、ゲート・ドレイン・コンタクトパッド２７の
形状にパターニングする。
【００２６】パターニングされたフォトレジスト４１を
マスクとして用いて金属層３９をエッチングし、ドレイ
ンライン１９、陽極酸化用給電ライン３１、ソース・ド
レイン・コンタクト層４３、及び画素電極上の金属層４
５を、図３にハッチングを付した平面で、図５（Ｂ）に
断面で示すように、形成する。この際、ＩＴＯ膜３７が
エッチングストッパーとして機能する。形成されたドレ
インライン１９、陽極酸化用給電ライン３１、及びソー
ス・ドレイン・コンタクト層４３は相互に接続されてお
り、画素電極形成領域上の金属層４５はこれらの金属層
から絶縁されている。
マスクとして用いて金属層３９をエッチングし、ドレイ
ンライン１９、陽極酸化用給電ライン３１、ソース・ド
レイン・コンタクト層４３、及び画素電極上の金属層４
５を、図３にハッチングを付した平面で、図５（Ｂ）に
断面で示すように、形成する。この際、ＩＴＯ膜３７が
エッチングストッパーとして機能する。形成されたドレ
インライン１９、陽極酸化用給電ライン３１、及びソー
ス・ドレイン・コンタクト層４３は相互に接続されてお
り、画素電極形成領域上の金属層４５はこれらの金属層
から絶縁されている。
【００２７】フォトレジスト４１を除去し、残存してい
る金属層をマスクとして、図５（Ｂ）に示すように、Ｉ
ＴＯ膜３７をパターニングする。その後、図７に示す前
述の手法を用いて、陽極酸化用給電ライン３１にプラス
電圧を印加し、ドレインライン１９とソース・ドレイン
・コンタクト層４３の表面部を陽極酸化し、図５（Ｃ）
に示すように、陽極酸化膜４７を形成する。画素電極１
５上の金属層４５は陽極酸化用給電ライン３１から電気
的に絶縁されており、金属層４５は酸化されない。
る金属層をマスクとして、図５（Ｂ）に示すように、Ｉ
ＴＯ膜３７をパターニングする。その後、図７に示す前
述の手法を用いて、陽極酸化用給電ライン３１にプラス
電圧を印加し、ドレインライン１９とソース・ドレイン
・コンタクト層４３の表面部を陽極酸化し、図５（Ｃ）
に示すように、陽極酸化膜４７を形成する。画素電極１
５上の金属層４５は陽極酸化用給電ライン３１から電気
的に絶縁されており、金属層４５は酸化されない。
【００２８】次に、金属層４５をエッチングする。ドレ
インライン１９とソース・ドレイン・コンタクト層４３
の表面は陽極酸化により形成された陽極酸化膜４７によ
り覆われており、これらはエッチングされない。このた
め、図６（Ａ）に示すように、画素電極１５上の金属層
４５のみが除去され、画素電極１５が露出する。また、
ドレインライン１９の下には、ＩＴＯ膜３７が残存し、
ドレインライン１９はＩＴＯと金属の２層構造となり、
断線の確率が低下し、歩留まりと信頼性が向上する。ま
た、ドレインライン１９の表面が陽極酸化されているの
で、層間絶縁が確実に確保できる。
インライン１９とソース・ドレイン・コンタクト層４３
の表面は陽極酸化により形成された陽極酸化膜４７によ
り覆われており、これらはエッチングされない。このた
め、図６（Ａ）に示すように、画素電極１５上の金属層
４５のみが除去され、画素電極１５が露出する。また、
ドレインライン１９の下には、ＩＴＯ膜３７が残存し、
ドレインライン１９はＩＴＯと金属の２層構造となり、
断線の確率が低下し、歩留まりと信頼性が向上する。ま
た、ドレインライン１９の表面が陽極酸化されているの
で、層間絶縁が確実に確保できる。
【００２９】次に、図６（Ｂ）に示すように、基板全面
に窒化膜等からなるオーバーコート層４９をＰＣＶＤ法
等を用いて厚さ３００〜２０００ｎｍ程度に堆積する。
さらに、ゲートパッド２３及びドレインパッド２５上の
オーバーコート層４９とゲート絶縁膜ＧＩをエッチング
して除去し、ゲートパッド２３とドレインパッド２５と
を露出する。
に窒化膜等からなるオーバーコート層４９をＰＣＶＤ法
等を用いて厚さ３００〜２０００ｎｍ程度に堆積する。
さらに、ゲートパッド２３及びドレインパッド２５上の
オーバーコート層４９とゲート絶縁膜ＧＩをエッチング
して除去し、ゲートパッド２３とドレインパッド２５と
を露出する。
【００３０】以上で、図１に示す構造が得られる。その
後、透明基板１１を図１の破線に沿って切断し、ショー
トライン２１及び陽極酸化用給電ライン３１を取り除
き、ゲートライン１７とドレインライン１９を電気的に
分離し、ＴＦＴパネルを完成する。
後、透明基板１１を図１の破線に沿って切断し、ショー
トライン２１及び陽極酸化用給電ライン３１を取り除
き、ゲートライン１７とドレインライン１９を電気的に
分離し、ＴＦＴパネルを完成する。
【００３１】以上説明した製造方法によれば、ドレイン
ライン１９と画素電極１５を同一のマスクを用いてパタ
ーニングして形成するので、少ないマスク数でＴＦＴパ
ネルを製造することができる。また、マスク合わせの誤
差を低減でき、画素電極１５とドレインライン１９を接
近させることができ、画素電極１５の面積を大きくする
ことができる。また、ドレインライン１９の陽極酸化に
よって層間ショートを低減でき、歩留まりを向上でき
る。
ライン１９と画素電極１５を同一のマスクを用いてパタ
ーニングして形成するので、少ないマスク数でＴＦＴパ
ネルを製造することができる。また、マスク合わせの誤
差を低減でき、画素電極１５とドレインライン１９を接
近させることができ、画素電極１５の面積を大きくする
ことができる。また、ドレインライン１９の陽極酸化に
よって層間ショートを低減でき、歩留まりを向上でき
る。
【００３２】この発明は、上記実施例に限定されず、種
々の変更・応用が可能である。例えば、上記実施例で説
明した各層の材質、厚さ、形成手法等は例示であり変更
可能である。また、上記実施例では、ドレインパッド２
５とゲート・ドレイン・コンタクトパッド２７を配置し
たが、例えば、ソース・ドレイン・コンタクト層４３上
のオーバーコート層４９を除去することにより、ソース
・ドレイン・コンタクト層４３をドレインパッドとして
使用してもよい。また、上記実施例では、薄膜トランジ
スタのドレインをデータライン（ドレインライン）に接
続し、ソースを画素電極に接続しているが、薄膜トラン
ジスタのソースをデータラインに接続し、ドレインを画
素電極に接続してもよい。さらに、薄膜トランジスタの
構造もボトムゲート型のものに限定されず、他の構造を
採用してもよい。
々の変更・応用が可能である。例えば、上記実施例で説
明した各層の材質、厚さ、形成手法等は例示であり変更
可能である。また、上記実施例では、ドレインパッド２
５とゲート・ドレイン・コンタクトパッド２７を配置し
たが、例えば、ソース・ドレイン・コンタクト層４３上
のオーバーコート層４９を除去することにより、ソース
・ドレイン・コンタクト層４３をドレインパッドとして
使用してもよい。また、上記実施例では、薄膜トランジ
スタのドレインをデータライン（ドレインライン）に接
続し、ソースを画素電極に接続しているが、薄膜トラン
ジスタのソースをデータラインに接続し、ドレインを画
素電極に接続してもよい。さらに、薄膜トランジスタの
構造もボトムゲート型のものに限定されず、他の構造を
採用してもよい。
【００３３】
【発明の効果】以上説明したように、この発明のＴＦＴ
パネル及びその製造方法によれば、少ないマスク数でＴ
ＦＴパネルを製造することができる。また、ドレインラ
インの陽極酸化によって層間ショートを低減でき、歩留
まりを向上できる。
パネル及びその製造方法によれば、少ないマスク数でＴ
ＦＴパネルを製造することができる。また、ドレインラ
インの陽極酸化によって層間ショートを低減でき、歩留
まりを向上できる。
【図１】この発明の実施例にかかるＴＦＴパネルの平面
図である。
図である。
【図２】製造過程にあるＴＦＴパネルの平面図である。
【図３】製造過程にあるＴＦＴパネルの平面図である。
【図４】（Ａ）〜（Ｃ）は製造過程にあるＴＦＴパネル
の断面図である。
の断面図である。
【図５】（Ａ）〜（Ｃ）は製造過程にあるＴＦＴパネル
の断面図である。
の断面図である。
【図６】（Ａ）、（Ｂ）は製造過程にあるＴＦＴパネル
の断面図である。
の断面図である。
【図７】陽極酸化の方法を説明するための図である。
【図８】従来のＴＦＴパネルの平面図である。
【図９】（Ａ）〜（Ｃ）は製造過程にある従来のＴＦＴ
パネルの断面図である。
パネルの断面図である。
【図１０】（Ａ）、（Ｂ）は製造過程にある従来のＴＦ
Ｔパネルの断面図である。
Ｔパネルの断面図である。
１１・・・透明基板、１３・・・薄膜トランジスタ（ＴＦ
Ｔ）、１５・・・画素電極、１７・・・ゲートライン、１９・・
・ドレインライン、２１・・・ショートライン、２３・・・ゲ
ートパッド、２５・・・ドレインパッド、２７・・・ゲート・
ドレイン・コンタクトパッド、２９・・・コンタクトホー
ル、３１・・・陽極酸化用給電ライン、３３・・・陽極酸化
膜、３５・・・コンタクトホール、３７・・・ＩＴＯ膜、３９
・・・金属層、４１・・・フォトレジスト、４３・・・ソース・
ドレイン・コンタクト層、４５・・・金属層、４７・・・陽極
酸化膜、４９・・・オーバーコート層、７１・・・電解液槽、
７３・・・電解液、７５・・・陰極、７７・・・直流電源
Ｔ）、１５・・・画素電極、１７・・・ゲートライン、１９・・
・ドレインライン、２１・・・ショートライン、２３・・・ゲ
ートパッド、２５・・・ドレインパッド、２７・・・ゲート・
ドレイン・コンタクトパッド、２９・・・コンタクトホー
ル、３１・・・陽極酸化用給電ライン、３３・・・陽極酸化
膜、３５・・・コンタクトホール、３７・・・ＩＴＯ膜、３９
・・・金属層、４１・・・フォトレジスト、４３・・・ソース・
ドレイン・コンタクト層、４５・・・金属層、４７・・・陽極
酸化膜、４９・・・オーバーコート層、７１・・・電解液槽、
７３・・・電解液、７５・・・陰極、７７・・・直流電源
Claims (4)
- 【請求項１】基板と、基板上にマトリクス状に形成され
た複数の薄膜トランジスタと、対応する薄膜トランジス
タのゲートに接続された複数のゲートラインと、対応す
る薄膜トランジスタの電流路の一端に接続された複数の
画素電極と、対応する薄膜トランジスタの電流路の他端
に接続された複数のデータラインと、を備える薄膜トラ
ンジスタパネルの製造方法において、 画素電極形成用の透明導電膜とデータライン形成用の金
属層を連続して成膜する工程と、 前記金属層を前記画素電極と前記データラインの形状に
パターニングする工程と、 残存している前記金属層をマスクとして前記透明導電膜
をパターニングする工程と、 残存している前記金属層のデータライン形成部の表面部
を酸化して、酸化膜を形成する工程と、 前記データライン形成部を前記酸化膜により保護しつつ
前記画素電極上の金属層を除去する工程と、 を備えることを特徴とする薄膜トランジスタパネルの製
造方法。 - 【請求項２】残存している前記金属層のデータライン形
成部に電圧を印加してその表面を陽極酸化する工程であ
ることを特徴とする請求項１に記載の薄膜トランジスタ
パネルの製造方法。 - 【請求項３】ゲート電極、ゲート絶縁膜、半導体層、ソ
ース電極、ドレイン電極をそれぞれ備える複数のＴＦＴ
を基板上にマトリクス状に形成する工程と、 前記複数のＴＦＴ上に画素電極形成用の透明導電膜を形
成する工程と、 前記透明導電膜上の金属層を形成する工程と、 前記金属層を前記画素電極と前記データラインの形状に
パターニングする工程と、 残存している前記金属層をマスクとして前記透明導電膜
をパターニングする工程と、 残存している前記金属層のデータライン形成部の表面部
を酸化する工程と、 前記データライン形成部を前記酸化膜により保護しつつ
前記画素電極上の金属層を除去する工程と、 を備えることを特徴とする薄膜トランジスタパネルの製
造方法。 - 【請求項４】基板と、 基板上にマトリクス状に形成された複数の薄膜トランジ
スタと、 対応する薄膜トランジスタのゲートに接続された複数の
ゲートラインと、 対応する薄膜トランジスタの電流路の一端に接続され、
透明導電材料から構成される複数の画素電極と、 対応する薄膜トランジスタの電流路の他端に接続された
複数のデータラインと、を備え、 各前記データラインは前記透明導電材料から構成された
第１の導電層と、前記第１の導電層上に形成され、表面
が酸化された金属から構成された第２の導電層から構成
される、 ことを特徴とする薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16753194A JPH0815733A (ja) | 1994-06-28 | 1994-06-28 | 薄膜トランジスタパネルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16753194A JPH0815733A (ja) | 1994-06-28 | 1994-06-28 | 薄膜トランジスタパネルとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0815733A true JPH0815733A (ja) | 1996-01-19 |
Family
ID=15851428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16753194A Pending JPH0815733A (ja) | 1994-06-28 | 1994-06-28 | 薄膜トランジスタパネルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815733A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6632696B2 (en) | 1999-12-28 | 2003-10-14 | Nec Corporation | Manufacturing method of active matrix substrate plate and manufacturing method therefor |
| JP2005157017A (ja) * | 2003-11-27 | 2005-06-16 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
-
1994
- 1994-06-28 JP JP16753194A patent/JPH0815733A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41873E1 (en) | 1997-05-12 | 2010-10-26 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US7446556B2 (en) | 1997-12-05 | 2008-11-04 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US7626414B2 (en) | 1997-12-05 | 2009-12-01 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US8310262B2 (en) | 1997-12-05 | 2012-11-13 | Samsung Electronics Co., Ltd. | Multiple testing bars for testing liquid crystal display and method thereof |
| US6632696B2 (en) | 1999-12-28 | 2003-10-14 | Nec Corporation | Manufacturing method of active matrix substrate plate and manufacturing method therefor |
| US6890783B2 (en) | 1999-12-28 | 2005-05-10 | Nec Lcd Technologies, Ltd. | Active matrix substrate plate and manufacturing method therefor |
| JP2005157017A (ja) * | 2003-11-27 | 2005-06-16 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
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