JPH081597B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH081597B2 JPH081597B2 JP60214539A JP21453985A JPH081597B2 JP H081597 B2 JPH081597 B2 JP H081597B2 JP 60214539 A JP60214539 A JP 60214539A JP 21453985 A JP21453985 A JP 21453985A JP H081597 B2 JPH081597 B2 JP H081597B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- subprograms
- executed
- microcomputer
- subprogram
- Prior art date
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、プログラミングが効果的に実行され、特
にジャンプ命令がない状態で高速なデータ取り込み処理
が実行できるように改良したマイクロコンピュータに関
する。
にジャンプ命令がない状態で高速なデータ取り込み処理
が実行できるように改良したマイクロコンピュータに関
する。
［背景技術］ マイクロコンピュータにおいて、例えばデータの取り
込み処理を実行させる場合、この取り込み処理の流れ全
体に対応して一連の連続したプログラムが設定される。
したがって、このプログラムは必然的に長いものとな
り、またプログラムを設定する上での自由度が制限され
る状態にある。また、この一連のプログラムを効果的に
利用するためにジャンプ命令等が出されるものである
が、このような命令を出した場合にプログラムが暴走す
るような危険性も存在し、高速なデータ取り込み処理を
容易に実行させることが困難となるものであった。
込み処理を実行させる場合、この取り込み処理の流れ全
体に対応して一連の連続したプログラムが設定される。
したがって、このプログラムは必然的に長いものとな
り、またプログラムを設定する上での自由度が制限され
る状態にある。また、この一連のプログラムを効果的に
利用するためにジャンプ命令等が出されるものである
が、このような命令を出した場合にプログラムが暴走す
るような危険性も存在し、高速なデータ取り込み処理を
容易に実行させることが困難となるものであった。
［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、ジ
ャンプ命令等を使用することなく且つサブルーチン等を
効果的に使用できるようにして、プログラムの暴走を確
実に阻止することができ、しかもプログラミングのし易
いようにして、高速なデータ取り込み処理が容易に実行
されるようにするマイクロコンピュータを提供しようと
するものである。
ャンプ命令等を使用することなく且つサブルーチン等を
効果的に使用できるようにして、プログラムの暴走を確
実に阻止することができ、しかもプログラミングのし易
いようにして、高速なデータ取り込み処理が容易に実行
されるようにするマイクロコンピュータを提供しようと
するものである。
すなわち、この発明に係るマイクロコンピュータにあ
っては、 ジャンプ命令のないマイクロコンピュータであって、 それぞれ独立したサブプログラムを記憶した複数の記
憶手段と、 この複数の記憶手段それぞれに記憶された複数のサブ
プログラム（Ａ〜Ｄ）の実行順序をプログラムしたプロ
グラマブルロジックアレイにより構成したデコーダと、 特定される下位ビットで上記各サブプログラム内の命
令は先頭から順番に実行され、残りの上位ビットは上記
デコーダでデコードされるようにしたプログラムカウン
タとを具備し、 このプログラムカウンタの上位ビットで、外部からの
データの取り込み処理を行うサブプログラム（Ａ）を含
むサブプログラム（Ａ〜Ｄ）を指定し、外部からのデー
タの取り込み処理を行うサブプログラム（Ａ）が、他の
サブプログラム（Ｂ〜Ｄ）のいずれか１つ実行毎に実行
されるようにしたものである。
っては、 ジャンプ命令のないマイクロコンピュータであって、 それぞれ独立したサブプログラムを記憶した複数の記
憶手段と、 この複数の記憶手段それぞれに記憶された複数のサブ
プログラム（Ａ〜Ｄ）の実行順序をプログラムしたプロ
グラマブルロジックアレイにより構成したデコーダと、 特定される下位ビットで上記各サブプログラム内の命
令は先頭から順番に実行され、残りの上位ビットは上記
デコーダでデコードされるようにしたプログラムカウン
タとを具備し、 このプログラムカウンタの上位ビットで、外部からの
データの取り込み処理を行うサブプログラム（Ａ）を含
むサブプログラム（Ａ〜Ｄ）を指定し、外部からのデー
タの取り込み処理を行うサブプログラム（Ａ）が、他の
サブプログラム（Ｂ〜Ｄ）のいずれか１つ実行毎に実行
されるようにしたものである。
［作用］ 上記のように構成されるマイクロコンピュータにあっ
ては、複数の記憶装置に対してプログラムが複数のサブ
プログラムに分割された状態で記憶設定されるようにな
り、したがってプログラムの重複するような部分を共用
して、記憶プログラムに対して実質プログラム長を長く
することが可能となる。また、プログラムが小さな単位
で考えられるものであるため、プログラムを設計する上
で自由度が増すようになる。そして、上記複数の記憶装
置にそれぞれ記憶された複数のサブプログラムがプログ
ラムカウンタの下位ビットによってアドレス指定され読
み出されるようになるものであるため、そのサブプログ
ラムが短い周期で繰返し読み出されるようになる。そし
て、このサブプログラムの実行順序がデコーダによって
設定されるものであり、このデコーダを構成するプログ
ラマブルロジックアレイをプログラミングすることによ
って、この実行順序が自由に決定できるようになる。
ては、複数の記憶装置に対してプログラムが複数のサブ
プログラムに分割された状態で記憶設定されるようにな
り、したがってプログラムの重複するような部分を共用
して、記憶プログラムに対して実質プログラム長を長く
することが可能となる。また、プログラムが小さな単位
で考えられるものであるため、プログラムを設計する上
で自由度が増すようになる。そして、上記複数の記憶装
置にそれぞれ記憶された複数のサブプログラムがプログ
ラムカウンタの下位ビットによってアドレス指定され読
み出されるようになるものであるため、そのサブプログ
ラムが短い周期で繰返し読み出されるようになる。そし
て、このサブプログラムの実行順序がデコーダによって
設定されるものであり、このデコーダを構成するプログ
ラマブルロジックアレイをプログラミングすることによ
って、この実行順序が自由に決定できるようになる。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。添附図面はその構成を示すもので、命令内容を記憶
する例えばROMによって構成される記憶装置21を備え
る。この記憶装置21は、第１乃至第４の記憶要素21a〜2
1dによって構成されるもので、その各記憶要素21a〜21d
はそれぞれ１〜４、５〜８、９〜12、および13〜16で示
す各４バイトづつ合計16バイトとして構成されている。
そして、上記各記憶要素21a〜21dそれぞれには、命令内
容に対応する例えばＡ、Ｂ、Ｃ、Ｄのサブプログラムが
記憶設定されているものである。
る。添附図面はその構成を示すもので、命令内容を記憶
する例えばROMによって構成される記憶装置21を備え
る。この記憶装置21は、第１乃至第４の記憶要素21a〜2
1dによって構成されるもので、その各記憶要素21a〜21d
はそれぞれ１〜４、５〜８、９〜12、および13〜16で示
す各４バイトづつ合計16バイトとして構成されている。
そして、上記各記憶要素21a〜21dそれぞれには、命令内
容に対応する例えばＡ、Ｂ、Ｃ、Ｄのサブプログラムが
記憶設定されているものである。
この記憶装置21のプログラムはプログラムカウンタ22
によって選択される。プログラムカウンタ22は、例えば
６ビットの計数信号を発生するように６段22a〜22fによ
って構成されるものであって、所定のクロックが22fに
入力されて、順次22e−22d−22c−22b−22aと桁上がり
する周知のアップカウント動作を行う。６段22a〜22fの
うち、その下位２ビットに対応する下位２段22e、22fか
らの論理「１」の出力信号Ｑ、および論理「０」の出力
信号は、アンドゲート群23によってデコードする。そ
して、このデコードされた１〜４の計数値にそれぞれ対
応して、上記記憶要素22a〜22dの各バイト記憶部が先頭
から順次指定されるようにしている。
によって選択される。プログラムカウンタ22は、例えば
６ビットの計数信号を発生するように６段22a〜22fによ
って構成されるものであって、所定のクロックが22fに
入力されて、順次22e−22d−22c−22b−22aと桁上がり
する周知のアップカウント動作を行う。６段22a〜22fの
うち、その下位２ビットに対応する下位２段22e、22fか
らの論理「１」の出力信号Ｑ、および論理「０」の出力
信号は、アンドゲート群23によってデコードする。そ
して、このデコードされた１〜４の計数値にそれぞれ対
応して、上記記憶要素22a〜22dの各バイト記憶部が先頭
から順次指定されるようにしている。
上記プログラムカウンタ22の上位４ビットの計数値デ
ータは、デコーダ24によってデコードされるようにす
る。ここで、このデコーダ24はプログラマブル・ロジッ
クアレイによって構成されているものであり、上記記憶
装置21と同時にプログラミング可能に構成されている。
そして、このプログラマブル・ロジックアレイ24はアン
ド平面25とオア平面26を備えるもので、このアンド平面
25およびオア平面26で、上記プログラムカウンタ22の上
位４ビットの計数値をデコードするようにしている。
ータは、デコーダ24によってデコードされるようにす
る。ここで、このデコーダ24はプログラマブル・ロジッ
クアレイによって構成されているものであり、上記記憶
装置21と同時にプログラミング可能に構成されている。
そして、このプログラマブル・ロジックアレイ24はアン
ド平面25とオア平面26を備えるもので、このアンド平面
25およびオア平面26で、上記プログラムカウンタ22の上
位４ビットの計数値をデコードするようにしている。
上記記憶装置21の出力はセンスアンプおよび出力ラッ
チ回路27に供給されるものであり、またデコーダ24から
の信号線28はプログラムカウンタ22をリセットするもの
である。
チ回路27に供給されるものであり、またデコーダ24から
の信号線28はプログラムカウンタ22をリセットするもの
である。
プログラムカウンタ22のリセットは、電源投入時と所
定のプログラム終了後に行われる。このプログラム終了
後に行われるリセット指示は、予めデコーダ24にプログ
ラムされており、信号線28により行われる。
定のプログラム終了後に行われる。このプログラム終了
後に行われるリセット指示は、予めデコーダ24にプログ
ラムされており、信号線28により行われる。
次に、上記のように構成されるマイクロコンピュータ
の動作を具体的な例にしたがって説明すると、まずプロ
グラムは（１〜４）、（５〜８）、（９〜12）、（13〜
16）の４つのグループに分け、この各グループをそれぞ
れサブプログラムＡ、Ｂ、Ｃ、Ｄと呼ぶことにする。そ
して、この各サブプログラム内の命令の実行順序は、プ
ログラムカウンタ22の下位２ビットによって決定される
もので、例えば記憶要素21aに設定されるサブプログラ
ムＡにあっては、１→２→３→４のように先頭から順番
に実行される。
の動作を具体的な例にしたがって説明すると、まずプロ
グラムは（１〜４）、（５〜８）、（９〜12）、（13〜
16）の４つのグループに分け、この各グループをそれぞ
れサブプログラムＡ、Ｂ、Ｃ、Ｄと呼ぶことにする。そ
して、この各サブプログラム内の命令の実行順序は、プ
ログラムカウンタ22の下位２ビットによって決定される
もので、例えば記憶要素21aに設定されるサブプログラ
ムＡにあっては、１→２→３→４のように先頭から順番
に実行される。
また、上記サブプログラムＡ〜Ｄの実行順序は、プロ
グラムカウンタ22の上位40ビットのデコーダ24をプログ
ラムすることによって決定されるようになる。例えば、
プログラムカウンタ22の上位４ビットの計数値に対応し
て、 Ａ→Ｂ→Ａ→Ｃ→Ａ→Ｄ→Ａ→Ｂ→Ａ→Ｄ の繰返しのようにサブプログラムの実行順序がデコーダ
24に設定されるものである。
グラムカウンタ22の上位40ビットのデコーダ24をプログ
ラムすることによって決定されるようになる。例えば、
プログラムカウンタ22の上位４ビットの計数値に対応し
て、 Ａ→Ｂ→Ａ→Ｃ→Ａ→Ｄ→Ａ→Ｂ→Ａ→Ｄ の繰返しのようにサブプログラムの実行順序がデコーダ
24に設定されるものである。
この場合、上記サブプログラムＡに対して、外部から
のデータを取り込み処理しフラグを立てるプログラムを
設定したとすると、上記プログラムの一周が40命令のサ
イクルであるのに対して、データの取り込み処理はプロ
グラムカウンタ22の下位２ビットに対応する８命令サイ
クル毎に実行され、高速のデータの取り込み処理が可能
な状態となるものである。
のデータを取り込み処理しフラグを立てるプログラムを
設定したとすると、上記プログラムの一周が40命令のサ
イクルであるのに対して、データの取り込み処理はプロ
グラムカウンタ22の下位２ビットに対応する８命令サイ
クル毎に実行され、高速のデータの取り込み処理が可能
な状態となるものである。
しかも、この命令サイクルは常に40命令サイクルに設
定されるものであり、ジャンプ命令等が存在しないもの
であるため、タイマー動作が容易に実行できるようにな
る。そして、プログラムの暴走が発生する危険も効果的
に抑制できるものである。
定されるものであり、ジャンプ命令等が存在しないもの
であるため、タイマー動作が容易に実行できるようにな
る。そして、プログラムの暴走が発生する危険も効果的
に抑制できるものである。
［発明の効果］ 以上のようにの発明に係るマイクロコンピュータにあ
っては、（１）プログラムの暴走等の危険性を少ない状
態とすることができるものであり、信頼性の高いものと
することができる。
っては、（１）プログラムの暴走等の危険性を少ない状
態とすることができるものであり、信頼性の高いものと
することができる。
（２）プログラマブルカウンタの上位ビットでは、例え
ば、サブプログラムＡ〜Ｄの実行順序を、 Ａ→Ｂ→Ａ→Ｃ→Ａ→Ｄ→Ａ→Ｂ→Ａ→Ｄ のように指定できるので、サブプログラムＡによる外部
からのデータ取り込み処理をサブプログラムＢ〜Ｄのい
ずれか１つ実行毎に行なうことができるため、サブプロ
グラムＡが短い周期で繰返し実行されて、充分に高速な
データの取り込み処理が実行できる。
ば、サブプログラムＡ〜Ｄの実行順序を、 Ａ→Ｂ→Ａ→Ｃ→Ａ→Ｄ→Ａ→Ｂ→Ａ→Ｄ のように指定できるので、サブプログラムＡによる外部
からのデータ取り込み処理をサブプログラムＢ〜Ｄのい
ずれか１つ実行毎に行なうことができるため、サブプロ
グラムＡが短い周期で繰返し実行されて、充分に高速な
データの取り込み処理が実行できる。
（３）ジャンプ命令が無いため、常に命令サイクルは一
定となる。従って、サブプログラムの処理にインクリメ
ント命令等を実行させるようにしておけば、タイマを用
いなくともタイマー動作が容易に実行できる。
定となる。従って、サブプログラムの処理にインクリメ
ント命令等を実行させるようにしておけば、タイマを用
いなくともタイマー動作が容易に実行できる。
（４）プログラムが複数のサブプログラムに分割設定で
きるものであるため、実質上のプログラム長を長くする
ことが容易であり、プログラミングの自由度も効果的に
増加させることができ、論理を立てる上でも充分に簡易
化することが可能となる。
きるものであるため、実質上のプログラム長を長くする
ことが容易であり、プログラミングの自由度も効果的に
増加させることができ、論理を立てる上でも充分に簡易
化することが可能となる。
添附図面はこの発明の一実施例に係るマイクロコンピュ
ータの構成を説明する回路構成図である。 11……記憶装置、22……プログラムカウンタ、23……ア
ントジゲート群、24……デコーダ（プログラマブル・ロ
ジックアレイ）。
ータの構成を説明する回路構成図である。 11……記憶装置、22……プログラムカウンタ、23……ア
ントジゲート群、24……デコーダ（プログラマブル・ロ
ジックアレイ）。
Claims (1)
- 【請求項１】ジャンプ命令のないマイクロコンピュータ
であって、 それぞれ独立したサブプログラムを記憶した複数の記憶
手段と、 この複数の記憶手段それぞれに記憶された複数のサブプ
ログラム（Ａ〜Ｄ）の実行順序をプログラムしたプログ
ラマブルロジックアレイにより構成したデコーダと、 特定される下位ビットで上記各サブプログラム内の命令
は先頭から順番に実行され、残りの上位ビットは上記デ
コーダでデコードされるようにしたプログラムカウンタ
とを具備し、 このプログラムカウンタの上位ビットで、外部からのデ
ータの取り込み処理を行うサブプログラム（Ａ）を含む
サブプログラム（Ａ〜Ｄ）を指定し、外部からのデータ
の取り込み処理を行うサブプログラム（Ａ）が、他のサ
ブプログラム（Ｂ〜Ｄ）のいずれか１つ実行毎に実行さ
れるようにしたことを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214539A JPH081597B2 (ja) | 1985-09-30 | 1985-09-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214539A JPH081597B2 (ja) | 1985-09-30 | 1985-09-30 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275733A JPS6275733A (ja) | 1987-04-07 |
| JPH081597B2 true JPH081597B2 (ja) | 1996-01-10 |
Family
ID=16657411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214539A Expired - Lifetime JPH081597B2 (ja) | 1985-09-30 | 1985-09-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081597B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304957B1 (en) | 1993-02-26 | 2001-10-16 | Nippondenso Co., Ltd. | Multitask processing unit |
| JP4507888B2 (ja) * | 2005-01-17 | 2010-07-21 | 株式会社デンソー | マイクロコンピュータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1387238A (en) * | 1973-07-25 | 1975-03-12 | Pye Ltd | Control systems for analytical apparatus |
-
1985
- 1985-09-30 JP JP60214539A patent/JPH081597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6275733A (ja) | 1987-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |