JPH08161191A - インサーキットエミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 本発明はインサーキットエミュレータに関
し、高速のＭＰＵがターゲットである場合でも十分なデ
バッグを行なうことができるインサーキットエミュレー
タを提供することを目的としている。 【構成】 ターゲット装置内にある組み込みチップ内
に、ステート解析用のトレース機能，リアルタイムなオ
ンチップデバッグリソースをターゲットＭＰＵの走行を
止めることなく全ステートで行なうノンブレークデバッ
グ機能及びオフチップのモニタメモリアクセスインタフ
ェース機能を持つデバッグユニットを設けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインサーキットエミュレ
ータに関し、更に詳しくは高速のデバッグを可能にした
インサーキットエミュレータに関する。

【０００２】

【従来の技術】ターゲット（被試験装置）内のＭＰＵに
アクセスしてターゲットＭＰＵのデバッグを行なう装置
にインサーキットエミュレータ（以下ＩＣＥと略す）が
ある。一般的なＩＣＥの機能としては、以下のものがあ
る。

【０００３】 ターゲットメモリのエミュレーション
機能 ターゲットにＩＣＥを接続し、ターゲット内のメモリの
一部を変更する場合、ターゲット内のメモリをＩＣＥ内
のメモリで代行せさる。通常、ターゲットのメモリはＲ
ＯＭでできているので、プログラムの一部の変更等は困
難である。そこで、ターゲット内のメモリをＩＣＥ内の
メモリで代行させれば、ＩＣＥ内のメモリとしてはＲＡ
Ｍを用いることができるので、プログラムの変更等が自
由にできる。また、所定のメモリがターゲット内に存在
しない時にも、ＩＣＥ内のメモリにプログラムを組み込
んでターゲットのエミュレーションができる。

【０００４】 ヒストリトレース機能 従来のロジックアナライザの機能と同様のものであり、
トリガ時点から前方及び後方の複数段階のバス上のデー
タを記録する機能である。装置に障害が発生した時の、
前後のパス上のデータを解析することにより、障害の原
因を診断することができる。

【０００５】 ターゲット実行ブレーク機能 ターゲットのＭＰＵの動作を停止（ブレーク）し、その
停止時点のＭＰＵ内の各種レジスタ等の内容を読み出す
機能である。ターゲットの障害の原因を診断することが
できる。

【０００６】

【発明が解決しようとする課題】上記３つの機能は、い
ずれもＭＰＵの出力する信号を基にＩＣＥ側で判断し、
各機能を実現している。しかしながら、バスサイクルが
３０ＭＨｚ以上になると、ＩＣＥ側で各機能を行なう条
件判断が困難になる。

【０００７】具体的に述べると、ブレークするアドレス
か否かを判断するのに要する時間は、アドレス有効時点
から３０〜４０ｎＳである。従って、ＭＰＵのセットア
ップ，ホールド時間を考慮すると、バスサイクル３０Ｍ
Ｈｚを越えるとブレーク命令をＩＣＥ側から供給するこ
とが不可能になってしまう。また、ＭＰＵがシングルチ
ップの場合には、ＩＣＥ支援のために別途評価用チップ
を製作する必要があり、コスト，開発日程等、チップメ
ーカ，ユーザいずれにとっても負担になっている。

【０００８】本発明はこのような課題に鑑みてなされた
ものであって、高速のＭＰＵがターゲットである場合で
も十分なデバッグを行なうことができるインサーキット
エミュレータを提供することを目的としている。

【０００９】

【課題を解決するための手段】前記した課題を解決する
本発明は、ターゲット装置のデバッグを行なうインサー
キットエミュレータであって、ターゲット装置内にある
組み込みチップ内に、ステート解析用のトレース機能，
リアルタイムなオンチップデバッグリソースをターゲッ
トＭＰＵの走行を止めることなく全ステートで行なうノ
ンブレークデバッグ機能及びオフチップのモニタメモリ
アクセスインタフェース機能を持つデバッグユニットを
設けたことを特徴としている。

【００１０】この場合において、前記デバッグユニット
にチップ外部と接続するための外部インターフェィスピ
ンを具備し、該外部インターフェィスピンはＭＰＵ及び
そのアプリケーションの用途によりピン数の変更を可能
にすることが、ＭＰＵ及びそのアプリケーションの用途
に柔軟に対応する上で好ましい。

【００１１】

【作用】ターゲット装置内のＭＰＵを含む組み込みチッ
プ（エンベデッドチップ）内に、ＩＣＥの機能の一部を
実行するデバッグユニットを設けた。これにより、従来
ターゲット装置とＩＣＥ間でデータのやりとりを行なう
際に用いていたバッファ等が不要となり、その分取り扱
えるデータ速度を速くすることができる。例えば、従来
バスサイクル３０ＭＨｚ程度までしか扱えなかったもの
が、１００ＭＨｚ程度まで扱えるようになる。

【００１２】この場合において、前記デバッグユニット
にチップ外部と接続するための外部インターフェィスピ
ンを具備し、該外部インターフェィスピンはＭＰＵ及び
そのアプリケーションの用途によりピン数の変更を可能
にすることにより、ＭＰＵ及びそのアプリケーションの
用途により柔軟に対応することができ都合がよい。

【００１３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の一実施例を示す構成ブロッ
ク図である。図において、１０はターゲット装置内に取
り付けられる組み込みチップ（エンベデッドチップとも
いう）、２０は該組み込みチップ内に設けられたデバッ
グ機能を持つデバッグユニット（ＩＤＢユニットともい
う）である。このデバッグユニット２０は、組み込みチ
ップ１０内にチップの形で取り付けられるものの一部分
である。

【００１４】組み込みチップ１０において、１はＭＰＵ
コアである。該ＭＰＵコア１において、ＮＭＩ端子はＩ
ＣＥ機能の強制ブレーク（ＭＰＵコアを停止させるこ
と）及び実行後ブレークに使用するものである。この端
子がアサート（活性化）されると、次のバスサイクルか
ら例外処理に移るようになっている。ＩＮＴ端子は、割
り込み入力端子で、実行前ブレークとして使用するもの
である。この端子がアサートされた命令がＭＰＵコアの
パイプラインの実行キューに入った時、この命令を実行
せずに例外処理に移行するようになっている。ＩＮＴ端
子アサート時の命令をＳＷＩ（ソフトウェアインタラプ
ト）にすりかえたものと仮定する。

【００１５】２はＭＰＵコア１と接続されるキャッシュ
メモリ、２ａはキャッシュメモリ２に付属するブレーク
メモリである。該ブレークメモリ２ａは、ＭＰＵコア１
がキャッシュメモリ２からフェッチするアドレスの命令
と一緒にＭＰＵコアのＩＮＴ端子に取り込まれるように
なっている。

【００１６】３はキャッシュメモリ２と接続される外部
バスコントローラ、５はバス４と接続される入出力装置
（Ｉ／Ｏ）、６はバス４と接続されるＲＡＭ、７はバス
４と接続されるフラッシュＲＯＭ（リード／ライト可能
なＲＯＭ）である。該フラッシュＲＯＭ７は、ターゲッ
ト装置内に内蔵されるマスクＲＯＭをサポートするため
のＲＯＭである。このフラッシュＲＯＭは、ブレーク中
のモニタメモリ（後述）のプログラムによりアクセスが
できるようになっている。

【００１７】８はブレークメモリで、１ビット×ｎのサ
イズを持っている。ここで、ｎは次式で与えられる。 ｎ＝ＲＯＭのビット数÷最小命令ビット長 例えば、２５６ビットのＲＯＭで、ＭＰＵコアの最小命
令が８ビット長の時、ｎ＝２５６÷８＝３２となる。従
って、この時のブレークメモリ８の容量は３２ビットに
なる。

【００１８】また、ブレークメモリ８はフラッシュＲＯ
Ｍ７と同じメモリマップ上に配置され、フラッシュＲＯ
Ｍ７のデータのリードと同期してＭＰＵコア１のＩＮＴ
端子もしくはキャッシュメモリ２のブレークメモリ２ａ
にロードされるようになっている。ブレークメモリ８の
設定（０から１にすること）は、ブレーク中に、モニタ
メモリプログラムによりブレーク設定アドレスアクセス
と同時にブレークポイント端子９をアサートすることに
より設定するようになっている。

【００１９】次に、デバッグユニット２０の構成につい
て説明する。該デバッグユニット２０はＭＰＵコア１の
アドレスバス，データバス及びステータス信号と接続さ
れ、チップ外部とのインターフェィスピン１１を持って
いる。この外部インターフェィスピン１１は、ＩＣＥが
占有するようになっている。このピンの本数について
は、ＭＰＵコア１やアプリケーション用途により最適な
本数を設定することができるようになっている。なお、
ｎは１，３，５，７，１５，３１，６３のケースが考え
られる。このように、外部インターフェィスピンを介し
てＩＣＥと接続する構成をとることにより、ＭＰＵコア
１やアプリケーション用途により最適な本数を設定する
ことができ、都合がよい。ここではＤＢＧ（ｎ：０）の
ｎ＝１５のケースで説明する（（ｎ：０）はバス幅を示
す。以下同じ）。

【００２０】１２はターゲットラン中の実行している命
令のアドレスを出力するトレース部、１３はブレーク中
におけるＭＰＵコア１とモニタメモリのアクセスインタ
ーフェィスを行なうシリアルモニタアクセス部、１４は
チップ内ＩＣＥリソースの初期設定，特定ターゲットメ
モリのデータ変更及び特定ターゲットメモリのモニタ機
能の制御を行なうノンブレークデバッグ部で、ＩＣＥ側
からターゲットランを止めることなく行なうことができ
るようになっている。そして、これらトレース部１２，
シリアルモニタアクセス部１３及びノンブレークデバッ
グ部１４はＭＰＵコア１と接続されている。１５は、デ
バッグユニット２０のインターフェィスセレクタで、モ
ードで決められた機能ブロック１２〜１４をセレクトす
るようになっている。このセレクタ１５にはセレクト信
号として、ＤＢＧＭＯＤＥ（１：０）信号が入力され
る。

【００２１】２１は外部インターフェィスピン１１を介
してデバッグユニット２０と接続されるセレクタで、モ
ードで決められたＩＣＥリソースをセレクトするもので
ある。該セレクタ２１には、セレクト信号としてＤＢＧ
ＭＯＤＥ（１：０）信号が入力される。セレクタ１５と
セレクタ２１間でやりとりされる信号としては、ＤＢＧ
（ｎ：０），ＤＢＧＣＬＫ（クロック信号），ＤＢＧ
Ｓ，ＤＢＧＭＯＤＥ（１：０）がある。

【００２２】デバッグユニット２０は、モード信号ＤＢ
ＧＭＯＤＥ（１：０）により、トレース，シリアルモニ
タアクセス，ノンブレークデバッグの３つの機能のいず
れが外部インターフェィスピン１１と接続されているか
を認識できるようになっている。また、チップ外部にお
いても、セレクタ２１は、ＤＢＧＭＯＤＥ（１：０）信
号により現行モードに該当するトレースメモリ２２，モ
ニタメモリ２３，ノンブレークデバッグコントローラ２
４のいずれかのブロックに外部インターフェィスピン１
１の信号ピンを接続する。そして、トレース部１２の信
号は、トレースメモリ２２に入り、モニタメモリ２３の
出力はシリアルモニタアクセス部１３を介してＭＰＵコ
ア１に入り、ノンブレークデバッグコントローラ２４の
出力はノンブレークデバッグ部１４を介してＭＰＵコア
１に入る。このように構成された回路の動作を説明すれ
ば、以下のとおりである。

【００２３】本発明は、ユーザのターゲット装置内にあ
る組み込みチップ１０内にＩＣＥ機能の一部を行なうデ
バッグユニット２０を搭載した点に特徴がある。このデ
バッグユニット２０は、ユーザの負担にならない程度の
ＩＣＥ機能を具備するものとする。従来のＩＣＥでは、
ＩＣＥ本体から組み込みチップにアクセスする構成をと
っていた。従って、その間にバッファゲート等の素子を
用いる必要があり、素子の入出力間の遅延，配線長間に
存在する漂遊容量等で動作クロックの速度が数１０ＭＨ
ｚ程度に制約されていた。そこで、本発明では、ＩＣＥ
の機能をユーザの組み込みチップ１０内に搭載すること
により、バッファゲート等を不要にし、この結果、使用
できる動作クロックを１００ＭＨｚ程度まで延ばすこと
ができるようにしたもものである。以下、図１の回路の
動作機能について説明する。

【００２４】図１の外部インターフェィスピン１１は、
表１のＤＢＧＭＯＤＥ（１：０）の内容により各機能が
セレクトされる。つまり、ＤＢＧＭＯＤＥ＝００の時ト
レースＰＣモード、ＤＢＧＭＯＤＥ＝０１の時ＮＢＤ
（ノンブレークデバッグ）モード、ＤＢＧＭＯＤＥ＝１
０の時モニタアクセスモード、ＤＢＧＭＯＤＥ＝１１の
時トランスステートモードである。なお、トレースＰＣ
モード，ＮＢＤモードはターゲットモード、モニタアク
セスモード，トランスステートモードはモニタモードで
ある。ＮＢＤモードは、いずれでもアクセス可能であ
る。

【００２５】

【表１】

【００２６】ＤＢＧＭＯＤＥ（１：０）信号の遷移につ
いて説明する。 ＤＢＧＭＯＤＥ（０）：チップ入力信号。ＭＰＵコア１
に対してＮＢＤ（ノンブレークデバッグ）ＭＯＤＥの要
求に使用する。１で要求中及びＮＢＤ動作中を示す。 ＤＢＧＭＯＤＥ（１）：チップ出力信号。１はブレーク
中であることを示す（シリアルモニタアクセスモー
ド）。０はターゲットラン中であることを示す。この
時、ＭＰＵコア１はターゲットメモリアクセス中。デバ
ッグユニット２０はＰＣトレースかＮＢＤモード。

【００２７】表２はＤＢＧＭＯＤＥ（１：０）とデバッ
グユニット（ＩＤＢ）機能及び外部インターフェィスピ
ン１１の定義を示すものである。

【００２８】

【表２】

【００２９】（１）ＰＣトレース機能 ＰＣトレース機能は、ターゲットラン中（ＤＢＧＭＯＤ
Ｅ＝００）に、トレース部１２からＭＰＵコア１の実行
中の命令のアドレスを時分割してセレクタ１５を介して
外部インターフェィスピン１１に出力する。チップ外部
では、外部インターフェィスピン１１の信号は、セレク
タ２１によりトレースメモリ２２に接続され、ＰＣＨク
ロック，ＰＣＨＳＥＱの制御の下にトレースメモリ２２
にサンプリングされる。

【００３０】ＰＣトレースの出力内容は、アドレス上位
から時分割で出力する。以下に出力例を説明する。 ＭＰＵコア１のアドレス幅≦ＤＢＧ（ｎ：０）の信
号線数の場合 ＭＰＵのバスサイクルと同期して全アドレスを同時に出
力する。

【００３１】 ＭＰＵコア１のアドレス幅＞ＤＢＧ
（ｎ：０）の信号線数の場合 プログラムの分岐等でＭＰＵコア１のアドレスがシーケ
ンシャルでない時は、上位アドレスを出力し、シーケン
シャルの場合は下位アドレスを出力する。図２，図３は
トレースＰＣモードの出力タイミングを示す図である。
図２はＭＰＵコア１のアドレス幅が３２ビット、ＤＢＧ
（１５：０）の場合を、図３はＭＰＵコア１のアドレス
幅が１６ビット、ＤＢＧ（７：０）の場合をそれぞれ示
している。

【００３２】図２において、Ａ（３１：０）はＭＰＵコ
ア１の出力アドレスを、ＰＣＨ（１５：０）はＩＤＢよ
り出力される内容を、ＳＵＢ（３１：０）はトレースメ
モリ２２に書き込まれる内容を、Ｎ−ＳＥＱはＭＰＵコ
ア１の出力するアドレスがノンシーケンシャル（プログ
ラム分岐がある場合等）の場合を、ＳＥＱはＭＰＵの出
力するアドレスがシーケンシャルの場合をそれぞれ示し
ている。ｎＯＰＣは“０”レベルでＭＰＵコア１がプロ
グラムをリードする信号をそれぞれ示している。図３に
おいて、Ａ（１５：０）はＭＰＵコア１の出力アドレス
を、ＰＣＨ（７：０）はデバッグユニット２０より出力
される内容を、ＳＵＢ（１５：０）はトレースメモリ２
２に書き込まれる内容を、Ｎ−ＳＥＱはＭＰＵコア１の
出力するアドレスがノンシーケンシャルの場合を、ＳＥ
ＱはＭＰＵコア１の出力するアドレスがシーケンシャル
の場合をそれぞれ示している。図３の場合には、アドレ
スの全てがメモリに記憶される。

【００３３】 ＤＢＧ（ｎ：０）の信号線数がＭＰＵ
コア１のアドレス出力を行なうのに必要な数に定義でき
ない場合 この場合には、ＭＰＵコア１のプログラム分岐が発生し
たアドレスのみ出力する。分岐アドレス出力中に次の分
岐アドレスが発生した場合、ＰＣＨＳＥＱ信号をネゲー
ト（非活性化）して、新しい分岐アドレス出力を行なう
ことでチップ外部で識別できるようにする。図４，図５
はこの時のトレースＰＣモードの動作タイミングを示す
図である。図４は、ＭＰＵコア１のアドレス幅が１６ビ
ット、ＤＢＧ（３：０）の場合を、図５はＭＰＵコア１
のアドレス幅が１６ビット、ＤＢＧ（３：０）の場合を
それぞれ示している。図４の場合には、図３の場合と異
なり、分岐によりアドレスがノンシーケンシャルになっ
た場合、分岐アドレスのみメモリに記憶される。

【００３４】（３）シリアルモニタアクセス機能 シリアルモニタアクセス機能は、ターゲットＭＰＵがブ
レーク中（ＤＢＧＭＯＤＥ（１：０）＝１０の時）に、
オフチップのモニタメモリのプログラムをＤＢＧ（ｎ：
０）等の信号線を介してアクセスするために使用され
る。アクセスは、ステート，アドレス，データの順で時
分割で入出力される。アドレス，データは上位ビットか
ら転送する。ステートの内容は、リード，ライト，プロ
グラムフェッチ，有効バイトである。有効バイトとは、
３２ビットデータバス（Ｄ３１〜Ｄ０）の場合で、バイ
トアクセスの時有効なバイト（Ｄ７〜Ｄ０）をチップ外
部に知らせるものである。

【００３５】ＤＢＧ（ｎ：０）の本数により、シリアル
モニタアクセス用のバスのＳＤＩ（ｎ−１／２：０），
ＳＤＯ（ｎ−１／２：０）のビット幅が決まるので、ス
テート，アドレス，データは時分割して転送する必要が
ある。その分割個数の設定はノンブレークデバッグの機
能により設定する。

【００３６】図６はシリアルモニタアクセスにおけるラ
イトサイクルの動作タイミングを示す図である。図はＤ
ＢＧ（１５：０）の場合を示す。ＭＰＵコア１自身の１
バスサイクルはＳＤＣＬＫ１〜ＳＤＣＬＫ１３まであ
る。ＢＵＳＣＬＫ２の立ち下がりでモニタメモリ２３に
データライトされる。

【００３７】シリアルモニタバスは、ＢＵＳＣＬＫ１で
ＭＰＵコア１より既に出力されているアドレス，デー
タ，ステートを時分割し、図中シリアルモニタアクセス
部１３→セレクタ１５→セレクタ２１→モニタメモリ２
３の経路でモニタメモリ２３に出力する。モニタメモリ
アクセス時、ＤＢＧ（ｎ：０）はセレクタ２１を介して
出力用バスＳＤＯ（ｎ−１／２：０）と入力用バスＳＤ
Ｉ（ｎ−１／２：０）に２等分されている。モニタメモ
リ２３へのライトデータ，ステート，アドレスは、ＳＤ
Ｏ（ｎ−１／２：０）のバス幅に分割されてセレクタ２
１のＳＤＯ（ｎ−１／２：０）より出力される。

【００３８】図６において、ライトデータがＳＤＣＬＫ
１２の時点でチップ外部において全ビット揃うので、Ｓ
ＤＣＬＫ１３の立ち下がり、つまりＢＵＳＣＬＫの立ち
下がりでモニタメモリ２３にライト（書き込み）され
る。

【００３９】図７はシリアルモニタアクセスにおけるリ
ードサイクルの動作タイミングを示す図である。図はＤ
ＢＧ（１５：０）の場合を示す。リードサイクルにおい
ては、ステート，アドレスの出力はライトと同様に行な
う。ステートの中のリード，ライトビットの転送により
ＩＣＥはチップ外部でリードサイクルと認識する。モニ
タメモリ２３側は、ＳＤＣＬＫ６までに出力されたアド
レスに該当するデータをＳＤＣＬＫ７までセットアップ
する。シリアルモニタアクセス部１３は、チップ外部の
Ｄ３１〜Ｄ０を、ＳＤＣＬＫ８からＳＤＩ（ｎ−１／
２：０）を介して時分割で取り込む。そしてＳＤＣＬＫ
１２でチップ内部で全ビット（Ｄ３１〜Ｄ０）揃うと、
ＭＰＵコア１はＳＤＣＬＫ１３の立ち下がり、つまりＢ
ＵＳＣＬＫ２の立ち下がりでＤ３１〜Ｄ０をリードす
る。

【００４０】（３）ノンブレークデバッグ（ＮＢＤ） ノンブレークデバッグ（ＮＢＤ）は、オンチップデバッ
グリソースをノンブレークデバッグ部１４→セレクタ１
５→セレクタ２１→ノンブレークデバッグコントローラ
２４の経路でターゲットラン中のＭＰＵコア１をブレー
クすることなく、全ステートでチップ外部からアクセス
できるインターフェィスである。ＮＢＤのオンチップリ
ソースは、ＭＰＵコア１のメモリマップから独立したメ
モリを持っている。ＮＢＤには以下に示す４つの機能が
ある。

【００４１】 初期設定機能：オンチップデバッグリ
セットの設定 ＲＡＭモニタ機能：特定アドレスの最新アクセスデ
ータのリードアウト ダイナミックチューニング機能：特定アドレスのデ
ータ変更 予備：今後のＭＰＵ，アプリケーションの拡張用 （ＮＢＤのアクセスフロー）図８はＮＢＤのメモリマッ
プを示す図である。ＮＢＤマップの初期設定領域に初期
設定を行ない、ＲＡＭモニタ領域にＲＡＭモニタの設定
を行ない、ダイナミックチューニング領域にダイナミッ
クチューナの設定を行なう。このように構成されたメモ
リマップのＮＢＤリソースのアクセスを図９のブロック
図と図１０のアクセスフローで説明する。図９におい
て、１０は組み込みチップ（図１参照）、１はＭＰＵコ
ア、１４はノンブレークデバッグ部である。３０はＮＢ
Ｄコントロールブロックで、シリ／パラ変換器３１，レ
ジスタ群３２及びデコーダ３３より構成されている。レ
ジスタ群３２は、Ｐ０レジスタ，Ｐ１レジスタ及びＰ２
レジスタより構成される。４０はＩＣＥコントロールユ
ニットで、内部にＩＣＥのＣＰＵ４１を含んでいる。

【００４２】図８において、Ｅ００番地のラッチアドレ
スＡ（３１：２４）にデータ“ＡＡH ”（H は１６進を
示す）をライトする場合、以下のように行なう。 ＰＯレジスタにＲＡＭモニタ機能へのライトを意味
する“８ＥH ”をライトする。

【００４３】 Ｐ１レジスタにＲＡＭモニタメモリマ
ップ中のアドレスＡ（３１：２４）について変更すると
いう“００H ”をライトする。 Ｐ２レジスタにＲＡＭモニタメモリマップ中のアド
レスＡ（３１：２４）の中身を“ＡＡH ”に変更するた
めに、“ＡＡH ”をライトする。

【００４４】リードの場合、ＰＯレジスタに“０ＥH ”
をライトし、Ｐ２レジスタをリードすることによりＲＡ
Ｍモニタメモリマップ中のＡ（３１：２４）の内容がリ
ードできる。

【００４５】本発明によれば、以下のような効果が得ら
れる。 外部アクセスインターフェィスのない組み込みチッ
プ（シングルチップ）においても、デバッグ用のヒスト
リトレースを可能にしたので、ＭＰＵコアのプログラム
実行，追跡等のデバッグができる。

【００４６】 ノンブレークデバッグ機能を設けたこ
とにより、ＭＰＵコアのターゲットラン動作をブレーク
することなく、チップ内のデバッグリソースをアクセス
できるようになる。これにより、ＭＰＵコアに影響を与
えずにリアルタイムにデバッグの機能が使用できるよう
になる。

【００４７】 モニタシリアルアクセスインターフェ
ィスを設けたので、ブレーク中はＩＣＥ側のペースで制
御できるようになる。また、外部バスのないシングルチ
ップにおいても本機能によりモニタプログラムの実行が
可能になる。

【００４８】 オンチップブレークメモリを設けたの
で、高速ＭＰＵ又はシングルチップ時でも確実にブレー
クできるようになる。 上記〜の機能を実チップ上に定義しても、ＩＣ
Ｅ未使用時はＩＤＢをディスエーブルにできるので、そ
のままターゲットオンチップＭＰＵの初期流動期として
使用できる。また、シングルチップ等で外部アクセスイ
ンターフェィスのない場合でも、評価用のエバチップや
ポートエミュレータ等を別途製作する必要がないため、
ユーザ及びチップメーカにとってコスト，開発日程とも
メリットが出る。

【００４９】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ターゲット装置内のＭＰＵを含む組み込みチッ
プ（エンベデッドチップ）内に、ＩＣＥの機能の一部を
実行するデバッグユニットを設けた。これにより、従来
ターゲット装置とＩＣＥ間でデータのやりとりを行なう
際に用いていたバッファ等が不要となり、その分取り扱
えるデータ速度を速くすることができる。例えば、従来
バスサイクル３０ＭＨｚ程度までしか扱えなかったもの
が、１００ＭＨｚ程度まで扱えるようになる。

【００５０】この場合において、前記デバッグユニット
にチップ外部と接続するための外部インターフェィスピ
ンを具備し、該外部インターフェィスピンはＭＰＵ及び
そのアプリケーションの用途によりピン数の変更を可能
にすることにより、ＭＰＵ及びそのアプリケーションの
用途により柔軟に対応することができ都合がよい。

【００５１】このように、本発明によれば、高速のＭＰ
Ｕがターゲットである場合でも十分なデバッグを行なう
ことができるインサーキットエミュレータを提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】トレースＰＣモードの出力タイミングを示す図
である。

【図３】トレースＰＣモードの出力タイミングを示す図
である。

【図４】トレースＰＣモードの出力タイミングを示す図
である。

【図５】トレースＰＣモードの出力タイミングを示す図
である。

【図６】シリアルモニタアクセスにおけるライトサイク
ルの動作タイミングを示す図である。

【図７】シリアルモニタアクセスにおけるリードサイク
ルの動作タイミングを示す図である。

【図８】ＮＢＤのメモリマップを示す図である。

【図９】ＮＢＤアクセスフローの説明ブロック図であ
る。

【図１０】ＮＢＤアクセスフローを示す図である。

【符号の説明】

１ ＭＰＵコア ２ キャッシュ ２ａ ブレークメモリ ３ 外部バスコントローラ ４ バス ５ 入出力装置 ６ ＲＡＭ ７ キャッシュＲＯＭ ８ ブレークメモリ ９ ブレークポイント端子 １０ 組み込みチップ １１ 外部インターフェィスピン １２ トレース部 １３ シリアルモニタアクセス部 １４ ノンブレークデバッグ部 １５ セレクタ ２１ セレクタ ２２ トレースメモリ ２３ モニタメモリ ２４ ノンブレークデバッグコントローラ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ターゲット装置のデバッグを行なうイン
   サーキットエミュレータであって、 ターゲット装置内にある組み込みチップ内に、ステート
   解析用のトレース機能，リアルタイムなオンチップデバ
   ッグリソースをターゲットＭＰＵの走行を止めることな
   く全ステートで行なうノンブレークデバッグ機能及びオ
   フチップのモニタメモリアクセスインタフェース機能を
   持つデバッグユニットを設けたことを特徴とするインサ
   ーキットエミュレータ。
2. 【請求項２】 前記デバッグユニットにチップ外部と接
   続するための外部インターフェィスピンを具備し、該外
   部インターフェィスピンはＭＰＵ及びそのアプリケーシ
   ョンの用途によりピン数の変更を可能にすることを特徴
   とする請求項１記載のインサーキットエミュレータ。