JPH08162948A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08162948A JPH08162948A JP6323665A JP32366594A JPH08162948A JP H08162948 A JPH08162948 A JP H08162948A JP 6323665 A JP6323665 A JP 6323665A JP 32366594 A JP32366594 A JP 32366594A JP H08162948 A JPH08162948 A JP H08162948A
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- 230000010354 integration Effects 0.000 claims description 10
- 230000010355 oscillation Effects 0.000 abstract description 5
- 230000005526 G1 to G0 transition Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 コストとループゲインを大きくすることな
く、定常位相誤差の変動を小さく抑えることができるＰ
ＬＬ回路を提供する。 【構成】 基準クロックパルスＳ１の周波数ｆｓの変化
点から分周クロックパルスＳ３の周波数ｆ0の変化点の
間において、周波数Ｎ・ｆ0の出力クロックパルスＳ２
をカウントし、そのカウント結果Ｓ４を基準電圧制御回
路１１に出力するカウンタ回路１０と、カウンタ回路１
０からのカウント結果Ｓ４が示すカウント数をＰＬＬル
ープの時定数よりも十分長い時間で積分して、その積分
結果と通常状態におけるカウント数ｐとを比較し、これ
らのカウント数の差の方向と大きさに応じて増幅器６の
基準電圧発生回路９の基準電圧を制御する基準電圧制御
回路１１とを備えている。
く、定常位相誤差の変動を小さく抑えることができるＰ
ＬＬ回路を提供する。 【構成】 基準クロックパルスＳ１の周波数ｆｓの変化
点から分周クロックパルスＳ３の周波数ｆ0の変化点の
間において、周波数Ｎ・ｆ0の出力クロックパルスＳ２
をカウントし、そのカウント結果Ｓ４を基準電圧制御回
路１１に出力するカウンタ回路１０と、カウンタ回路１
０からのカウント結果Ｓ４が示すカウント数をＰＬＬル
ープの時定数よりも十分長い時間で積分して、その積分
結果と通常状態におけるカウント数ｐとを比較し、これ
らのカウント数の差の方向と大きさに応じて増幅器６の
基準電圧発生回路９の基準電圧を制御する基準電圧制御
回路１１とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（Ｐｈａｓｅ−
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に、ＰＬＬル
ープの制御に特徴を有するＰＬＬ回路に関する。
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に、ＰＬＬル
ープの制御に特徴を有するＰＬＬ回路に関する。
【０００２】
【従来の技術】図４は、従来のＰＬＬ回路を示すブロッ
ク図である。このＰＬＬ回路は、電圧制御発振器（ＶＣ
Ｏ）１００において、入力端子１０１から入力された基
準クロックパルスの周波数ｆｓのＮ倍の周波数を中心周
波数とする出力クロックパルスを発振する。この出力ク
ロックパルスは出力端子１０２から出力されると共に、
Ｎ分周回路１０３に入力される。Ｎ分周回路１０３に入
力された出力クロックパルスは、その周波数が１／Ｎに
分周され、基準クロックパルスの周波数ｆｓとほぼ同じ
周波数ｆ0を持つ分周クロックパルスとなって、位相比
較器（ＰＣ）１０４に入力される。したがって、基準ク
ロックパルスの周波数ｆｓが位相比較器１０４に入力さ
れると、周波数ｆ0の分周クロックパルスと位相比較さ
れ、これら２つの周波数ｆｓ，ｆ0の差に対応した誤差
電圧Ｖeが、位相比較器１０４から出力される。この誤
差電圧Ｖeは、リミッタ回路１０５，低域フィルタ１０
６を介して、増幅器１０７に入力され、増幅器１０７に
より、基準電圧発生回路１０８に基づいて増幅される。
ク図である。このＰＬＬ回路は、電圧制御発振器（ＶＣ
Ｏ）１００において、入力端子１０１から入力された基
準クロックパルスの周波数ｆｓのＮ倍の周波数を中心周
波数とする出力クロックパルスを発振する。この出力ク
ロックパルスは出力端子１０２から出力されると共に、
Ｎ分周回路１０３に入力される。Ｎ分周回路１０３に入
力された出力クロックパルスは、その周波数が１／Ｎに
分周され、基準クロックパルスの周波数ｆｓとほぼ同じ
周波数ｆ0を持つ分周クロックパルスとなって、位相比
較器（ＰＣ）１０４に入力される。したがって、基準ク
ロックパルスの周波数ｆｓが位相比較器１０４に入力さ
れると、周波数ｆ0の分周クロックパルスと位相比較さ
れ、これら２つの周波数ｆｓ，ｆ0の差に対応した誤差
電圧Ｖeが、位相比較器１０４から出力される。この誤
差電圧Ｖeは、リミッタ回路１０５，低域フィルタ１０
６を介して、増幅器１０７に入力され、増幅器１０７に
より、基準電圧発生回路１０８に基づいて増幅される。
【０００３】そして、この誤差電圧Ｖeを用いて、電圧
制御発振器１００を直流的に制御する。すなわち、位相
比較器１０４に入力される基準クロックパルスの周波数
ｆｓと分周クロックパルスの周波数ｆ0との差が縮まる
ように、電圧制御発振器１００の出力クロックパルスの
周波数Ｎ・ｆ0を制御する。したがって、周波数ｆｓ，
ｆ0が十分近いときには、Ｎ分周回路１０３からの周波
数ｆ0が基準クロックパルスの周波数ｆｓにロックし、
位相比較器１０４に入力する基準クロックパルスとＮ分
周回路１０３からの分周クロックパルスとの周波数差及
び位相差がなくなり、基準クロックパルスの周波数ｆｓ
のＮ倍の周波数を有する出力クロックパルスが出力端子
１０２から安定して出力される。
制御発振器１００を直流的に制御する。すなわち、位相
比較器１０４に入力される基準クロックパルスの周波数
ｆｓと分周クロックパルスの周波数ｆ0との差が縮まる
ように、電圧制御発振器１００の出力クロックパルスの
周波数Ｎ・ｆ0を制御する。したがって、周波数ｆｓ，
ｆ0が十分近いときには、Ｎ分周回路１０３からの周波
数ｆ0が基準クロックパルスの周波数ｆｓにロックし、
位相比較器１０４に入力する基準クロックパルスとＮ分
周回路１０３からの分周クロックパルスとの周波数差及
び位相差がなくなり、基準クロックパルスの周波数ｆｓ
のＮ倍の周波数を有する出力クロックパルスが出力端子
１０２から安定して出力される。
【０００４】
【発明が解決しようとする課題】しかし、上記した従来
のＰＬＬ回路では、次のような問題がある。電圧制御発
振器１００の発振中心周波数の変動等が原因して、位相
比較器１０４から出力される定常位相誤差に変動が生じ
た場合には、電圧制御発振器１００の周波数精度を高く
して、定常位相誤差の変動を小さく抑える必要がある。
しかし、高い周波数精度の電圧制御発振器１００を使用
すると、ＰＬＬ回路のコストが高くなってしまう。した
がって、あまり周波数精度が高くない電圧制御発振器１
００を使用する場合には、回路のループゲインを大きく
する必要がある。しかし、電圧制御発振器１００の周波
数精度が悪ければ悪いほど、ループゲインを大きくする
必要があるので、ループ系の応答速度がループゲインの
大きさに対応して速くなり、ループ動作が不安定になっ
てしまう。
のＰＬＬ回路では、次のような問題がある。電圧制御発
振器１００の発振中心周波数の変動等が原因して、位相
比較器１０４から出力される定常位相誤差に変動が生じ
た場合には、電圧制御発振器１００の周波数精度を高く
して、定常位相誤差の変動を小さく抑える必要がある。
しかし、高い周波数精度の電圧制御発振器１００を使用
すると、ＰＬＬ回路のコストが高くなってしまう。した
がって、あまり周波数精度が高くない電圧制御発振器１
００を使用する場合には、回路のループゲインを大きく
する必要がある。しかし、電圧制御発振器１００の周波
数精度が悪ければ悪いほど、ループゲインを大きくする
必要があるので、ループ系の応答速度がループゲインの
大きさに対応して速くなり、ループ動作が不安定になっ
てしまう。
【０００５】本発明は上記問題点にかんがみてなされた
もので、コストとループゲインを大きくすることなく、
定常位相誤差の変動を小さく抑えることができるＰＬＬ
回路を提供することを目的とする。
もので、コストとループゲインを大きくすることなく、
定常位相誤差の変動を小さく抑えることができるＰＬＬ
回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、基準クロックパルスとＮ分
周回路で分周された分周クロックパルスとの位相差を検
出して誤差電圧を発生する位相比較器と、基準電圧を用
いて上記誤差電圧を増幅する増幅器と、増幅された誤差
電圧に応答して出力クロックパルスの周波数を制御する
電圧制御発振器とを備えるＰＬＬ回路において、上記基
準クロックパルスの周波数の変化点をカウント開始のト
リガとし、上記分周クロックパルスの変化点をカウント
停止のトリガとして、上記出力クロックパルスのパルス
数をカウントするカウンタ回路と、上記カウンタ回路で
カウントされたパルス数をＰＬＬの時定数よりも十分長
い時間で積分し、この積分結果と予め設定したパルス数
とを比較し、その差の大きさと方向に応じて、上記増幅
器の基準電圧を制御する基準電圧制御回路とを設けた構
成としてある。
め、請求項１に係る発明は、基準クロックパルスとＮ分
周回路で分周された分周クロックパルスとの位相差を検
出して誤差電圧を発生する位相比較器と、基準電圧を用
いて上記誤差電圧を増幅する増幅器と、増幅された誤差
電圧に応答して出力クロックパルスの周波数を制御する
電圧制御発振器とを備えるＰＬＬ回路において、上記基
準クロックパルスの周波数の変化点をカウント開始のト
リガとし、上記分周クロックパルスの変化点をカウント
停止のトリガとして、上記出力クロックパルスのパルス
数をカウントするカウンタ回路と、上記カウンタ回路で
カウントされたパルス数をＰＬＬの時定数よりも十分長
い時間で積分し、この積分結果と予め設定したパルス数
とを比較し、その差の大きさと方向に応じて、上記増幅
器の基準電圧を制御する基準電圧制御回路とを設けた構
成としてある。
【０００７】請求項２記載のＰＬＬ回路は、請求項１に
おいて、上記予め設定したパルス数は、ロック時に、上
記基準クロックパルスの周波数の変化点をカウント開始
のトリガとし、上記分周クロックパルスの変化点をカウ
ント停止のトリガとしてカウントされる出力クロックパ
ルスのパルス数である構成とした。
おいて、上記予め設定したパルス数は、ロック時に、上
記基準クロックパルスの周波数の変化点をカウント開始
のトリガとし、上記分周クロックパルスの変化点をカウ
ント停止のトリガとしてカウントされる出力クロックパ
ルスのパルス数である構成とした。
【０００８】また、請求項３に係る発明は、基準クロッ
クパルスとＮ分周回路で分周された分周クロックパルス
との位相差を検出して誤差電圧を発生する位相比較器
と、基準電圧を用いて上記誤差電圧を増幅する増幅器
と、増幅された誤差電圧に応答して出力クロックパルス
の周波数を制御する電圧制御発振器とを備えるＰＬＬ回
路において、上記位相比較器からの誤差電圧のレベルが
Ｈレベル及びＬレベルのいずれか一方になっている間だ
け、上記出力クロックパルスのパルス数をカウントする
カウンタ回路と、上記カウンタ回路でカウントされたパ
ルス数をＰＬＬの時定数よりも十分長い時間で積分し、
この積分結果と予め設定したパルス数とを比較し、その
差の大きさと方向に応じて、上記増幅器の基準電圧を制
御する基準電圧制御回路とを設けた構成としてある。
クパルスとＮ分周回路で分周された分周クロックパルス
との位相差を検出して誤差電圧を発生する位相比較器
と、基準電圧を用いて上記誤差電圧を増幅する増幅器
と、増幅された誤差電圧に応答して出力クロックパルス
の周波数を制御する電圧制御発振器とを備えるＰＬＬ回
路において、上記位相比較器からの誤差電圧のレベルが
Ｈレベル及びＬレベルのいずれか一方になっている間だ
け、上記出力クロックパルスのパルス数をカウントする
カウンタ回路と、上記カウンタ回路でカウントされたパ
ルス数をＰＬＬの時定数よりも十分長い時間で積分し、
この積分結果と予め設定したパルス数とを比較し、その
差の大きさと方向に応じて、上記増幅器の基準電圧を制
御する基準電圧制御回路とを設けた構成としてある。
【０００９】請求項４記載のＰＬＬ回路は、請求項３に
おいて、上記予め設定したパルス数は、ロック時に、上
記位相比較器からの誤差電圧のレベルがＨレベル及びＬ
レベルのいずれか一方になっている間だけカウントされ
る出力クロックパルスのパルス数である構成とした。
おいて、上記予め設定したパルス数は、ロック時に、上
記位相比較器からの誤差電圧のレベルがＨレベル及びＬ
レベルのいずれか一方になっている間だけカウントされ
る出力クロックパルスのパルス数である構成とした。
【００１０】
【作用】請求項１の発明に係るＰＬＬ回路によれば、位
相比較器によって、基準クロックパルスと分周クロック
パルスとの位相差が検出され、その誤差電圧が増幅器に
出力される。そして、増幅器によって、誤差電圧が増幅
され、電圧制御発振器によって、増幅された誤差電圧に
応答して、出力クロックパルスの周波数が制御される。
この作用と平行して、カウンタ回路によって、基準クロ
ックパルスの周波数の変化点をカウント開始のトリガと
し、分周クロックパルスの変化点をカウント停止のトリ
ガとして、出力クロックパルスのパルス数がカウントさ
れる。そして、基準電圧制御回路によって、カウントさ
れたパルス数がＰＬＬの時定数よりも十分長い時間で積
分され、その積分結果と予め設定したパルス数とが比較
される。そして、基準電圧制御回路は、その差の大きさ
と方向に応じて、増幅器の基準電圧を制御する。
相比較器によって、基準クロックパルスと分周クロック
パルスとの位相差が検出され、その誤差電圧が増幅器に
出力される。そして、増幅器によって、誤差電圧が増幅
され、電圧制御発振器によって、増幅された誤差電圧に
応答して、出力クロックパルスの周波数が制御される。
この作用と平行して、カウンタ回路によって、基準クロ
ックパルスの周波数の変化点をカウント開始のトリガと
し、分周クロックパルスの変化点をカウント停止のトリ
ガとして、出力クロックパルスのパルス数がカウントさ
れる。そして、基準電圧制御回路によって、カウントさ
れたパルス数がＰＬＬの時定数よりも十分長い時間で積
分され、その積分結果と予め設定したパルス数とが比較
される。そして、基準電圧制御回路は、その差の大きさ
と方向に応じて、増幅器の基準電圧を制御する。
【００１１】請求項２記載のＰＬＬ回路によれば、ロッ
ク時に、基準クロックパルスの周波数の変化点をカウン
ト開始のトリガとし、分周クロックパルスの変化点をカ
ウント停止のトリガとしてカウントされる出力クロック
パルスのパルス数と上記積分結果とが、基準電圧制御回
路において比較される。
ク時に、基準クロックパルスの周波数の変化点をカウン
ト開始のトリガとし、分周クロックパルスの変化点をカ
ウント停止のトリガとしてカウントされる出力クロック
パルスのパルス数と上記積分結果とが、基準電圧制御回
路において比較される。
【００１２】請求項３の発明に係るＰＬＬ回路によれ
ば、位相比較器によって、基準クロックパルスと分周ク
ロックパルスとの位相差が検出され、その誤差電圧が増
幅器に出力される。そして、増幅器によって、誤差電圧
が増幅され、電圧制御発振器によって、増幅された誤差
電圧に応答して、出力クロックパルスの周波数が制御さ
れる。この作用と平行して、カウンタ回路によって、位
相比較器からの誤差電圧のレベルがＨレベル及びＬレベ
ルのいずれか一方になっている間だけ、出力クロックパ
ルスのパルス数がカウントされる。そして、基準電圧制
御回路によって、このパルス数がＰＬＬの時定数よりも
十分長い時間で積分され、その積分結果と予め設定した
パルス数とが比較される。そして、基準電圧制御回路
は、その差の大きさと方向に応じて、増幅器の基準電圧
を制御する。
ば、位相比較器によって、基準クロックパルスと分周ク
ロックパルスとの位相差が検出され、その誤差電圧が増
幅器に出力される。そして、増幅器によって、誤差電圧
が増幅され、電圧制御発振器によって、増幅された誤差
電圧に応答して、出力クロックパルスの周波数が制御さ
れる。この作用と平行して、カウンタ回路によって、位
相比較器からの誤差電圧のレベルがＨレベル及びＬレベ
ルのいずれか一方になっている間だけ、出力クロックパ
ルスのパルス数がカウントされる。そして、基準電圧制
御回路によって、このパルス数がＰＬＬの時定数よりも
十分長い時間で積分され、その積分結果と予め設定した
パルス数とが比較される。そして、基準電圧制御回路
は、その差の大きさと方向に応じて、増幅器の基準電圧
を制御する。
【００１３】請求項４記載のＰＬＬ回路によれば、ロッ
ク時に、位相比較器からの誤差電圧のレベルがＨレベル
及びＬレベルのいずれか一方になっている間だけカウン
トされる出力クロックパルスのパルス数と上記積分結果
とが、基準電圧制御回路において比較される。
ク時に、位相比較器からの誤差電圧のレベルがＨレベル
及びＬレベルのいずれか一方になっている間だけカウン
トされる出力クロックパルスのパルス数と上記積分結果
とが、基準電圧制御回路において比較される。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係るＰＬＬ回
路を示すブロック図である。図１において、符号１は、
周波数ｆｓの基準クロックパルスＳ１を入力する入力端
子であり、符号２は、基準クロックパルスＳ１の周波数
ｆｓのＮ倍の周波数の出力クロックパルスＳ２を出力す
るための出力端子である。これら入力端子１と出力端子
２との間には、位相比較器３とリミッタ回路４と低域フ
ィルタ５と増幅器６と電圧制御発振器７とが直列に接続
されており、電圧制御発振器７から位相比較器３へのル
ープ経路上には、Ｎ分周回路８が接続されている。
て説明する。図１は、本発明の一実施例に係るＰＬＬ回
路を示すブロック図である。図１において、符号１は、
周波数ｆｓの基準クロックパルスＳ１を入力する入力端
子であり、符号２は、基準クロックパルスＳ１の周波数
ｆｓのＮ倍の周波数の出力クロックパルスＳ２を出力す
るための出力端子である。これら入力端子１と出力端子
２との間には、位相比較器３とリミッタ回路４と低域フ
ィルタ５と増幅器６と電圧制御発振器７とが直列に接続
されており、電圧制御発振器７から位相比較器３へのル
ープ経路上には、Ｎ分周回路８が接続されている。
【００１５】位相比較器３は、基準クロックパルスＳ１
の周波数ｆｓと、Ｎ分周回路８からの周波数ｆ0の分周
クロックパルスＳ３との位相を比較し、これら２つの周
波数ｆｓ，ｆ0の差に対応した誤差電圧Ｖeをリミッタ回
路４に出力する機器である。リミッタ回路４及び低域フ
ィルタ５は、誤差電圧Ｖe内の雑音等を取り除いて、増
幅器６に出力する回路である。増幅器６は、低域フィル
タ５からの誤差電圧Ｖeを、基準電圧発生回路９の基準
電圧に基づいて増幅し、電圧制御発振器７に出力する機
器である。電圧制御発振器７は、増幅器６からの誤差電
圧Ｖeによって、直流的に制御される機器である。すな
わち、位相比較器３に入力される基準クロックパルスＳ
１の周波数ｆｓと分周クロックパルスＳ３の周波数ｆ0
との差が縮まるように、電圧制御発振器７の出力クロッ
クパルスＳ２の周波数Ｎ・ｆ0が制御される。したがっ
て、周波数ｆｓ，ｆ0が十分近いときには、分周クロッ
クパルスＳ３の周波数ｆ0が基準クロックパルスＳ１の
周波数ｆｓにロックし、基準クロックパルスＳ１と分周
クロックパルスＳ３との周波数差及び位相差がなくなっ
て、基準クロックパルスＳ１の周波数ｆｓのＮ倍の周波
数を有する出力クロックパルスＳ２（周波数Ｎ・ｆｓ）
が出力端子２から安定して出力されることとなる。Ｎ分
周回路８は、電圧制御発振器７からフィードバックされ
た出力クロックパルスＳ２の周波数Ｎ・ｆ0を１／Ｎに
し、周波数ｆ0を持つ分周クロックパルスＳ３を出力す
る回路である。
の周波数ｆｓと、Ｎ分周回路８からの周波数ｆ0の分周
クロックパルスＳ３との位相を比較し、これら２つの周
波数ｆｓ，ｆ0の差に対応した誤差電圧Ｖeをリミッタ回
路４に出力する機器である。リミッタ回路４及び低域フ
ィルタ５は、誤差電圧Ｖe内の雑音等を取り除いて、増
幅器６に出力する回路である。増幅器６は、低域フィル
タ５からの誤差電圧Ｖeを、基準電圧発生回路９の基準
電圧に基づいて増幅し、電圧制御発振器７に出力する機
器である。電圧制御発振器７は、増幅器６からの誤差電
圧Ｖeによって、直流的に制御される機器である。すな
わち、位相比較器３に入力される基準クロックパルスＳ
１の周波数ｆｓと分周クロックパルスＳ３の周波数ｆ0
との差が縮まるように、電圧制御発振器７の出力クロッ
クパルスＳ２の周波数Ｎ・ｆ0が制御される。したがっ
て、周波数ｆｓ，ｆ0が十分近いときには、分周クロッ
クパルスＳ３の周波数ｆ0が基準クロックパルスＳ１の
周波数ｆｓにロックし、基準クロックパルスＳ１と分周
クロックパルスＳ３との周波数差及び位相差がなくなっ
て、基準クロックパルスＳ１の周波数ｆｓのＮ倍の周波
数を有する出力クロックパルスＳ２（周波数Ｎ・ｆｓ）
が出力端子２から安定して出力されることとなる。Ｎ分
周回路８は、電圧制御発振器７からフィードバックされ
た出力クロックパルスＳ２の周波数Ｎ・ｆ0を１／Ｎに
し、周波数ｆ0を持つ分周クロックパルスＳ３を出力す
る回路である。
【００１６】本実施例のＰＬＬ回路は、上記回路の他
に、カウンタ回路（ＣＯＵＮＴＥＲ）１０と、基準電圧
制御回路（ＣＯＵＮＴ）１１とを備えている。カウンタ
回路１０は、入力端子１とＮ分周回路８と電圧制御発振
器７とに接続されており、入力端子１，Ｎ分周回路８，
電圧制御発振器７から基準クロックパルスＳ１，分周ク
ロックパルスＳ３，出力クロックパルスＳ２がそれぞれ
入力される。そして、このカウンタ回路１０は、基準ク
ロックパルスＳ１の周波数ｆｓの変化点から分周クロッ
クパルスＳ３の周波数ｆ0の変化点の間において、周波
数Ｎ・ｆ0の出力クロックパルスＳ２をカウントし、そ
のカウント結果Ｓ４を基準電圧制御回路１１に出力する
機能を有している。基準電圧制御回路１１は、カウンタ
回路１０と増幅器６の基準電圧発生回路９との間に接続
されている。この基準電圧制御回路１１には、通常状態
（ロック状態、周波数Ｎ・ｆｓ）における出力クロック
パルスＳ２のカウント数ｐが予め設定されている。そし
て、基準電圧制御回路１１は、カウント結果Ｓ４が示す
カウント数をＰＬＬループの時定数よりも十分長い時間
で積分して、その積分結果と通常状態における上記カウ
ント数ｐとを比較し、これらのカウント数の差の方向と
大きさ、即ち誤差電圧Ｖeのずれ量と方向に応じて基準
電圧発生回路９の基準電圧を制御する機能を有してい
る。
に、カウンタ回路（ＣＯＵＮＴＥＲ）１０と、基準電圧
制御回路（ＣＯＵＮＴ）１１とを備えている。カウンタ
回路１０は、入力端子１とＮ分周回路８と電圧制御発振
器７とに接続されており、入力端子１，Ｎ分周回路８，
電圧制御発振器７から基準クロックパルスＳ１，分周ク
ロックパルスＳ３，出力クロックパルスＳ２がそれぞれ
入力される。そして、このカウンタ回路１０は、基準ク
ロックパルスＳ１の周波数ｆｓの変化点から分周クロッ
クパルスＳ３の周波数ｆ0の変化点の間において、周波
数Ｎ・ｆ0の出力クロックパルスＳ２をカウントし、そ
のカウント結果Ｓ４を基準電圧制御回路１１に出力する
機能を有している。基準電圧制御回路１１は、カウンタ
回路１０と増幅器６の基準電圧発生回路９との間に接続
されている。この基準電圧制御回路１１には、通常状態
（ロック状態、周波数Ｎ・ｆｓ）における出力クロック
パルスＳ２のカウント数ｐが予め設定されている。そし
て、基準電圧制御回路１１は、カウント結果Ｓ４が示す
カウント数をＰＬＬループの時定数よりも十分長い時間
で積分して、その積分結果と通常状態における上記カウ
ント数ｐとを比較し、これらのカウント数の差の方向と
大きさ、即ち誤差電圧Ｖeのずれ量と方向に応じて基準
電圧発生回路９の基準電圧を制御する機能を有してい
る。
【００１７】次に、本実施例の動作について説明する。
位相比較器３は、周波数ｆｓの基準クロックパルスＳ１
とＮ分周回路８からの周波数ｆ0の分周クロックパルス
Ｓ３とが位相比較器３に入力されると、位相比較器３で
これらの位相が比較され、これら２つの周波数ｆｓ，ｆ
0の差に対応した誤差電圧Ｖeがリミッタ回路４，低域フ
ィルタ５を介して増幅器６に出力される。そして、増幅
器６において、低域フィルタ５からの誤差電圧Ｖeが、
基準電圧発生回路９の基準電圧に基づいて増幅され、電
圧制御発振器７に出力される。すると、電圧制御発振器
７において、基準クロックパルスＳ１の周波数ｆｓと分
周クロックパルスＳ３の周波数ｆ0との差が縮まるよう
に、出力クロックパルスＳ２の周波数Ｎ・ｆ0が制御さ
れる。したがって、周波数ｆｓ，ｆ0が十分近いときに
は、分周クロックパルスＳ３の周波数ｆ0が基準クロッ
クパルスＳ１の周波数ｆｓにロックされる。
位相比較器３は、周波数ｆｓの基準クロックパルスＳ１
とＮ分周回路８からの周波数ｆ0の分周クロックパルス
Ｓ３とが位相比較器３に入力されると、位相比較器３で
これらの位相が比較され、これら２つの周波数ｆｓ，ｆ
0の差に対応した誤差電圧Ｖeがリミッタ回路４，低域フ
ィルタ５を介して増幅器６に出力される。そして、増幅
器６において、低域フィルタ５からの誤差電圧Ｖeが、
基準電圧発生回路９の基準電圧に基づいて増幅され、電
圧制御発振器７に出力される。すると、電圧制御発振器
７において、基準クロックパルスＳ１の周波数ｆｓと分
周クロックパルスＳ３の周波数ｆ0との差が縮まるよう
に、出力クロックパルスＳ２の周波数Ｎ・ｆ0が制御さ
れる。したがって、周波数ｆｓ，ｆ0が十分近いときに
は、分周クロックパルスＳ３の周波数ｆ0が基準クロッ
クパルスＳ１の周波数ｆｓにロックされる。
【００１８】このロック状態即ち通常状態では、位相比
較器３の誤差電圧Ｖeの波形は図２の（ａ）に示すＨレ
ベルの波形となる。この状態では、図２の（ｂ）に示す
ように、カウンタ回路１０から基準電圧制御回路１１に
出力されるカウント結果Ｓ４はカウント数ｐであり、基
準電圧制御回路１１による基準電圧発生回路９への制御
は行われない。したがって、基準クロックパルスＳ１の
周波数ｆｓのＮ倍の周波数を有する出力クロックパルス
Ｓ２（周波数Ｎ・ｆｓ）が出力端子２から安定して出力
され続けることとなる。
較器３の誤差電圧Ｖeの波形は図２の（ａ）に示すＨレ
ベルの波形となる。この状態では、図２の（ｂ）に示す
ように、カウンタ回路１０から基準電圧制御回路１１に
出力されるカウント結果Ｓ４はカウント数ｐであり、基
準電圧制御回路１１による基準電圧発生回路９への制御
は行われない。したがって、基準クロックパルスＳ１の
周波数ｆｓのＮ倍の周波数を有する出力クロックパルス
Ｓ２（周波数Ｎ・ｆｓ）が出力端子２から安定して出力
され続けることとなる。
【００１９】しかし、電圧制御発振器７から出力される
出力クロックパルスＳ２の発振中心周波数Ｎ・ｆｓが変
動する等して、定常位相誤差が変動した場合には、誤差
電圧Ｖeが図３の（ａ）に示す波形となり、出力クロッ
クパルスＳ２が図３の（ｂ）に示す状態になる。この結
果、カウンタ回路１０は、基準クロックパルスＳ１の周
波数ｆｓの変化点から分周クロックパルスＳ３の周波数
ｆ0の変化点の間において、周波数Ｎ・ｆ0の出力クロッ
クパルスＳ２をカウントする。即ち、図３の（ａ）に示
す誤差電圧Ｖeの立上りから立下りの区間において、図
３の（ｂ）に示す出力クロックパルスＳ２をカウント
し、そのカウント数ｑを示すカウント結果Ｓ４を基準電
圧制御回路１１に出力する。すると、基準電圧制御回路
１１が、カウント結果Ｓ４が示すカウント数をＰＬＬル
ープの時定数よりも十分長い時間で積分し、その積分結
果と通常状態におけるカウント数ｐとを比較して、これ
らのカウント数の差の方向と大きさ、即ち誤差電圧Ｖe
のずれ量と方向に応じて基準電圧発生回路９の基準電圧
を制御する。この結果、増幅器６から増幅されて出力さ
れる誤差電圧Ｖeの変動、即ち、定常位相誤差の変動が
小さく抑えられ、周波数Ｎ・ｆｓにほぼ等しい周波数の
出力クロックパルスＳ２が電圧制御発振器７から出力さ
れる。
出力クロックパルスＳ２の発振中心周波数Ｎ・ｆｓが変
動する等して、定常位相誤差が変動した場合には、誤差
電圧Ｖeが図３の（ａ）に示す波形となり、出力クロッ
クパルスＳ２が図３の（ｂ）に示す状態になる。この結
果、カウンタ回路１０は、基準クロックパルスＳ１の周
波数ｆｓの変化点から分周クロックパルスＳ３の周波数
ｆ0の変化点の間において、周波数Ｎ・ｆ0の出力クロッ
クパルスＳ２をカウントする。即ち、図３の（ａ）に示
す誤差電圧Ｖeの立上りから立下りの区間において、図
３の（ｂ）に示す出力クロックパルスＳ２をカウント
し、そのカウント数ｑを示すカウント結果Ｓ４を基準電
圧制御回路１１に出力する。すると、基準電圧制御回路
１１が、カウント結果Ｓ４が示すカウント数をＰＬＬル
ープの時定数よりも十分長い時間で積分し、その積分結
果と通常状態におけるカウント数ｐとを比較して、これ
らのカウント数の差の方向と大きさ、即ち誤差電圧Ｖe
のずれ量と方向に応じて基準電圧発生回路９の基準電圧
を制御する。この結果、増幅器６から増幅されて出力さ
れる誤差電圧Ｖeの変動、即ち、定常位相誤差の変動が
小さく抑えられ、周波数Ｎ・ｆｓにほぼ等しい周波数の
出力クロックパルスＳ２が電圧制御発振器７から出力さ
れる。
【００２０】このように、本実施例によれば、カウンタ
回路１０と基準電圧制御回路１１の機能によって、基準
電圧発生回路９の基準電圧を制御するようになっている
ので、出力クロックパルスＳ２の発振中心周波数の変動
等が生じても、ＰＬＬ回路のコストとループゲインを大
きくすることなく、定常位相誤差の変動を小さく抑える
ことができ、基準クロックパルスＳ１と出力クロックパ
ルスＳ２との間のワンダを抑圧することができる。
回路１０と基準電圧制御回路１１の機能によって、基準
電圧発生回路９の基準電圧を制御するようになっている
ので、出力クロックパルスＳ２の発振中心周波数の変動
等が生じても、ＰＬＬ回路のコストとループゲインを大
きくすることなく、定常位相誤差の変動を小さく抑える
ことができ、基準クロックパルスＳ１と出力クロックパ
ルスＳ２との間のワンダを抑圧することができる。
【００２１】
【発明の効果】以上のように、請求項１ないし請求項４
記載の本発明のＰＬＬ回路によれば、カウンタ回路と基
準電圧制御回路とによって、増幅器の基準電圧を制御す
るようになっているので、出力クロックパルスの発振中
心周波数の変動等が生じても、ＰＬＬ回路のコストとル
ープゲインを大きくすることなく、定常位相誤差の変動
を小さく抑えることができ、基準クロックパルスと出力
クロックパルスとの間のワンダを抑圧することができる
という効果がある。
記載の本発明のＰＬＬ回路によれば、カウンタ回路と基
準電圧制御回路とによって、増幅器の基準電圧を制御す
るようになっているので、出力クロックパルスの発振中
心周波数の変動等が生じても、ＰＬＬ回路のコストとル
ープゲインを大きくすることなく、定常位相誤差の変動
を小さく抑えることができ、基準クロックパルスと出力
クロックパルスとの間のワンダを抑圧することができる
という効果がある。
【図１】本発明の一実施例に係るＰＬＬ回路を示すブロ
ック図である。
ック図である。
【図２】ロック状態を示し、図２の（ａ）はそのときの
誤差電圧波形を示し、図２の（ｂ）は出力クロックパル
スを示す。
誤差電圧波形を示し、図２の（ｂ）は出力クロックパル
スを示す。
【図３】変動状態を示し、図３の（ａ）はそのときの誤
差電圧波形を示し、図３の（ｂ）は出力クロックパルス
を示す。
差電圧波形を示し、図３の（ｂ）は出力クロックパルス
を示す。
【図４】従来例に係るＰＬＬ回路を示すブロック図であ
る。
る。
１ 入力端子 ２ 出力端子 ３ 位相比較器 ６ 増幅器 ７ 電圧制御発振器 ８ Ｎ分周回路 ９ 基準電圧発生回路 １０ カウンタ回路 １１ 基準電圧制御回路
Claims (4)
- 【請求項１】 基準クロックパルスとＮ分周回路で分周
された分周クロックパルスとの位相差を検出して誤差電
圧を発生する位相比較器と、基準電圧を用いて上記誤差
電圧を増幅する増幅器と、増幅された誤差電圧に応答し
て出力クロックパルスの周波数を制御する電圧制御発振
器とを備えるＰＬＬ回路において、 上記基準クロックパルスの周波数の変化点をカウント開
始のトリガとし、上記分周クロックパルスの変化点をカ
ウント停止のトリガとして、上記出力クロックパルスの
パルス数をカウントするカウンタ回路と、 上記カウンタ回路でカウントされたパルス数をＰＬＬの
時定数よりも十分長い時間で積分し、この積分結果と予
め設定したパルス数とを比較し、その差の大きさと方向
に応じて、上記増幅器の基準電圧を制御する基準電圧制
御回路と、 を設けたことを特徴とするＰＬＬ回路。 - 【請求項２】 上記予め設定したパルス数は、ロック時
に、上記基準クロックパルスの周波数の変化点をカウン
ト開始のトリガとし、上記分周クロックパルスの変化点
をカウント停止のトリガとしてカウントされる出力クロ
ックパルスのパルス数である請求項１記載のＰＬＬ回
路。 - 【請求項３】 基準クロックパルスとＮ分周回路で分周
された分周クロックパルスとの位相差を検出して誤差電
圧を発生する位相比較器と、基準電圧を用いて上記誤差
電圧を増幅する増幅器と、増幅された誤差電圧に応答し
て出力クロックパルスの周波数を制御する電圧制御発振
器とを備えるＰＬＬ回路において、 上記位相比較器からの誤差電圧のレベルがＨレベル及び
Ｌレベルのいずれか一方になっている間だけ、上記出力
クロックパルスのパルス数をカウントするカウンタ回路
と、 上記カウンタ回路でカウントされたパルス数をＰＬＬの
時定数よりも十分長い時間で積分し、この積分結果と予
め設定したパルス数とを比較し、その差の大きさと方向
に応じて、上記増幅器の基準電圧を制御する基準電圧制
御回路と、 を設けたことを特徴とするＰＬＬ回路。 - 【請求項４】 上記予め設定したパルス数は、ロック時
に、上記位相比較器からの誤差電圧のレベルがＨレベル
及びＬレベルのいずれか一方になっている間だけカウン
トされる出力クロックパルスのパルス数である請求項３
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323665A JPH08162948A (ja) | 1994-11-30 | 1994-11-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323665A JPH08162948A (ja) | 1994-11-30 | 1994-11-30 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162948A true JPH08162948A (ja) | 1996-06-21 |
Family
ID=18157248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323665A Pending JPH08162948A (ja) | 1994-11-30 | 1994-11-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686797B2 (en) | 2009-12-24 | 2014-04-01 | Fujitsu Limited | Phase locked loop circuit and communication device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145784A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 位相同期ループ装置 |
-
1994
- 1994-11-30 JP JP6323665A patent/JPH08162948A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145784A (ja) * | 1991-11-20 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 位相同期ループ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686797B2 (en) | 2009-12-24 | 2014-04-01 | Fujitsu Limited | Phase locked loop circuit and communication device |
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