JPH08162954A - モード選択型ａ／ｄ変換装置 - Google Patents
モード選択型ａ／ｄ変換装置Info
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- JPH08162954A JPH08162954A JP30197894A JP30197894A JPH08162954A JP H08162954 A JPH08162954 A JP H08162954A JP 30197894 A JP30197894 A JP 30197894A JP 30197894 A JP30197894 A JP 30197894A JP H08162954 A JPH08162954 A JP H08162954A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 133
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ２個の同一仕様のＡ／Ｄ変換回路によって、
入力信号を２倍の分解能でＡ／Ｄ変換、または２倍の速
度でＡ／Ｄ変換すること。 【構成】 高速変換時は、サンプルホールド回路１ａお
よびＡ／Ｄ変換回路２ａと、サンプルホールド回路１ｂ
およびＡ／Ｄ変換回路２ｂとをｔ／２時間分ずらした状
態で周期ｔ的に動作せしめ、回路２ａ，２ｂから周期ｔ
／２的に交互にｎビット変換値を得、また、高分解能変
換時は、回路１ａ，２ａから周期ｔ的に上位ｎビット変
換値を、また、回路１ｂ，２ａ、Ｄ／Ａ変換回路３、差
動増幅回路４および回路２ｂからは周期ｔ的に下位ｎビ
ット変換値を得ているものである。
入力信号を２倍の分解能でＡ／Ｄ変換、または２倍の速
度でＡ／Ｄ変換すること。 【構成】 高速変換時は、サンプルホールド回路１ａお
よびＡ／Ｄ変換回路２ａと、サンプルホールド回路１ｂ
およびＡ／Ｄ変換回路２ｂとをｔ／２時間分ずらした状
態で周期ｔ的に動作せしめ、回路２ａ，２ｂから周期ｔ
／２的に交互にｎビット変換値を得、また、高分解能変
換時は、回路１ａ，２ａから周期ｔ的に上位ｎビット変
換値を、また、回路１ｂ，２ａ、Ｄ／Ａ変換回路３、差
動増幅回路４および回路２ｂからは周期ｔ的に下位ｎビ
ット変換値を得ているものである。
Description
【０００１】
【産業上の利用分野】本発明は、分解能がｎビットとさ
れた同一仕様のＡ／Ｄ変換回路を２個用い、高分解能変
換モード時にあっては、アナログ入力信号を分解能２ｎ
ビットでＡ／Ｄ変換する一方、高速変換モード時にあっ
ては、アナログ入力信号を分解能をｎビットとして２倍
の変換速度でＡ／Ｄ変換するためのモード選択型Ａ／Ｄ
変換装置に関するものである。
れた同一仕様のＡ／Ｄ変換回路を２個用い、高分解能変
換モード時にあっては、アナログ入力信号を分解能２ｎ
ビットでＡ／Ｄ変換する一方、高速変換モード時にあっ
ては、アナログ入力信号を分解能をｎビットとして２倍
の変換速度でＡ／Ｄ変換するためのモード選択型Ａ／Ｄ
変換装置に関するものである。
【０００２】
【従来の技術】これまでに、入力信号をＡ／Ｄ変換する
ためのＡ／Ｄ変換器としては、それ自体で高速・高分解
能なものや、低分解能のＡ／Ｄ変換器を用い高分解能を
実現するものが特開平５ー２８４０３０号公報、特開平
５ー２５２０３５号公報に記載されている。
ためのＡ／Ｄ変換器としては、それ自体で高速・高分解
能なものや、低分解能のＡ／Ｄ変換器を用い高分解能を
実現するものが特開平５ー２８４０３０号公報、特開平
５ー２５２０３５号公報に記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、高速・
高分解能なＡ／Ｄ変換器は一般に高価である一方、特開
平５ー２８４０３０号公報、特開平５ー２５２０３５号
公報に記載のものではまた、いきおい変換速度が低下す
ることは否めないものとなっているのが実情である。と
ころで、一概に入力信号をＡ／Ｄ変換するといっても、
特定の分野、あるいは装置においては、高分解能変換モ
ード時には、低変換速度を許容しつつ入力信号を高分解
能でＡ／Ｄ変換する必要がある一方では、高速変換モー
ド時には、それとは逆に低分解能を許容しつつ入力信号
を高速にＡ／Ｄ変換する必要があるといった具合に、高
分解能変換モード、高速変換モード間でのモード変更容
易として、入力信号を経済的にＡ／Ｄ変換することは困
難となっているのが実情である。本発明の目的は、２個
の同一仕様のＡ／Ｄ変換回路を用い、高分解能変換モー
ド時には、高分解能で入力信号をＡ／Ｄ変換し得、ま
た、高速変換モード時には、入力信号を高速にＡ／Ｄ変
換し得るモード選択型Ａ／Ｄ変換装置を供するにある。
高分解能なＡ／Ｄ変換器は一般に高価である一方、特開
平５ー２８４０３０号公報、特開平５ー２５２０３５号
公報に記載のものではまた、いきおい変換速度が低下す
ることは否めないものとなっているのが実情である。と
ころで、一概に入力信号をＡ／Ｄ変換するといっても、
特定の分野、あるいは装置においては、高分解能変換モ
ード時には、低変換速度を許容しつつ入力信号を高分解
能でＡ／Ｄ変換する必要がある一方では、高速変換モー
ド時には、それとは逆に低分解能を許容しつつ入力信号
を高速にＡ／Ｄ変換する必要があるといった具合に、高
分解能変換モード、高速変換モード間でのモード変更容
易として、入力信号を経済的にＡ／Ｄ変換することは困
難となっているのが実情である。本発明の目的は、２個
の同一仕様のＡ／Ｄ変換回路を用い、高分解能変換モー
ド時には、高分解能で入力信号をＡ／Ｄ変換し得、ま
た、高速変換モード時には、入力信号を高速にＡ／Ｄ変
換し得るモード選択型Ａ／Ｄ変換装置を供するにある。
【０００４】
【課題を解決するための手段】上記目的は、アナログ入
力信号を周期ｔ的にサンプルホールドする第１のサンプ
ルホールド回路と、該第１のサンプルホールド回路でサ
ンプルホールドされたアナログ入力信号を周期ｔ的にＡ
／Ｄ変換する第１のＡ／Ｄ変換回路と、該第１のＡ／Ｄ
変換回路からのｎビットＡ／Ｄ変換値を周期ｔ的にＤ／
Ａ変換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路からの
Ｄ／Ａ変換信号と上記第１のサンプルホールド回路でサ
ンプルホールドされたアナログ入力信号とを２n の増幅
率を以て差動増幅する差動増幅回路と、上記第１のサン
プルホールド回路に比しｔ／２の時間遅れを以て上記ア
ナログ入力信号を周期ｔ的にサンプルホールドする第２
のサンプルホールド回路と、高分解能変換モード時にあ
っては、上記差動増幅回路からの差動増幅信号を、高速
変換モード時にあっては、上記第２のサンプルホールド
回路でサンプルホールドされたアナログ入力信号をそれ
ぞれ選択出力するアナログ信号選択回路と、該アナログ
信号選択回路からのアナログ信号を周期ｔ的にＡ／Ｄ変
換する第２のＡ／Ｄ変換回路と、高分解能変換モード、
高速変換モードそれぞれに応じて上記第１，第２のサン
プルホールド回路でのサンプルホールドタイミング、上
記第１，第２のＡ／Ｄ変換回路でのＡ／Ｄ変換タイミン
グ、上記Ｄ／Ａ変換回路でのＤ／Ａ変換タイミング、上
記アナログ信号選択回路での選択出力制御を含むように
して装置全体を一括制御する制御回路とを含むべく構成
することで達成される。
力信号を周期ｔ的にサンプルホールドする第１のサンプ
ルホールド回路と、該第１のサンプルホールド回路でサ
ンプルホールドされたアナログ入力信号を周期ｔ的にＡ
／Ｄ変換する第１のＡ／Ｄ変換回路と、該第１のＡ／Ｄ
変換回路からのｎビットＡ／Ｄ変換値を周期ｔ的にＤ／
Ａ変換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路からの
Ｄ／Ａ変換信号と上記第１のサンプルホールド回路でサ
ンプルホールドされたアナログ入力信号とを２n の増幅
率を以て差動増幅する差動増幅回路と、上記第１のサン
プルホールド回路に比しｔ／２の時間遅れを以て上記ア
ナログ入力信号を周期ｔ的にサンプルホールドする第２
のサンプルホールド回路と、高分解能変換モード時にあ
っては、上記差動増幅回路からの差動増幅信号を、高速
変換モード時にあっては、上記第２のサンプルホールド
回路でサンプルホールドされたアナログ入力信号をそれ
ぞれ選択出力するアナログ信号選択回路と、該アナログ
信号選択回路からのアナログ信号を周期ｔ的にＡ／Ｄ変
換する第２のＡ／Ｄ変換回路と、高分解能変換モード、
高速変換モードそれぞれに応じて上記第１，第２のサン
プルホールド回路でのサンプルホールドタイミング、上
記第１，第２のＡ／Ｄ変換回路でのＡ／Ｄ変換タイミン
グ、上記Ｄ／Ａ変換回路でのＤ／Ａ変換タイミング、上
記アナログ信号選択回路での選択出力制御を含むように
して装置全体を一括制御する制御回路とを含むべく構成
することで達成される。
【０００５】
【作用】高速変換モード時にあっては、第１のサンプル
ホールド回路および第１のＡ／Ｄ変換回路と、第２のサ
ンプルホールド回路および第２のＡ／Ｄ変換回路とをｔ
／２時間分ずらした状態で、それぞれ周期ｔ的にＡ／Ｄ
変換動作せしめることによって、第１，第２のＡ／Ｄ変
換回路から周期ｔ／２的に交互にｎビットＡ／Ｄ変換値
を得るようにしたものである。また、高分解能変換モー
ド時にあっては、第１のサンプルホールド回路および第
１のＡ／Ｄ変換回路から周期ｔ的に上位ｎビットのＡ／
Ｄ変換値を得る一方では、第１のサンプルホールド回
路、第１のＡ／Ｄ変換回路、Ｄ／Ａ変換回路、差動増幅
回路および第２のＡ／Ｄ変換回路からは周期ｔ的に下位
ｎビットのＡ／Ｄ変換値を得るようにしたものである。
ホールド回路および第１のＡ／Ｄ変換回路と、第２のサ
ンプルホールド回路および第２のＡ／Ｄ変換回路とをｔ
／２時間分ずらした状態で、それぞれ周期ｔ的にＡ／Ｄ
変換動作せしめることによって、第１，第２のＡ／Ｄ変
換回路から周期ｔ／２的に交互にｎビットＡ／Ｄ変換値
を得るようにしたものである。また、高分解能変換モー
ド時にあっては、第１のサンプルホールド回路および第
１のＡ／Ｄ変換回路から周期ｔ的に上位ｎビットのＡ／
Ｄ変換値を得る一方では、第１のサンプルホールド回
路、第１のＡ／Ｄ変換回路、Ｄ／Ａ変換回路、差動増幅
回路および第２のＡ／Ｄ変換回路からは周期ｔ的に下位
ｎビットのＡ／Ｄ変換値を得るようにしたものである。
【０００６】
【実施例】以下、本発明を図１，図２により説明する。
図１，図２にはそれぞれ本発明によるモード選択型Ａ／
Ｄ変換装置の構成例が示されているが、図１に示すもの
と、図２に示すものとの実質的な相違は、主に制御回路
に求められるものとなっている。図１においては、制御
回路はマイクロコンピュータ１０とその配下のプログラ
マブルタイマ９とから構成されており、マイクロコンピ
ュータ１０からの制御指示をプログラマブルタイマ９が
受け、プログラマブルタイマ９による制御下に、Ａ／Ｄ
変換装置における構成要素各々が所望に制御されること
によって、アナログ入力信号は高分解能変換モード、ま
たは高速変換モードに応じて所定にＡ／Ｄ変換された
上、Ａ／Ｄ変換値はマイクロコンピュータ１０に取込ま
れ処理されるものとなっている。一方、図２に示すもの
では、高分解能／高速変換モード指定信号が別途外部か
ら指定された上、高分解能／高速変換モード指定信号自
体がアナログ信号選択手段５、ディジタル信号選択手段
６各々に対する選択制御信号として機能しているととも
に、制御回路は高分解能／高速変換モード指定信号にも
とづき各種タイミング制御を行うタイミング制御手段７
として構成された上、Ａ／Ｄ変換装置からのＡ／Ｄ変換
値はディジタル信号選択手段６を介し外部に出力されて
いる以外は、図１に示すものと全く同様に構成された
上、動作するものとなっている。なお、図１中における
アナログスイッチ６と、図２中におけるアナログ信号選
択手段５とは機能的に同一なものである。
図１，図２にはそれぞれ本発明によるモード選択型Ａ／
Ｄ変換装置の構成例が示されているが、図１に示すもの
と、図２に示すものとの実質的な相違は、主に制御回路
に求められるものとなっている。図１においては、制御
回路はマイクロコンピュータ１０とその配下のプログラ
マブルタイマ９とから構成されており、マイクロコンピ
ュータ１０からの制御指示をプログラマブルタイマ９が
受け、プログラマブルタイマ９による制御下に、Ａ／Ｄ
変換装置における構成要素各々が所望に制御されること
によって、アナログ入力信号は高分解能変換モード、ま
たは高速変換モードに応じて所定にＡ／Ｄ変換された
上、Ａ／Ｄ変換値はマイクロコンピュータ１０に取込ま
れ処理されるものとなっている。一方、図２に示すもの
では、高分解能／高速変換モード指定信号が別途外部か
ら指定された上、高分解能／高速変換モード指定信号自
体がアナログ信号選択手段５、ディジタル信号選択手段
６各々に対する選択制御信号として機能しているととも
に、制御回路は高分解能／高速変換モード指定信号にも
とづき各種タイミング制御を行うタイミング制御手段７
として構成された上、Ａ／Ｄ変換装置からのＡ／Ｄ変換
値はディジタル信号選択手段６を介し外部に出力されて
いる以外は、図１に示すものと全く同様に構成された
上、動作するものとなっている。なお、図１中における
アナログスイッチ６と、図２中におけるアナログ信号選
択手段５とは機能的に同一なものである。
【０００７】さて、同一仕様のＡ／Ｄ変換回路２ａ，２
ｂの分解能がｎビット、変換速度がｔであるとして、そ
の構成と動作について、代表として図２により詳細に説
明すれば以下のようである。即ち、外部からの高分解能
／高速変換モード指定信号により高速変換モードが指定
された場合には、そのモード指定信号によりアナログ信
号選択手段５は、サンプルホールド回路１ｂで順次サン
プルホールドされるアナログ入力信号がＡ／Ｄ変換回路
２ｂに選択出力されるべく状態に予めおかれる。このよ
うな状態で、先ずタイミング制御手段７によりサンプル
ホールド回路１ａで周期ｔ的に順次サンプルホールドさ
れたアナログ入力信号は、次段のＡ／Ｄ変換回路２ａで
周期ｔ的に順次Ａ／Ｄ変換されるものとなっている。一
方、サンプルホールド回路１ｂでもアナログ入力信号が
周期ｔ的に順次サンプルホールドされるが、そのサンプ
ル時点はサンプルホールド回路１ａに比しｔ／２分の時
間だけ遅れた状態としてサンプルホールドされた上、ア
ナログ信号選択手段５を介しＡ／Ｄ変換回路２ｂで周期
ｔ的に順次Ａ／Ｄ変換されるものとなっている。この結
果として、Ａ／Ｄ変換回路２ａからは周期ｔ的にｎビッ
トのＡ／Ｄ変換値が得られるが、これに対しＡ／Ｄ変換
回路２ｂからは、ｔ／２分の時間だけ遅れた状態として
周期ｔ的にｎビットのＡ／Ｄ変換値が得られることか
ら、タイミング制御手段７による制御下に、ディジタル
信号選択手段６が周期ｔ／２的に交互にＡ／Ｄ変換回路
２ａからのｎビットのＡ／Ｄ変換値、Ａ／Ｄ変換回路２
ｂからのｎビットのＡ／Ｄ変換値を選択出力すべく制御
される場合は、ディジタル信号選択手段６からは、周期
ｔ／２的にｎビットのＡ／Ｄ変換値が得られるものであ
る。即ち、アナログ入力信号は分解能がｎビットのま
ま、２倍の変換速度でＡ／Ｄ変換され得るものである。
図１に示す如くに、Ａ／Ｄ変換回路２ａ，２ｂ各々から
のｎビットのＡ／Ｄ変換値が直接マイクロコンピュータ
１０に与えられる場合には、マイクロコンピュータ１０
では、周期ｔ／２的に交互にＡ／Ｄ変換回路２ａ，２ｂ
各々からのｎビットＡ／Ｄ変換値を取込んだ上、処理す
ればよいものである。
ｂの分解能がｎビット、変換速度がｔであるとして、そ
の構成と動作について、代表として図２により詳細に説
明すれば以下のようである。即ち、外部からの高分解能
／高速変換モード指定信号により高速変換モードが指定
された場合には、そのモード指定信号によりアナログ信
号選択手段５は、サンプルホールド回路１ｂで順次サン
プルホールドされるアナログ入力信号がＡ／Ｄ変換回路
２ｂに選択出力されるべく状態に予めおかれる。このよ
うな状態で、先ずタイミング制御手段７によりサンプル
ホールド回路１ａで周期ｔ的に順次サンプルホールドさ
れたアナログ入力信号は、次段のＡ／Ｄ変換回路２ａで
周期ｔ的に順次Ａ／Ｄ変換されるものとなっている。一
方、サンプルホールド回路１ｂでもアナログ入力信号が
周期ｔ的に順次サンプルホールドされるが、そのサンプ
ル時点はサンプルホールド回路１ａに比しｔ／２分の時
間だけ遅れた状態としてサンプルホールドされた上、ア
ナログ信号選択手段５を介しＡ／Ｄ変換回路２ｂで周期
ｔ的に順次Ａ／Ｄ変換されるものとなっている。この結
果として、Ａ／Ｄ変換回路２ａからは周期ｔ的にｎビッ
トのＡ／Ｄ変換値が得られるが、これに対しＡ／Ｄ変換
回路２ｂからは、ｔ／２分の時間だけ遅れた状態として
周期ｔ的にｎビットのＡ／Ｄ変換値が得られることか
ら、タイミング制御手段７による制御下に、ディジタル
信号選択手段６が周期ｔ／２的に交互にＡ／Ｄ変換回路
２ａからのｎビットのＡ／Ｄ変換値、Ａ／Ｄ変換回路２
ｂからのｎビットのＡ／Ｄ変換値を選択出力すべく制御
される場合は、ディジタル信号選択手段６からは、周期
ｔ／２的にｎビットのＡ／Ｄ変換値が得られるものであ
る。即ち、アナログ入力信号は分解能がｎビットのま
ま、２倍の変換速度でＡ／Ｄ変換され得るものである。
図１に示す如くに、Ａ／Ｄ変換回路２ａ，２ｂ各々から
のｎビットのＡ／Ｄ変換値が直接マイクロコンピュータ
１０に与えられる場合には、マイクロコンピュータ１０
では、周期ｔ／２的に交互にＡ／Ｄ変換回路２ａ，２ｂ
各々からのｎビットＡ／Ｄ変換値を取込んだ上、処理す
ればよいものである。
【０００８】また、外部から高分解能変換モードが指定
された場合は、アナログ信号選択手段５は、差動増幅回
路４からの差動増幅信号をＡ／Ｄ変換回路２ｂに選択出
力すべく状態に予めおかれる。このような状態で、先ず
タイミング制御手段７によりサンプルホールド回路１ａ
で周期ｔ的に順次サンプルホールドされたアナログ入力
信号は、次段のＡ／Ｄ変換回路２ａで周期ｔ的に順次Ａ
／Ｄ変換されるものとなっている。このＡ／Ｄ変換動作
に並行して、Ａ／Ｄ変換回路２ａからのｎビットＡ／Ｄ
変換値は順次Ｄ／Ａ変換回路３で周期ｔ的にＤ／Ａ変換
された上、サンプルホールド回路１ａで順次サンプルホ
ールドされたアナログ入力信号との偏差が求められるべ
く、差動増幅回路４で差動増幅されるものとなってい
る。その際、差動増幅回路４では、その偏差が２n の増
幅率を以て差動増幅されることで、Ａ／Ｄ変換回路２ａ
で量子化し切れなかったアナログ入力信号部分が、差動
増幅回路４から量子化可能な差動増幅信号として得られ
るものである。この差動増幅信号はアナログ信号選択手
段５を介しＡ／Ｄ変換回路２ｂで周期ｔ的にＡ／Ｄ変換
されることによって、Ａ／Ｄ変換回路２ａからもｎビッ
トＡ／Ｄ変換値が得られるものである。結局なところ、
Ａ／Ｄ変換回路２ａ，２ｂからは、それぞれ上位ｎビッ
トＡ／Ｄ変換値、下位ｎビットＡ／Ｄ変換値が対として
周期ｔ的に得られるが、ディジタル信号選択手段６から
は、周期ｔ的に２ｎビットのＡ／Ｄ変換値が得られるも
のである。即ち、アナログ入力信号は変換速度そのまま
にして、分解能が２ｎビットに向上された状態としてＡ
／Ｄ変換され得るものである。図１に示す如くに、Ａ／
Ｄ変換回路２ａ、Ａ／Ｄ変換回路２ｂ各々からのｎビッ
トのＡ／Ｄ変換値が直接マイクロコンピュータ１０に与
えられる場合には、マイクロコンピュータ１０では、周
期ｔ的にＡ／Ｄ変換回路２ａ，２ｂ各々からのｎビット
Ａ／Ｄ変換値を同時に取込んだ上、処理すればよいもの
である。高分解能変換モードが指定された場合には、サ
ンプルホールド回路１ｂ自体は特に動作状態におかれる
必要はないものである。
された場合は、アナログ信号選択手段５は、差動増幅回
路４からの差動増幅信号をＡ／Ｄ変換回路２ｂに選択出
力すべく状態に予めおかれる。このような状態で、先ず
タイミング制御手段７によりサンプルホールド回路１ａ
で周期ｔ的に順次サンプルホールドされたアナログ入力
信号は、次段のＡ／Ｄ変換回路２ａで周期ｔ的に順次Ａ
／Ｄ変換されるものとなっている。このＡ／Ｄ変換動作
に並行して、Ａ／Ｄ変換回路２ａからのｎビットＡ／Ｄ
変換値は順次Ｄ／Ａ変換回路３で周期ｔ的にＤ／Ａ変換
された上、サンプルホールド回路１ａで順次サンプルホ
ールドされたアナログ入力信号との偏差が求められるべ
く、差動増幅回路４で差動増幅されるものとなってい
る。その際、差動増幅回路４では、その偏差が２n の増
幅率を以て差動増幅されることで、Ａ／Ｄ変換回路２ａ
で量子化し切れなかったアナログ入力信号部分が、差動
増幅回路４から量子化可能な差動増幅信号として得られ
るものである。この差動増幅信号はアナログ信号選択手
段５を介しＡ／Ｄ変換回路２ｂで周期ｔ的にＡ／Ｄ変換
されることによって、Ａ／Ｄ変換回路２ａからもｎビッ
トＡ／Ｄ変換値が得られるものである。結局なところ、
Ａ／Ｄ変換回路２ａ，２ｂからは、それぞれ上位ｎビッ
トＡ／Ｄ変換値、下位ｎビットＡ／Ｄ変換値が対として
周期ｔ的に得られるが、ディジタル信号選択手段６から
は、周期ｔ的に２ｎビットのＡ／Ｄ変換値が得られるも
のである。即ち、アナログ入力信号は変換速度そのまま
にして、分解能が２ｎビットに向上された状態としてＡ
／Ｄ変換され得るものである。図１に示す如くに、Ａ／
Ｄ変換回路２ａ、Ａ／Ｄ変換回路２ｂ各々からのｎビッ
トのＡ／Ｄ変換値が直接マイクロコンピュータ１０に与
えられる場合には、マイクロコンピュータ１０では、周
期ｔ的にＡ／Ｄ変換回路２ａ，２ｂ各々からのｎビット
Ａ／Ｄ変換値を同時に取込んだ上、処理すればよいもの
である。高分解能変換モードが指定された場合には、サ
ンプルホールド回路１ｂ自体は特に動作状態におかれる
必要はないものである。
【０００９】
【発明の効果】以上、説明したように、請求項１による
場合は、２個の同一仕様のＡ／Ｄ変換回路を用い、高分
解能変換モード時には、高分解能で入力信号をＡ／Ｄ変
換し得、また、高速変換モード時には、入力信号を高速
にＡ／Ｄ変換し得るものとなっている。
場合は、２個の同一仕様のＡ／Ｄ変換回路を用い、高分
解能変換モード時には、高分解能で入力信号をＡ／Ｄ変
換し得、また、高速変換モード時には、入力信号を高速
にＡ／Ｄ変換し得るものとなっている。
【図１】図１は、本発明による機能選択型Ａ／Ｄ変換装
置の一例での具体的回路構成を示す図
置の一例での具体的回路構成を示す図
【図２】図２は、本発明による機能選択型Ａ／Ｄ変換装
置の他の例での具体的回路構成を示す図
置の他の例での具体的回路構成を示す図
１ａ，１ｂ…サンプルホールド回路、２ａ，２ｂ…Ａ／
Ｄ変換回路、３…Ｄ／Ａ変換回路、４…差動増幅回路、
５…アナログ信号選択手段、６…ディジタル信号選択手
段、７…タイミング制御手段、８…アナログスイッチ、
９…プログラマブルタイマ、１０…マイクロコンピュー
タ
Ｄ変換回路、３…Ｄ／Ａ変換回路、４…差動増幅回路、
５…アナログ信号選択手段、６…ディジタル信号選択手
段、７…タイミング制御手段、８…アナログスイッチ、
９…プログラマブルタイマ、１０…マイクロコンピュー
タ
Claims (1)
- 【請求項１】 分解能としてのＡ／Ｄ変換ビット数がｎ
ビットとされた同一仕様のＡ／Ｄ変換回路を２個用い、
アナログ入力信号を分解能２ｎビットでＡ／Ｄ変換、ま
たは分解能をｎビットとして２倍の変換速度でＡ／Ｄ変
換するためのＡ／Ｄ変換装置であって、アナログ入力信
号を周期ｔ的にサンプルホールドする第１のサンプルホ
ールド回路と、該第１のサンプルホールド回路でサンプ
ルホールドされたアナログ入力信号を周期ｔ的にＡ／Ｄ
変換する第１のＡ／Ｄ変換回路と、該第１のＡ／Ｄ変換
回路からのｎビットＡ／Ｄ変換値を周期ｔ的にＤ／Ａ変
換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路からのＤ／
Ａ変換信号と上記第１のサンプルホールド回路でサンプ
ルホールドされたアナログ入力信号とを２n の増幅率を
以て差動増幅する差動増幅回路と、上記第１のサンプル
ホールド回路に比しｔ／２の時間遅れを以て上記アナロ
グ入力信号を周期ｔ的にサンプルホールドする第２のサ
ンプルホールド回路と、高分解能変換モード時にあって
は、上記差動増幅回路からの差動増幅信号を、高速変換
モード時にあっては、上記第２のサンプルホールド回路
でサンプルホールドされたアナログ入力信号をそれぞれ
選択出力するアナログ信号選択回路と、該アナログ信号
選択回路からのアナログ信号を周期ｔ的にＡ／Ｄ変換す
る第２のＡ／Ｄ変換回路と、高分解能変換モード、高速
変換モードそれぞれに応じて上記第１，第２のサンプル
ホールド回路でのサンプルホールドタイミング、上記第
１，第２のＡ／Ｄ変換回路でのＡ／Ｄ変換タイミング、
上記Ｄ／Ａ変換回路でのＤ／Ａ変換タイミング、上記ア
ナログ信号選択回路での選択出力制御を含むようにして
装置全体を一括制御する制御回路とを含み、制御回路に
よる制御下に、高分解能変換モード時にあっては、第
１，第２のＡ／Ｄ変換回路からそれぞれ上位ｎビット、
下位ｎビットのＡ／Ｄ変換値を周期ｔ的に得る一方、高
速変換モード時にあっては、第１，第２のＡ／Ｄ変換回
路から周期ｔ／２的に交互にｎビットＡ／Ｄ変換値を得
るようにした構成のモード選択型Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30197894A JPH08162954A (ja) | 1994-12-06 | 1994-12-06 | モード選択型ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30197894A JPH08162954A (ja) | 1994-12-06 | 1994-12-06 | モード選択型ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162954A true JPH08162954A (ja) | 1996-06-21 |
Family
ID=17903422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30197894A Pending JPH08162954A (ja) | 1994-12-06 | 1994-12-06 | モード選択型ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162954A (ja) |
-
1994
- 1994-12-06 JP JP30197894A patent/JPH08162954A/ja active Pending
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