JPH08163113A - 誤差検出回路並びにこれを用いたクロック再生回路及び遅延ロック回路 - Google Patents
誤差検出回路並びにこれを用いたクロック再生回路及び遅延ロック回路Info
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- JPH08163113A JPH08163113A JP6329598A JP32959894A JPH08163113A JP H08163113 A JPH08163113 A JP H08163113A JP 6329598 A JP6329598 A JP 6329598A JP 32959894 A JP32959894 A JP 32959894A JP H08163113 A JPH08163113 A JP H08163113A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】高い通信速度の下で、周波数又は位相の誤差を
収束させるための信号をより正確に出力する。 【構成】直列信号ＤＡＴに対する再生クロックの周波数
誤差又は位相誤差を収束させるための情報を含むパルス
を出力する誤差収束用パルス生成回路１１と、出力端で
の移動の向きが該パルスの極性で定まり量が該パルスの
幅で略定まる電荷を移動させるチャージポンプ１２と、
入力端がチャージポンプ１２の出力端に接続され、該入
力端を移動する電荷の量を積分しこれを出力端から誤差
信号として出力する積分回路１５とを有する。チャージ
ポンプ１２の出力が積分回路１５で積分されて、不要な
高周波成分が除去され且つ必要な情報が残るので、積分
回路１５の出力に寄生容量や寄生インダクタンスが含ま
れていても、その影響が小さくなり、１Ｇｂｉｔ程度以
上の高い通信速度の下でクロック再生回路が利用可能と
なる。
収束させるための信号をより正確に出力する。 【構成】直列信号ＤＡＴに対する再生クロックの周波数
誤差又は位相誤差を収束させるための情報を含むパルス
を出力する誤差収束用パルス生成回路１１と、出力端で
の移動の向きが該パルスの極性で定まり量が該パルスの
幅で略定まる電荷を移動させるチャージポンプ１２と、
入力端がチャージポンプ１２の出力端に接続され、該入
力端を移動する電荷の量を積分しこれを出力端から誤差
信号として出力する積分回路１５とを有する。チャージ
ポンプ１２の出力が積分回路１５で積分されて、不要な
高周波成分が除去され且つ必要な情報が残るので、積分
回路１５の出力に寄生容量や寄生インダクタンスが含ま
れていても、その影響が小さくなり、１Ｇｂｉｔ程度以
上の高い通信速度の下でクロック再生回路が利用可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明は、直列信号に対するクロ
ックの周波数又は位相の誤差を検出する誤差検出回路並
びにこれを用いたクロック再生回路及び遅延ロック回路
に関する。
ックの周波数又は位相の誤差を検出する誤差検出回路並
びにこれを用いたクロック再生回路及び遅延ロック回路
に関する。
【０００２】
【従来の技術】図９は、従来のクロック再生回路１０を
示す。この回路は、直列信号ＤＡＴに潜在的に含まれて
いるクロックＣＬＫを再生するためのＰＬＬ回路であ
り、誤差収束用パルス生成回路１１、チャージポンプ１
２、ループフィルタ１３及び電圧制御発振器１４が環状
接続されている。
示す。この回路は、直列信号ＤＡＴに潜在的に含まれて
いるクロックＣＬＫを再生するためのＰＬＬ回路であ
り、誤差収束用パルス生成回路１１、チャージポンプ１
２、ループフィルタ１３及び電圧制御発振器１４が環状
接続されている。
【０００３】誤差収束用パルス生成回路１１、チャージ
ポンプ１２、ループフィルタ１３の演算増幅回路１３
１、及び、電圧制御発振器１４は、半導体集積回路２０
に内蔵されている。信号ＤＡＴの通信速度に応じてルー
プフィルタ１３の特性を定めるために、ループフィルタ
１３の抵抗１３２、１３３及びコンデンサ１３４は、半
導体集積回路２０に外付けされている。２１〜２４は、
半導体集積回路２０の外部端子である。なお、電圧制御
発振器１４には、不図示の水晶共振子が外付けされてい
る。
ポンプ１２、ループフィルタ１３の演算増幅回路１３
１、及び、電圧制御発振器１４は、半導体集積回路２０
に内蔵されている。信号ＤＡＴの通信速度に応じてルー
プフィルタ１３の特性を定めるために、ループフィルタ
１３の抵抗１３２、１３３及びコンデンサ１３４は、半
導体集積回路２０に外付けされている。２１〜２４は、
半導体集積回路２０の外部端子である。なお、電圧制御
発振器１４には、不図示の水晶共振子が外付けされてい
る。
【０００４】誤差収束用パルス生成回路１１は、直列信
号ＤＡＴに対する再生クロックＣＬＫの周波数誤差を所
定範囲内に又は位相誤差を一定値（０又はπ／２）に収
束させるためのアップパルス＊ＵＰ及びダウンパルスＤ
ＷＮを生成する。直列信号ＤＡＴに対する再生クロック
ＣＬＫの周波数が低いか又は位相が遅れている場合に
は、アップパルス＊ＵＰが出力され、逆の場合には、ダ
ウンパルスＤＷＮが出力される。
号ＤＡＴに対する再生クロックＣＬＫの周波数誤差を所
定範囲内に又は位相誤差を一定値（０又はπ／２）に収
束させるためのアップパルス＊ＵＰ及びダウンパルスＤ
ＷＮを生成する。直列信号ＤＡＴに対する再生クロック
ＣＬＫの周波数が低いか又は位相が遅れている場合に
は、アップパルス＊ＵＰが出力され、逆の場合には、ダ
ウンパルスＤＷＮが出力される。
【０００５】チャージポンプ１２は、アップパルス＊Ｕ
Ｐのパルス幅に比例した量の電荷ｑを排出し、ダウンパ
ルスＤＷＮのパルス幅に比例した量の電荷ｑを吸入す
る。この関係を正確にするためには、チャージポンプ１
２の出力を電源供給線の電位ＶＣＣと電位−ＶＣＣとの
間でフルスィングさせる必要がある。
Ｐのパルス幅に比例した量の電荷ｑを排出し、ダウンパ
ルスＤＷＮのパルス幅に比例した量の電荷ｑを吸入す
る。この関係を正確にするためには、チャージポンプ１
２の出力を電源供給線の電位ＶＣＣと電位−ＶＣＣとの
間でフルスィングさせる必要がある。
【０００６】
【発明が解決しようとする課題】外部端子２３やこれに
接続されたボンディングワイヤ、これらと他のボンディ
ングワイヤ及び端子並びにパッケージとの関係で、チャ
ージポンプ１２の出力には寄生インダクタンス及び寄生
容量が存在する。直列信号ＤＡＴの通信速度が１Ｇｂｐ
ｓ程度以上になると、これら寄生インダクタンス及び寄
生容量が無視できなくなり、チャージポンプ１２の出力
をフルスィングさせることができなくなる。このため、
チャージポンプ１２は、その出力波形が歪み、入力パル
ス幅に比例した量の電荷を排出・吸入するという機能を
達成し得えなくなる。
接続されたボンディングワイヤ、これらと他のボンディ
ングワイヤ及び端子並びにパッケージとの関係で、チャ
ージポンプ１２の出力には寄生インダクタンス及び寄生
容量が存在する。直列信号ＤＡＴの通信速度が１Ｇｂｐ
ｓ程度以上になると、これら寄生インダクタンス及び寄
生容量が無視できなくなり、チャージポンプ１２の出力
をフルスィングさせることができなくなる。このため、
チャージポンプ１２は、その出力波形が歪み、入力パル
ス幅に比例した量の電荷を排出・吸入するという機能を
達成し得えなくなる。
【０００７】このような問題は、小型化のためにループ
フィルタ全体を半導体集積回路に内蔵したものであって
も生ずる。なぜならば、通信速度が高速になると、チャ
ージポンプ１２の出力配線等の寄生容量により高速動作
が制限されるからである。本発明の目的は、このような
問題点に鑑み、高い通信速度の下で、周波数又は位相の
誤差を収束させるための信号をより正確に出力すること
ができる誤差検出回路並びにこれを用いたクロック再生
回路及び遅延ロック回路を提供することにある。
フィルタ全体を半導体集積回路に内蔵したものであって
も生ずる。なぜならば、通信速度が高速になると、チャ
ージポンプ１２の出力配線等の寄生容量により高速動作
が制限されるからである。本発明の目的は、このような
問題点に鑑み、高い通信速度の下で、周波数又は位相の
誤差を収束させるための信号をより正確に出力すること
ができる誤差検出回路並びにこれを用いたクロック再生
回路及び遅延ロック回路を提供することにある。
【０００８】
【課題を解決するための手段及びその作用】本発明に係
る誤差検出回路では、直列信号及びクロックの入力に応
答して、該直列信号に対するクロックの周波数誤差又は
位相誤差を収束させるための情報を含むパルスを出力す
る誤差収束用パルス生成回路と、該パルスの入力に応答
して、出力端を介し電荷を移動させるチャージポンプ
と、入力端が該チャージポンプの該出力端に接続され、
該入力端を移動する電荷の量を積分しこれを出力端から
誤差信号として出力する積分回路と、を有する。
る誤差検出回路では、直列信号及びクロックの入力に応
答して、該直列信号に対するクロックの周波数誤差又は
位相誤差を収束させるための情報を含むパルスを出力す
る誤差収束用パルス生成回路と、該パルスの入力に応答
して、出力端を介し電荷を移動させるチャージポンプ
と、入力端が該チャージポンプの該出力端に接続され、
該入力端を移動する電荷の量を積分しこれを出力端から
誤差信号として出力する積分回路と、を有する。
【０００９】誤差収束用パルス生成回路としては、出力
パルスの幅が一定で、チャージポンプを介して出力パル
スの数に比例した量の電荷を排出し又は吸入するもの
と、出力パルスの幅が不定で、チャージポンプを介して
この幅に応じた（通常は幅に略比例）量の電荷を排出し
又は吸入するものとがある。本発明によれば、チャージ
ポンプの出力が積分回路で積分されて、不要な高周波成
分が除去され且つ必要な情報が残るので、積分回路の出
力に配線等による寄生容量や寄生インダクタンスが含ま
れていても、その影響が小さくなり、高い通信速度の下
で、周波数又は位相の誤差を収束させるための信号をよ
り正確に出力することができる。
パルスの幅が一定で、チャージポンプを介して出力パル
スの数に比例した量の電荷を排出し又は吸入するもの
と、出力パルスの幅が不定で、チャージポンプを介して
この幅に応じた（通常は幅に略比例）量の電荷を排出し
又は吸入するものとがある。本発明によれば、チャージ
ポンプの出力が積分回路で積分されて、不要な高周波成
分が除去され且つ必要な情報が残るので、積分回路の出
力に配線等による寄生容量や寄生インダクタンスが含ま
れていても、その影響が小さくなり、高い通信速度の下
で、周波数又は位相の誤差を収束させるための信号をよ
り正確に出力することができる。
【００１０】本発明の第１態様では、上記積分回路は、
２入力端の電位差を増幅し、該２入力端の一方に基準電
位が印加され、該２入力端の他方が上記チャージポンプ
の上記出力端に結合された演算増幅回路と、該２入力端
の該他方と該演算増幅回路の出力端との間に接続された
コンデンサと、を有する。本発明の第２態様では、上記
チャージポンプは一対の相補信号を出力する相補出力端
を有し、上記積分回路は、非反転入力端と反転入力端と
の間の電位差を増幅して非反転出力端と反転出力端とか
ら出力し、該非反転入力端と該反転入力端とが該チャー
ジポンプの該相補出力端に結合された演算増幅回路と、
該非反転入力端と該反転出力端との間に接続された第１
コンデンサと、該反転入力端と該非反転出力端との間に
接続された第２コンデンサとを有する。
２入力端の電位差を増幅し、該２入力端の一方に基準電
位が印加され、該２入力端の他方が上記チャージポンプ
の上記出力端に結合された演算増幅回路と、該２入力端
の該他方と該演算増幅回路の出力端との間に接続された
コンデンサと、を有する。本発明の第２態様では、上記
チャージポンプは一対の相補信号を出力する相補出力端
を有し、上記積分回路は、非反転入力端と反転入力端と
の間の電位差を増幅して非反転出力端と反転出力端とか
ら出力し、該非反転入力端と該反転入力端とが該チャー
ジポンプの該相補出力端に結合された演算増幅回路と、
該非反転入力端と該反転出力端との間に接続された第１
コンデンサと、該反転入力端と該非反転出力端との間に
接続された第２コンデンサとを有する。
【００１１】本発明の第３態様では、上記誤差検出回路
は半導体集積回路に含まれ、上記積分回路の上記出力端
が外部端子に接続されている。本発明の第４態様のクロ
ック再生回路では、上記いずれかの誤差検出回路と、入
力端が上記積分回路の出力端に接続されたループフィル
タと、入力端が該ループフィルタの出力端に接続され、
入力電圧に応じた周波数の上記再生クロックを生成する
電圧制御発振回路と、を有する。該ループフィルタは、
ＰＬＬのループ帯域幅を調整するためのものである。
は半導体集積回路に含まれ、上記積分回路の上記出力端
が外部端子に接続されている。本発明の第４態様のクロ
ック再生回路では、上記いずれかの誤差検出回路と、入
力端が上記積分回路の出力端に接続されたループフィル
タと、入力端が該ループフィルタの出力端に接続され、
入力電圧に応じた周波数の上記再生クロックを生成する
電圧制御発振回路と、を有する。該ループフィルタは、
ＰＬＬのループ帯域幅を調整するためのものである。
【００１２】本発明の第５態様の遅延ロック回路では、
上記いずれかの誤差検出回路と、入力端が上記積分回路
の出力端に接続されたループフィルタと、データ入力端
に供給される信号を制御入力端の信号に応じて遅延させ
るディレイ回路が複数段縦続接続され、初段の該ディレ
イ回路のデータ入力端に上記クロックが供給され、最終
段の該ディレイ回路の出力が上記直列信号として上記誤
差収束用パルス生成回路に供給され、該複数段の各ディ
レイ回路の該制御入力端に該ループフィルタの出力信号
が供給される多段ディレイ回路とを有する。
上記いずれかの誤差検出回路と、入力端が上記積分回路
の出力端に接続されたループフィルタと、データ入力端
に供給される信号を制御入力端の信号に応じて遅延させ
るディレイ回路が複数段縦続接続され、初段の該ディレ
イ回路のデータ入力端に上記クロックが供給され、最終
段の該ディレイ回路の出力が上記直列信号として上記誤
差収束用パルス生成回路に供給され、該複数段の各ディ
レイ回路の該制御入力端に該ループフィルタの出力信号
が供給される多段ディレイ回路とを有する。
【００１３】本発明の第４又は第５態様の回路によれ
ば、ループフィルタが外付回路を有していたり、通信速
度が高速であるためにチャージポンプの出力配線等の寄
生容量が問題になる場合においても、上記理由により高
い通信速度の下で利用可能となる。
ば、ループフィルタが外付回路を有していたり、通信速
度が高速であるためにチャージポンプの出力配線等の寄
生容量が問題になる場合においても、上記理由により高
い通信速度の下で利用可能となる。
【００１４】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図中、同一又は類似の構成要素には、同一または
類似の符号を付している。 ［第１実施例］図１は、第１実施例のクロック再生回路
１０Ａを示す。この回路１０Ａは、チャージポンプ１２
の出力端と半導体集積回路２０Ａの外部端子２３との間
に、積分回路１５が接続されている点で、図９のクロッ
ク再生回路１０と異なる。
する。図中、同一又は類似の構成要素には、同一または
類似の符号を付している。 ［第１実施例］図１は、第１実施例のクロック再生回路
１０Ａを示す。この回路１０Ａは、チャージポンプ１２
の出力端と半導体集積回路２０Ａの外部端子２３との間
に、積分回路１５が接続されている点で、図９のクロッ
ク再生回路１０と異なる。
【００１５】積分回路１５は、公知の能動型ＣＲ積分回
路であり、非反転入力端がグランド線に接続された演算
増幅回路１５１と、演算増幅回路１５１の反転入力端と
チャージポンプ１２の出力端との間に接続された抵抗１
５２と、演算増幅回路１５１の反転入力端と出力端との
間に接続されたコンデンサ１５３とを備え、演算増幅回
路１５１の出力端が外部端子２３に接続されている。抵
抗１５２は、電流制限用であり、例えば１０ｋΩであ
る。コンデンサ１５３は、僅かな量の電荷を蓄積できれ
ばよく、例えば１ｐＦである。これに対し、コンデンサ
１３４の容量は比較的大きく、例えば０．１μＦであ
る。
路であり、非反転入力端がグランド線に接続された演算
増幅回路１５１と、演算増幅回路１５１の反転入力端と
チャージポンプ１２の出力端との間に接続された抵抗１
５２と、演算増幅回路１５１の反転入力端と出力端との
間に接続されたコンデンサ１５３とを備え、演算増幅回
路１５１の出力端が外部端子２３に接続されている。抵
抗１５２は、電流制限用であり、例えば１０ｋΩであ
る。コンデンサ１５３は、僅かな量の電荷を蓄積できれ
ばよく、例えば１ｐＦである。これに対し、コンデンサ
１３４の容量は比較的大きく、例えば０．１μＦであ
る。
【００１６】誤差収束用パルス生成回路１１としては、
出力パルスの幅が一定でパルス数により誤差収束を制御
するものと、パルス幅で誤差収束を制御するものとの２
種類がある。誤差収束用パルス生成回路１１と、チャー
ジポンプ１２と、積分回路１５とで、誤差検出回路が構
成されている。
出力パルスの幅が一定でパルス数により誤差収束を制御
するものと、パルス幅で誤差収束を制御するものとの２
種類がある。誤差収束用パルス生成回路１１と、チャー
ジポンプ１２と、積分回路１５とで、誤差検出回路が構
成されている。
【００１７】図２は、誤差収束用パルス生成回路１１の
出力信号＊ＵＰ及びＤＷＮ、チャージポンプ１２の出力
電荷ＣＨ及び積分回路１５の出力電位ＶＯを示す。この
例では、信号＊ＵＰ及びＤＷＮのパルス幅が一定であ
る。１個のアップパルス＊ＵＰに応答して、電荷ＣＨが
電位ＶＣＣの電源供給線からＰＮＰ型トランジスタ１２
１及び抵抗１５２を通ってコンデンサ１５３に蓄積さ
れ、その電荷量がｑだけ増加する。これにより電位ＶＯ
が低下する。ループフィルタ１３は反転出力型であるの
で、電位ＶＯの低下に応じて、電圧制御発振器１４の入
力電位が上昇し、電圧制御発振器１４の出力周波数が上
昇する。同様に、１個のダウンパルスＤＷＮに応答し
て、電荷ＣＨがコンデンサ１５３から抵抗１５２及びＮ
ＰＮ型トランジスタ１２２を通って電位−ＶＣＣの電源
供給線に排出され、前記の場合と逆になる。
出力信号＊ＵＰ及びＤＷＮ、チャージポンプ１２の出力
電荷ＣＨ及び積分回路１５の出力電位ＶＯを示す。この
例では、信号＊ＵＰ及びＤＷＮのパルス幅が一定であ
る。１個のアップパルス＊ＵＰに応答して、電荷ＣＨが
電位ＶＣＣの電源供給線からＰＮＰ型トランジスタ１２
１及び抵抗１５２を通ってコンデンサ１５３に蓄積さ
れ、その電荷量がｑだけ増加する。これにより電位ＶＯ
が低下する。ループフィルタ１３は反転出力型であるの
で、電位ＶＯの低下に応じて、電圧制御発振器１４の入
力電位が上昇し、電圧制御発振器１４の出力周波数が上
昇する。同様に、１個のダウンパルスＤＷＮに応答し
て、電荷ＣＨがコンデンサ１５３から抵抗１５２及びＮ
ＰＮ型トランジスタ１２２を通って電位−ＶＣＣの電源
供給線に排出され、前記の場合と逆になる。
【００１８】このような動作により、直列信号ＤＡＴに
対する再生クロックＣＬＫの周波数誤差が所定範囲内に
又は位相誤差が一定値（０又はπ／２）に収束する。電
荷ＣＨの量をパルス幅に比例させるために、チャージポ
ンプ１２の出力は、電源供給線の電位ＶＣＣと電位−Ｖ
ＣＣとの間でフルスィングされる。電荷ＣＨは、パルス
波形であり、ＰＬＬループにおいて不要な高周波成分を
含む。電荷ＣＨを積分回路１５で積分することにより、
該成分が除去されて、必要な情報が積分回路１５から出
力される。したがって、外部端子２３に存在する寄生イ
ンダクタンス及び寄生容量の影響が小さくなり、直列信
号ＤＡＴの通信速度が１Ｇｂｐｓ程度以上の高速であっ
ても、外部端子２３から出力される波形の歪みを大幅に
低減できる。
対する再生クロックＣＬＫの周波数誤差が所定範囲内に
又は位相誤差が一定値（０又はπ／２）に収束する。電
荷ＣＨの量をパルス幅に比例させるために、チャージポ
ンプ１２の出力は、電源供給線の電位ＶＣＣと電位−Ｖ
ＣＣとの間でフルスィングされる。電荷ＣＨは、パルス
波形であり、ＰＬＬループにおいて不要な高周波成分を
含む。電荷ＣＨを積分回路１５で積分することにより、
該成分が除去されて、必要な情報が積分回路１５から出
力される。したがって、外部端子２３に存在する寄生イ
ンダクタンス及び寄生容量の影響が小さくなり、直列信
号ＤＡＴの通信速度が１Ｇｂｐｓ程度以上の高速であっ
ても、外部端子２３から出力される波形の歪みを大幅に
低減できる。
【００１９】［第２実施例］図３（Ａ）は、図１中の誤
差収束用パルス生成回路１１、チャージポンプ１２、及
び積分回路１５の替わりに用いられる第２実施例の位相
誤差検出回路を示す。誤差収束用パルス生成回路１１Ａ
は、公知のイクスクルーシブオアゲートであり、その一
方及び他方の入力端に再生クロックＣＬＫ及びＲＺ（Re
turn to Zero）信号ＤＡＴが供給される。１１ａは、誤
差収束用パルス生成回路１１Ａの出力段の等価抵抗であ
り、この抵抗が図１中の抵抗１５２の役割を果たしてい
るので、積分回路１５Ａは、抵抗１５２を備えていな
い。
差収束用パルス生成回路１１、チャージポンプ１２、及
び積分回路１５の替わりに用いられる第２実施例の位相
誤差検出回路を示す。誤差収束用パルス生成回路１１Ａ
は、公知のイクスクルーシブオアゲートであり、その一
方及び他方の入力端に再生クロックＣＬＫ及びＲＺ（Re
turn to Zero）信号ＤＡＴが供給される。１１ａは、誤
差収束用パルス生成回路１１Ａの出力段の等価抵抗であ
り、この抵抗が図１中の抵抗１５２の役割を果たしてい
るので、積分回路１５Ａは、抵抗１５２を備えていな
い。
【００２０】図３（Ｂ）は、ＲＺ信号ＤＡＴ、再生クロ
ックＣＬＫ、イクスクルーシブオアゲート１１Ａの出力
電荷量ＵＤ、及び、積分回路１５Ａの出力電位ＶＯの波
形を示す。電荷量ＵＤは、０の上下に変動するパルスで
あり、これを積分回路１５Ａで積分したときの電位ＶＯ
は、直列信号ＤＡＴに対する位相誤差π／２＋ΔＥのΔ
Ｅが図示のように負の場合、低下して図１のループフィ
ルタ１３の出力が増加し、ΔＥが０に収束する。ΔＥが
正の場合には電位ＶＯが上昇してΔＥが０に収束する。
ックＣＬＫ、イクスクルーシブオアゲート１１Ａの出力
電荷量ＵＤ、及び、積分回路１５Ａの出力電位ＶＯの波
形を示す。電荷量ＵＤは、０の上下に変動するパルスで
あり、これを積分回路１５Ａで積分したときの電位ＶＯ
は、直列信号ＤＡＴに対する位相誤差π／２＋ΔＥのΔ
Ｅが図示のように負の場合、低下して図１のループフィ
ルタ１３の出力が増加し、ΔＥが０に収束する。ΔＥが
正の場合には電位ＶＯが上昇してΔＥが０に収束する。
【００２１】イクスクルーシブノアゲート１１Ａの出力
段は、図１のチャージポンプ１２のように電源電圧間で
フルスィングし、かつ、正パルス幅に比例した量の電荷
を排出し、負パルス幅に比例した量の電荷を吸入するの
で、チャージポンプとして機能する。したがって、イク
スクルーシブノアゲート１１Ａは、この出力段を除いた
部分のイクスクルーシブオアゲートと、該出力段である
チャージポンプとで構成されているとも言える。
段は、図１のチャージポンプ１２のように電源電圧間で
フルスィングし、かつ、正パルス幅に比例した量の電荷
を排出し、負パルス幅に比例した量の電荷を吸入するの
で、チャージポンプとして機能する。したがって、イク
スクルーシブノアゲート１１Ａは、この出力段を除いた
部分のイクスクルーシブオアゲートと、該出力段である
チャージポンプとで構成されているとも言える。
【００２２】［第３実施例］図４は、図１中の誤差収束
用パルス生成回路１１、チャージポンプ１２、及び積分
回路１５の替わりに用いられる第３実施例の位相誤差検
出回路を示す。誤差収束用パルス生成回路１１Ｂは、公
知の改良型ホッジ回路であり、Ｄフリップフロップ１１
１〜１１４が縦続接続され、イクスクルーシブオアゲー
ト１１５、イクスクルーシブノアゲート１１６、１１７
及びイクスクルーシブオアゲート１１８の２入力端がそ
れぞれＤフリップフロップ１１１〜１１４のデータ入力
端Ｄ及び非反転出力端Ｑに接続されている。
用パルス生成回路１１、チャージポンプ１２、及び積分
回路１５の替わりに用いられる第３実施例の位相誤差検
出回路を示す。誤差収束用パルス生成回路１１Ｂは、公
知の改良型ホッジ回路であり、Ｄフリップフロップ１１
１〜１１４が縦続接続され、イクスクルーシブオアゲー
ト１１５、イクスクルーシブノアゲート１１６、１１７
及びイクスクルーシブオアゲート１１８の２入力端がそ
れぞれＤフリップフロップ１１１〜１１４のデータ入力
端Ｄ及び非反転出力端Ｑに接続されている。
【００２３】ＮＲＺ信号ＤＡＴは、Ｄフリップフロップ
１１１のデータ入力端Ｄに供給され、再生クロックＣＬ
Ｋは、Ｄフリップフロップ１１１及び１１３のクロック
入力端ＣＫに供給され、再生クロックＣＬＫの論理を反
転した再生クロック＊ＣＬＫは、Ｄフリップフロップ１
１２及び１１４のクロック入力端ＣＫに供給される。イ
クスクルーシブオアゲート１１５の出力には位相誤差情
報が含まれる。直列信号ＤＡＴの密な部分でそのパルス
の裾の部分が隣のパルスに重なり合うことにより直列信
号ＤＡＴのエッジが時間軸方向にシフトして再生クロッ
クＣＬＫに位相ジッタが生ずるので、これを低減するた
めに、ゲート１１６、１１７及び１１８の出力が用いら
れる。
１１１のデータ入力端Ｄに供給され、再生クロックＣＬ
Ｋは、Ｄフリップフロップ１１１及び１１３のクロック
入力端ＣＫに供給され、再生クロックＣＬＫの論理を反
転した再生クロック＊ＣＬＫは、Ｄフリップフロップ１
１２及び１１４のクロック入力端ＣＫに供給される。イ
クスクルーシブオアゲート１１５の出力には位相誤差情
報が含まれる。直列信号ＤＡＴの密な部分でそのパルス
の裾の部分が隣のパルスに重なり合うことにより直列信
号ＤＡＴのエッジが時間軸方向にシフトして再生クロッ
クＣＬＫに位相ジッタが生ずるので、これを低減するた
めに、ゲート１１６、１１７及び１１８の出力が用いら
れる。
【００２４】誤差収束用パルス生成回路１１Ｂの出力端
と積分回路１５Ａの入力端との間には、加算回路１６が
接続されている。加算回路１６は、１方向のみに電荷を
流すためのダイオード１６１〜１６４と、電荷量加算用
の抵抗１６５〜１６８とを有する。抵抗１６５〜１６８
の抵抗値は互いに等しい。加算回路１６の抵抗１６５〜
１６８が図１中の抵抗１５２の役割を兼ねているので、
積分回路１５Ａは抵抗を備えていない。
と積分回路１５Ａの入力端との間には、加算回路１６が
接続されている。加算回路１６は、１方向のみに電荷を
流すためのダイオード１６１〜１６４と、電荷量加算用
の抵抗１６５〜１６８とを有する。抵抗１６５〜１６８
の抵抗値は互いに等しい。加算回路１６の抵抗１６５〜
１６８が図１中の抵抗１５２の役割を兼ねているので、
積分回路１５Ａは抵抗を備えていない。
【００２５】図５は、上記構成の位相誤差検出回路の動
作を示す。図中、Ｑ１〜Ｑ４はそれぞれＤフリップフロ
ップ１１１〜１１４の出力であり、Ｖ１〜Ｖ４はそれぞ
れゲート１１５〜１１８の出力である。ゲート１１５〜
１１８の出力は、図１のチャージポンプ１２のように電
源電圧間でフルスィングする。また、イクスクルーシブ
オアゲート１１５及び１１８の出力の正パルス幅と、イ
クスクルーシブノアゲート１１６及び１１７の出力の負
パルス幅との差に比例した量の電荷が、加算回路１６か
ら排出され又は加算回路１６に吸入される。
作を示す。図中、Ｑ１〜Ｑ４はそれぞれＤフリップフロ
ップ１１１〜１１４の出力であり、Ｖ１〜Ｖ４はそれぞ
れゲート１１５〜１１８の出力である。ゲート１１５〜
１１８の出力は、図１のチャージポンプ１２のように電
源電圧間でフルスィングする。また、イクスクルーシブ
オアゲート１１５及び１１８の出力の正パルス幅と、イ
クスクルーシブノアゲート１１６及び１１７の出力の負
パルス幅との差に比例した量の電荷が、加算回路１６か
ら排出され又は加算回路１６に吸入される。
【００２６】したがって、ゲート１１５〜１１８の出力
段と、加算回路１６とで、チャージポンプが構成されて
おり、図４の回路は、誤差収束用パルス生成回路１１Ｂ
からゲート１１５〜１１８の出力段を除いた部分の誤差
収束用パルス生成回路と、チャージポンプと、積分回路
１５Ａとが縦続接続された構成であるとも言える。 ［第４実施例］図６は、第４実施例の遅延ロック回路１
０Ｂを示す。
段と、加算回路１６とで、チャージポンプが構成されて
おり、図４の回路は、誤差収束用パルス生成回路１１Ｂ
からゲート１１５〜１１８の出力段を除いた部分の誤差
収束用パルス生成回路と、チャージポンプと、積分回路
１５Ａとが縦続接続された構成であるとも言える。 ［第４実施例］図６は、第４実施例の遅延ロック回路１
０Ｂを示す。
【００２７】この回路は、図１の電圧制御発振器１４の
替わりに４段ディレイ回路１７を用いたＤＬＬ（Delay
Locked Loop）回路であり、入力クロックφに対し位相
が互いに一定量だけずれた複数のクロックφ０〜φ３を
生成するためのものである。図１の場合と同様に、チャ
ージポンプ１２の出力端と外部端子２３との間に積分回
路１５が接続されている外は公知の構成である。２０Ｂ
は半導体集積回路である。
替わりに４段ディレイ回路１７を用いたＤＬＬ（Delay
Locked Loop）回路であり、入力クロックφに対し位相
が互いに一定量だけずれた複数のクロックφ０〜φ３を
生成するためのものである。図１の場合と同様に、チャ
ージポンプ１２の出力端と外部端子２３との間に積分回
路１５が接続されている外は公知の構成である。２０Ｂ
は半導体集積回路である。
【００２８】４段ディレイ回路１７は、ループフィルタ
１３の出力によりそのディレイ回路ＤＬ１〜ＤＬ４の遅
延時間が制御され、ディレイ回路ＤＬ１の入力クロック
φとディレイ回路ＤＬ４の出力クロックφ０との位相差
が２πに収束する。図７は、位相誤差が０に収束したと
きの、入力クロックφに対するディレイ回路ＤＬ１〜Ｄ
Ｌ４の出力クロックφ１〜φ３及びφ０を示す。
１３の出力によりそのディレイ回路ＤＬ１〜ＤＬ４の遅
延時間が制御され、ディレイ回路ＤＬ１の入力クロック
φとディレイ回路ＤＬ４の出力クロックφ０との位相差
が２πに収束する。図７は、位相誤差が０に収束したと
きの、入力クロックφに対するディレイ回路ＤＬ１〜Ｄ
Ｌ４の出力クロックφ１〜φ３及びφ０を示す。
【００２９】［第５実施例］図８は、ＰＬＬ回路又はＤ
ＬＬ回路に用いられる第５実施例の誤差検出回路を示
す。この回路は、高速動作のために、相補入出力型の積
分回路１５Ｂ及び相補出力型のチャージポンプ１２Ａを
用いている。相補入出力型の演算増幅回路１５１Ａは、
その反転入力端と非反転出力端との間にコンデンサ１５
３Ａが接続され、その非反転入力端と反転出力端との間
にコンデンサ１５３Ｂが接続され、反転及び非反転の入
力端がそれぞれ抵抗１５２Ａ及び１５２Ｂを介してチャ
ージポンプ１２Ａの相補出力端の各々に接続されてい
る。
ＬＬ回路に用いられる第５実施例の誤差検出回路を示
す。この回路は、高速動作のために、相補入出力型の積
分回路１５Ｂ及び相補出力型のチャージポンプ１２Ａを
用いている。相補入出力型の演算増幅回路１５１Ａは、
その反転入力端と非反転出力端との間にコンデンサ１５
３Ａが接続され、その非反転入力端と反転出力端との間
にコンデンサ１５３Ｂが接続され、反転及び非反転の入
力端がそれぞれ抵抗１５２Ａ及び１５２Ｂを介してチャ
ージポンプ１２Ａの相補出力端の各々に接続されてい
る。
【００３０】誤差収束用パルス生成回路１１Ｃから出力
されるアップパルスＵＰ及びダウンパルスＤＷＮの幅は
一定であるとする。積分回路１５Ｂの出力電位ＶＯ及び
＊ＶＯは、初期状態では互いに等しく、例えば０Ｖとな
っている。誤差収束用パルス生成回路１１Ｃからの１個
のアップパルスＵＰに応答して、チャージポンプ１２Ａ
は、その相補出力端から図示矢印方向に移動する一定量
の電荷ｑを排出し吸入する。これにより、積分回路１５
Ｂの出力電位ＶＯがΔＶ低下し出力電位＊ＶＯがΔＶ上
昇する。１個のダウンパルスＤＷＮに対しては前記と逆
の動作になる。
されるアップパルスＵＰ及びダウンパルスＤＷＮの幅は
一定であるとする。積分回路１５Ｂの出力電位ＶＯ及び
＊ＶＯは、初期状態では互いに等しく、例えば０Ｖとな
っている。誤差収束用パルス生成回路１１Ｃからの１個
のアップパルスＵＰに応答して、チャージポンプ１２Ａ
は、その相補出力端から図示矢印方向に移動する一定量
の電荷ｑを排出し吸入する。これにより、積分回路１５
Ｂの出力電位ＶＯがΔＶ低下し出力電位＊ＶＯがΔＶ上
昇する。１個のダウンパルスＤＷＮに対しては前記と逆
の動作になる。
【００３１】このような誤差検出回路を図１又は図６の
回路に用いる場合には、ループフィルタ１３も相補入力
型にする必要がある。なお、本発明には外にも種々の変
形例が含まれる。例えば、図１又は６において、ＰＮＰ
型トランジスタ１２１のエミッタと電源供給線ＶＣＣと
の間及びＮＰＮ型トランジスタ１２２のエミッタと電源
供給線−ＶＣＣとの間にそれぞれ定電流源を接続して、
チャージポンプの入出力電流を一定にしてもよく、この
場合、積分回路１５の抵抗１５２は不要である。
回路に用いる場合には、ループフィルタ１３も相補入力
型にする必要がある。なお、本発明には外にも種々の変
形例が含まれる。例えば、図１又は６において、ＰＮＰ
型トランジスタ１２１のエミッタと電源供給線ＶＣＣと
の間及びＮＰＮ型トランジスタ１２２のエミッタと電源
供給線−ＶＣＣとの間にそれぞれ定電流源を接続して、
チャージポンプの入出力電流を一定にしてもよく、この
場合、積分回路１５の抵抗１５２は不要である。
【００３２】誤差収束用パルス生成回路１１としては、
公知の各種位相誤差検出回路又は周波数誤差検出回路の
誤差収束用パルス生成部を用いることができる。電圧制
御発振器１４は、別個の半導体集積回路であってもよ
く、また、ループフィルタ１３は、小型化のためにその
全てが半導体集積回路に内蔵されたものであってもよ
い。
公知の各種位相誤差検出回路又は周波数誤差検出回路の
誤差収束用パルス生成部を用いることができる。電圧制
御発振器１４は、別個の半導体集積回路であってもよ
く、また、ループフィルタ１３は、小型化のためにその
全てが半導体集積回路に内蔵されたものであってもよ
い。
【００３３】
【発明の効果】以上説明した如く、本発明に係る誤差検
出回路によれば、チャージポンプの出力が積分回路で積
分されて、不要な高周波成分が除去され且つ必要な情報
が残るので、積分回路の出力に寄生容量や寄生インダク
タンスが含まれていても、その影響が小さくなり、高い
通信速度の下で、周波数又は位相の誤差を収束させるた
めの信号をより正確に出力することができるという効果
を奏する。
出回路によれば、チャージポンプの出力が積分回路で積
分されて、不要な高周波成分が除去され且つ必要な情報
が残るので、積分回路の出力に寄生容量や寄生インダク
タンスが含まれていても、その影響が小さくなり、高い
通信速度の下で、周波数又は位相の誤差を収束させるた
めの信号をより正確に出力することができるという効果
を奏する。
【００３４】この誤差検出回路を用いたクロック再生回
路及び遅延ロック回路によれば、ループフィルタが外付
回路を有していたり、通信速度が高速であるためにチャ
ージポンプの出力配線等の寄生容量が問題になる場合に
おいても、上記理由により高い通信速度の下で利用可能
となるという効果を奏する。
路及び遅延ロック回路によれば、ループフィルタが外付
回路を有していたり、通信速度が高速であるためにチャ
ージポンプの出力配線等の寄生容量が問題になる場合に
おいても、上記理由により高い通信速度の下で利用可能
となるという効果を奏する。
【図１】本発明の第１実施例のクロック再生回路を示す
図である。
図である。
【図２】図１の回路の動作を示す波形図である。
【図３】（Ａ）は本発明の第２実施例の位相誤差検出回
路を示す図であり、（Ｂ）は（Ａ）の動作を示す波形図
である。
路を示す図であり、（Ｂ）は（Ａ）の動作を示す波形図
である。
【図４】本発明の第３実施例の位相誤差検出回路を示す
図である。
図である。
【図５】図４の回路の動作を示す波形図である。
【図６】本発明の第４実施例の遅延ロック回路を示す図
である。
である。
【図７】図６中の４段ディレイ回路の入出力信号を示す
図である。
図である。
【図８】本発明の第４実施例の誤差検出回路を示す図で
ある。
ある。
【図９】従来のクロック再生回路を示す図である。
１０、１０Ａ クロック再生回路 １０Ｂ 遅延ロック回路 １１、１１Ａ〜１１Ｃ 誤差収束用パルス生成回路 １２ チャージポンプ １３ ループフィルタ １４ 電圧制御発振器 １５、１５Ａ、１５Ｂ 積分回路 １３１、１５１、１５１Ａ 演算増幅回路 １６ 加算回路 １７ ４段ディレイ回路 ２０、２０Ａ 半導体集積回路
Claims (6)
- 【請求項１】 直列信号及びクロックの入力に応答し
て、該直列信号に対するクロックの周波数誤差又は位相
誤差を収束させるための情報を含むパルスを出力する誤
差収束用パルス生成回路と、 該パルスの入力に応答して、出力端を介し電荷を移動さ
せるチャージポンプと、 入力端が該チャージポンプの該出力端に接続され、該入
力端を移動する電荷の量を積分しこれを出力端から誤差
信号として出力する積分回路と、 を有することを特徴とする誤差検出回路。 - 【請求項２】 前記積分回路は、 ２入力端の間の電位差を増幅し、該２入力端の一方に基
準電位が印加され、該２入力端の他方が前記チャージポ
ンプの前記出力端に結合された演算増幅回路と、 該２入力端の該他方と該演算増幅回路の出力端との間に
接続されたコンデンサと、 を有することを特徴とする請求項１記載の誤差検出回
路。 - 【請求項３】 前記チャージポンプは一対の相補信号を
出力する相補出力端を有し、 前記積分回路は、 非反転入力端と反転入力端との間の電位差を増幅して非
反転出力端と反転出力端とから出力し、該非反転入力端
と該反転入力端とが該チャージポンプの該相補出力端に
結合された演算増幅回路と、 該非反転入力端と該反転出力端との間に接続された第１
コンデンサと、 該反転入力端と該非反転出力端との間に接続された第２
コンデンサと、 を有することを特徴とする請求項１記載の誤差検出回
路。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
誤差検出回路を含み、前記積分回路の前記出力端が外部
端子に接続されている、 ことを特徴とする半導体集積回路。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
誤差検出回路と、 入力端が前記積分回路の出力端に接続されたループフィ
ルタと、 入力端が該ループフィルタの出力端に接続され、入力電
圧に応じた周波数の前記再生クロックを生成する電圧制
御発振回路と、 を有することを特徴とするクロック再生回路。 - 【請求項６】 請求項１乃至４のいずれか１つに記載の
誤差検出回路と、 入力端が前記積分回路の出力端に接続されたループフィ
ルタと、 データ入力端に供給される信号を制御入力端の信号に応
じて遅延させるディレイ回路が複数段縦続接続され、初
段の該ディレイ回路のデータ入力端に前記クロックが供
給され、最終段の該ディレイ回路の出力が前記直列信号
として前記誤差収束用パルス生成回路に供給され、該複
数段の各ディレイ回路の該制御入力端に該ループフィル
タの出力信号が供給される多段ディレイ回路と、 を有することを特徴とする遅延ロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329598A JPH08163113A (ja) | 1994-12-01 | 1994-12-01 | 誤差検出回路並びにこれを用いたクロック再生回路及び遅延ロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329598A JPH08163113A (ja) | 1994-12-01 | 1994-12-01 | 誤差検出回路並びにこれを用いたクロック再生回路及び遅延ロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08163113A true JPH08163113A (ja) | 1996-06-21 |
Family
ID=18223143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329598A Withdrawn JPH08163113A (ja) | 1994-12-01 | 1994-12-01 | 誤差検出回路並びにこれを用いたクロック再生回路及び遅延ロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08163113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526928A (ja) * | 2003-06-03 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローパスフィルタおよび電子装置 |
| JP2009253979A (ja) * | 2008-04-03 | 2009-10-29 | Tektronix Inc | アナログ位相拘束ループ装置 |
-
1994
- 1994-12-01 JP JP6329598A patent/JPH08163113A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526928A (ja) * | 2003-06-03 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローパスフィルタおよび電子装置 |
| JP2009253979A (ja) * | 2008-04-03 | 2009-10-29 | Tektronix Inc | アナログ位相拘束ループ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |