JPH08163183A - モデム装置 - Google Patents
モデム装置Info
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- JPH08163183A JPH08163183A JP6305287A JP30528794A JPH08163183A JP H08163183 A JPH08163183 A JP H08163183A JP 6305287 A JP6305287 A JP 6305287A JP 30528794 A JP30528794 A JP 30528794A JP H08163183 A JPH08163183 A JP H08163183A
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- character
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 54
- 238000005070 sampling Methods 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- RPNUMPOLZDHAAY-UHFFFAOYSA-N Diethylenetriamine Chemical compound NCCNCCN RPNUMPOLZDHAAY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 回路構成を簡単にするとともに、キャラクタ
の変更を容易にする。 【構成】 スタートビット検出回路２２により、ＭＰＵ
３４よりスタート信号Ｓ３４をトリガとしてコマンドの
スタートビットを検出し、データビット検出回路２３に
よりキャラタクタの先頭ビットを検出する。カウンタ２
４によりスタートビットの先頭からデータビットの先頭
までの期間を高速クロックＳ２１ａでカウントする。マ
グニチュードコンパレータ２５及びエンコーダデ２６に
よりカウント内容によりデータ速度を決定する。ＵＡＲ
Ｔクロックセレクタ２８によりデータ速度の１６倍のク
ロックＳ２８を選択する。ボーレレート生成回路２９に
より１６分周する。シフトレジスタ３０により９ビット
をシフトする。キャラクタ比較回路３１により、コマン
ドのキャラクタを検出する。
の変更を容易にする。 【構成】 スタートビット検出回路２２により、ＭＰＵ
３４よりスタート信号Ｓ３４をトリガとしてコマンドの
スタートビットを検出し、データビット検出回路２３に
よりキャラタクタの先頭ビットを検出する。カウンタ２
４によりスタートビットの先頭からデータビットの先頭
までの期間を高速クロックＳ２１ａでカウントする。マ
グニチュードコンパレータ２５及びエンコーダデ２６に
よりカウント内容によりデータ速度を決定する。ＵＡＲ
Ｔクロックセレクタ２８によりデータ速度の１６倍のク
ロックＳ２８を選択する。ボーレレート生成回路２９に
より１６分周する。シフトレジスタ３０により９ビット
をシフトする。キャラクタ比較回路３１により、コマン
ドのキャラクタを検出する。
Description
【０００１】
【産業上の利用分野】本発明はモデム装置、特に調歩式
同期（１０bit 長）による送受信データの速度及びデー
タ形式を自動識別するためのコマンドのキャラクタを検
出するキャラクタ検出回路に関するものである。
同期（１０bit 長）による送受信データの速度及びデー
タ形式を自動識別するためのコマンドのキャラクタを検
出するキャラクタ検出回路に関するものである。
【０００２】
【従来の技術】調歩式同期では、データを伝送するに先
立ってデータ速度及びデータ形式を識別するためのコマ
ンドとして先頭にスタートビット、このスタートビット
に後続して“Ａ”又は“ａ”のキャラクタが下位ビット
から順に送信される。モデム装置のキャラクタ検出回路
では、このキャラクタを検出することによりデータ速度
及びデータ形式を識別する。図２は、従来のモデム装置
の機能ブロック図である。以下、図を参照しつつ従来の
モデム装置の動作の説明をする。入力端子ＩＮに、調歩
式同期の転送手順で送信されたデータＤＡＴＡが入力さ
れる。マイクロプロセッサ（以下、ＭＰＵと呼ぶ）１で
は、スタートビットの検出を指示するスタート信号Ｓ１
を、Abps、Bbps、…、Nbps(bit/sec) の各データ速度を
検出する“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，
４−Ｎに出力する。クロック発生器３では、発振器２に
より出力される基本クロックを各種のデータ速度の１６
倍のクロックに分周して、コマンドをサンプリングする
サンプリングクロックＣＬＫＡ，ＣＬＫＢ，…，ＣＬＫ
Ｎを“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，４−
Ｎ、及びＵＡＲＴクロックセレクタ７に出力する。各
“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，４−Ｎで
は、スタート信号Ｓ１をトリガとして入力端子ＩＮより
入力されたデータＤＡＴＡを入力して、クロック発生回
路３より出力されるサンプリングクロックＣＬＫＡ，Ｃ
ＬＫＢ，…，ＣＬＫＮに基づいてサンプリングして、入
力データが“Ａ”（ＡＳＣＩＩコードで"41"H ）又は
“ａ”（ＡＳＣＩＩコードで"61"H ）と一致するかを判
別して、一致すれば一致信号及びキャラクタDETA,DETB,
…,DETN をデコーダ・割り込み発生器５に出力し、パリ
ティ符号PARTA,PARTB,…,PARTNをパリティ符号セレクタ
６に出力する。
立ってデータ速度及びデータ形式を識別するためのコマ
ンドとして先頭にスタートビット、このスタートビット
に後続して“Ａ”又は“ａ”のキャラクタが下位ビット
から順に送信される。モデム装置のキャラクタ検出回路
では、このキャラクタを検出することによりデータ速度
及びデータ形式を識別する。図２は、従来のモデム装置
の機能ブロック図である。以下、図を参照しつつ従来の
モデム装置の動作の説明をする。入力端子ＩＮに、調歩
式同期の転送手順で送信されたデータＤＡＴＡが入力さ
れる。マイクロプロセッサ（以下、ＭＰＵと呼ぶ）１で
は、スタートビットの検出を指示するスタート信号Ｓ１
を、Abps、Bbps、…、Nbps(bit/sec) の各データ速度を
検出する“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，
４−Ｎに出力する。クロック発生器３では、発振器２に
より出力される基本クロックを各種のデータ速度の１６
倍のクロックに分周して、コマンドをサンプリングする
サンプリングクロックＣＬＫＡ，ＣＬＫＢ，…，ＣＬＫ
Ｎを“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，４−
Ｎ、及びＵＡＲＴクロックセレクタ７に出力する。各
“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，４−Ｎで
は、スタート信号Ｓ１をトリガとして入力端子ＩＮより
入力されたデータＤＡＴＡを入力して、クロック発生回
路３より出力されるサンプリングクロックＣＬＫＡ，Ｃ
ＬＫＢ，…，ＣＬＫＮに基づいてサンプリングして、入
力データが“Ａ”（ＡＳＣＩＩコードで"41"H ）又は
“ａ”（ＡＳＣＩＩコードで"61"H ）と一致するかを判
別して、一致すれば一致信号及びキャラクタDETA,DETB,
…,DETN をデコーダ・割り込み発生器５に出力し、パリ
ティ符号PARTA,PARTB,…,PARTNをパリティ符号セレクタ
６に出力する。
【０００３】デコーダ・割り込み発生５では、割り込み
信号Ｓ５ａをＭＰＵ１の割り込み信号入力端子INT に出
力し、キャラクタＳ５ｂを表示レジスタ８に出力し、キ
ャラクタが検出された“Ａ”，“ａ”検出回路４−ｉ0
の速度データＳ５ｃをパリティ符号セレクタ６、ＵＡＲ
Ｔクロックセレク７、及び表示レジスタ８にそれぞれ出
力する。パリティ符号セレクタ６では、速度データＳ５
ｃに基づいて、パリティ符号Ｓ６を表示レジスタ８に出
力する。ＵＡＲＴクロックセレクタ７では、速度データ
Ｓ５ｃに基づいて、クロック発生回路３より出力される
速度データの１６倍のクロックを選択して、ＵＡＲＴ９
のクロック入力端子UARTCLK に出力する。ＭＰＵ１で
は、割り込み信号Ｓ５ａが入力されると、表示レジスタ
８に記憶されたパリティ及びデータを読み出して、パリ
ティエラーチェックを行う。そして、ＵＡＲＴ９に伝送
データを入力するように指示する。ＵＡＲＴ９では、ク
ロック入力端子UARTCLK に入力されたクロックで、デー
タ入力端子UARTDATAINより入力されたデータＤＡＴＡを
サンプリングして、パリティエラーチェックを行う。そ
して、シリアル／パラレル変換して、ＭＰＵ１に出力す
る。ＭＰＵ１では、パラレルデータを受信して、データ
処理を行う。
信号Ｓ５ａをＭＰＵ１の割り込み信号入力端子INT に出
力し、キャラクタＳ５ｂを表示レジスタ８に出力し、キ
ャラクタが検出された“Ａ”，“ａ”検出回路４−ｉ0
の速度データＳ５ｃをパリティ符号セレクタ６、ＵＡＲ
Ｔクロックセレク７、及び表示レジスタ８にそれぞれ出
力する。パリティ符号セレクタ６では、速度データＳ５
ｃに基づいて、パリティ符号Ｓ６を表示レジスタ８に出
力する。ＵＡＲＴクロックセレクタ７では、速度データ
Ｓ５ｃに基づいて、クロック発生回路３より出力される
速度データの１６倍のクロックを選択して、ＵＡＲＴ９
のクロック入力端子UARTCLK に出力する。ＭＰＵ１で
は、割り込み信号Ｓ５ａが入力されると、表示レジスタ
８に記憶されたパリティ及びデータを読み出して、パリ
ティエラーチェックを行う。そして、ＵＡＲＴ９に伝送
データを入力するように指示する。ＵＡＲＴ９では、ク
ロック入力端子UARTCLK に入力されたクロックで、デー
タ入力端子UARTDATAINより入力されたデータＤＡＴＡを
サンプリングして、パリティエラーチェックを行う。そ
して、シリアル／パラレル変換して、ＭＰＵ１に出力す
る。ＭＰＵ１では、パラレルデータを受信して、データ
処理を行う。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
モデム装置のキャラクタ検出回路においては、次のよう
な課題があった。 (I) 従来のキャラクタ検出回路では、識別するデータ
速度の数に比例して“Ａ”，“ａ”検出回路を設けなけ
ればならず回路規模が増大するという問題点があった。 (II) 個々のキャラクタ検出回路では、固定的に
“Ａ”，“ａ”のキャラクタを検出するように“Ａ”，
“ａ”検出回路などで回路構成されているため、文字を
検出するために判別する文字を“Ａ”，“ａ”以外の文
字に変更することが困難であるという問題点があった。
モデム装置のキャラクタ検出回路においては、次のよう
な課題があった。 (I) 従来のキャラクタ検出回路では、識別するデータ
速度の数に比例して“Ａ”，“ａ”検出回路を設けなけ
ればならず回路規模が増大するという問題点があった。 (II) 個々のキャラクタ検出回路では、固定的に
“Ａ”，“ａ”のキャラクタを検出するように“Ａ”，
“ａ”検出回路などで回路構成されているため、文字を
検出するために判別する文字を“Ａ”，“ａ”以外の文
字に変更することが困難であるという問題点があった。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、各種のデータ速度に応じたクロック
を発生するサンプリングクロック発生手段と、先頭にス
タートビットと該スタートビットに後続して一定のキャ
ラクタとが一定の速度で伝送されるコマンドのデータ速
度及びキャラクタを検出するキャラクタ検出手段と、前
記コマンド以外の伝送データを受信する受信手段と、前
記受信手段により受信した前記伝送データを処理する中
央処理装置とを備えたモデム装置において、前記キャラ
クタ検出手段は、以下の手段を有している。すなわち、
前記コマンドの前記スタートビットの始まりを検出する
スタートビット検出手段と、前記コマンドの前記キャラ
クタの始まりを検出するデータビット検出手段と、前記
スタートビット検出手段により検出されたスタートビッ
トの始まりから前記データビット検出手段により検出さ
れたキャラクタの始まりまでの期間を所定のクロックで
カウントするカウント手段とを有している。そして、前
記カウント手段のカウント結果と各種のデータ速度に対
応する伝送データのスタートビットの始まりからキャラ
クタの始まりまでの期間を前記カウント手段でカウント
するクロックでカウントした時のカウント数とに基づい
て、前記コマンドのデータ速度を決定するデータ速度比
較手段と、前記データ速度比較手段の比較結果に基づ
き、前記サンプリングクロック発生手段により出力され
るクロックから選択するクロック選択手段とを有してい
る。さらに、前記クロック選択手段により選択されたク
ロックに基づいて、前記コマンドの前記キャラクタのビ
ットをシフトするシフトレジスタと、前記シフトレジス
タの内容の基づいて、比較対象のキャラクタと一致する
か否かを判別して、、一致信号又は不一致の信号を出力
するキャラクタ比較手段とを有している。
を解決するために、各種のデータ速度に応じたクロック
を発生するサンプリングクロック発生手段と、先頭にス
タートビットと該スタートビットに後続して一定のキャ
ラクタとが一定の速度で伝送されるコマンドのデータ速
度及びキャラクタを検出するキャラクタ検出手段と、前
記コマンド以外の伝送データを受信する受信手段と、前
記受信手段により受信した前記伝送データを処理する中
央処理装置とを備えたモデム装置において、前記キャラ
クタ検出手段は、以下の手段を有している。すなわち、
前記コマンドの前記スタートビットの始まりを検出する
スタートビット検出手段と、前記コマンドの前記キャラ
クタの始まりを検出するデータビット検出手段と、前記
スタートビット検出手段により検出されたスタートビッ
トの始まりから前記データビット検出手段により検出さ
れたキャラクタの始まりまでの期間を所定のクロックで
カウントするカウント手段とを有している。そして、前
記カウント手段のカウント結果と各種のデータ速度に対
応する伝送データのスタートビットの始まりからキャラ
クタの始まりまでの期間を前記カウント手段でカウント
するクロックでカウントした時のカウント数とに基づい
て、前記コマンドのデータ速度を決定するデータ速度比
較手段と、前記データ速度比較手段の比較結果に基づ
き、前記サンプリングクロック発生手段により出力され
るクロックから選択するクロック選択手段とを有してい
る。さらに、前記クロック選択手段により選択されたク
ロックに基づいて、前記コマンドの前記キャラクタのビ
ットをシフトするシフトレジスタと、前記シフトレジス
タの内容の基づいて、比較対象のキャラクタと一致する
か否かを判別して、、一致信号又は不一致の信号を出力
するキャラクタ比較手段とを有している。
【０００６】第２の発明では、第１の発明のキャラクタ
比較手段は、前記比較対象のキャラクタのビットパター
ンに基づいて、前記シフトレジスタの内容をデコードす
るデコーダと、前記デコーダを構成する論理ゲートを選
択するスイッチ手段とを備えている。第３の発明は、第
１の発明のキャラクタ比較手段により前記一致信号が出
力された時に、前記受信手段に伝送データを送るデータ
切替え手段をさらに設けている。
比較手段は、前記比較対象のキャラクタのビットパター
ンに基づいて、前記シフトレジスタの内容をデコードす
るデコーダと、前記デコーダを構成する論理ゲートを選
択するスイッチ手段とを備えている。第３の発明は、第
１の発明のキャラクタ比較手段により前記一致信号が出
力された時に、前記受信手段に伝送データを送るデータ
切替え手段をさらに設けている。
【０００７】
【作用】第１の発明によれば、以上のようにモデム装置
を構成したので、スタートビット検出手段によりコマン
ドのスタートビットの始まりを検出する。データビット
検出手段によりキャラクタの始まりを検出する。スター
トビットはデータ速度によってその期間が決まっている
ので、カウント手段によりスタートビットの始まりから
キャラクタの始まりまでを所定のクロックでカウントす
る。データ速度比較手段によりカウント手段のカウント
結果と各種のデータ速度で伝送されるデータのスタート
ビットの期間をカウント手段と同じクロックでカウント
した時のカウント数とに基づいて、データ速度を決定す
る。クロック選択手段により各種のデータ速度に対応す
るクロックを選択する。シフトレジスタによりクロック
手段から出力されるクロックに基づいて、キャラクタを
１ビットずつシフトする。キャラクタ比較手段によりシ
フトレジスタの内容が比較対象のキャラクタを一致する
か否かを判別して、一致信号又は不一致信号を出力す
る。従って、前記課題を解決できるのである。
を構成したので、スタートビット検出手段によりコマン
ドのスタートビットの始まりを検出する。データビット
検出手段によりキャラクタの始まりを検出する。スター
トビットはデータ速度によってその期間が決まっている
ので、カウント手段によりスタートビットの始まりから
キャラクタの始まりまでを所定のクロックでカウントす
る。データ速度比較手段によりカウント手段のカウント
結果と各種のデータ速度で伝送されるデータのスタート
ビットの期間をカウント手段と同じクロックでカウント
した時のカウント数とに基づいて、データ速度を決定す
る。クロック選択手段により各種のデータ速度に対応す
るクロックを選択する。シフトレジスタによりクロック
手段から出力されるクロックに基づいて、キャラクタを
１ビットずつシフトする。キャラクタ比較手段によりシ
フトレジスタの内容が比較対象のキャラクタを一致する
か否かを判別して、一致信号又は不一致信号を出力す
る。従って、前記課題を解決できるのである。
【０００８】
【実施例】図１は、本発明の実施例を示すモデム装置の
機能ブロック図である。本実施例のモデム装置が従来の
モデム装置と異なる点は、各種のデータ速度に対応する
“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，４−Ｎの
代わりに、コマンドのスタートビットの始まりを検出す
るスタートビット検出回路２２とキャラクタの始まりを
検出するデータビット検出回路２３とスタートビットの
始まりとキャラクタの始まりとの期間をカウントするカ
ウンタ２４とマグニチュードコンパレータ２５とキャラ
クタ比較回路３１などによりデータ速度とキャラクタを
検出する構成にしたにしたことである。このモデム装置
は、調歩式同期で伝送されたデータＤＡＴＡを入力する
入力端子ＩＮ、及び基本クロックを発生する発振器２０
を有している。発振器２０の出力側には、各種のデータ
速度に応じたクロックを発生する手段であるサンプリン
グクロック発生回路２１が接続されている。サンプリン
グクロック発生回路２１の出力側には、スタートビット
検出回路２２、データビット検出回路、カウンタ２４、
及びＵＡＲＴクロックセレクタ２８が接続されている。
機能ブロック図である。本実施例のモデム装置が従来の
モデム装置と異なる点は、各種のデータ速度に対応する
“Ａ”，“ａ”検出回路４−Ａ，４−Ｂ，…，４−Ｎの
代わりに、コマンドのスタートビットの始まりを検出す
るスタートビット検出回路２２とキャラクタの始まりを
検出するデータビット検出回路２３とスタートビットの
始まりとキャラクタの始まりとの期間をカウントするカ
ウンタ２４とマグニチュードコンパレータ２５とキャラ
クタ比較回路３１などによりデータ速度とキャラクタを
検出する構成にしたにしたことである。このモデム装置
は、調歩式同期で伝送されたデータＤＡＴＡを入力する
入力端子ＩＮ、及び基本クロックを発生する発振器２０
を有している。発振器２０の出力側には、各種のデータ
速度に応じたクロックを発生する手段であるサンプリン
グクロック発生回路２１が接続されている。サンプリン
グクロック発生回路２１の出力側には、スタートビット
検出回路２２、データビット検出回路、カウンタ２４、
及びＵＡＲＴクロックセレクタ２８が接続されている。
【０００９】スタートビット検出回路２２は、サンプリ
ングクロック発生回路２１より出力された高速クロック
Ｓ２１ａをクロックとして、スタートビットの立ち下が
りを検出して、スタートビット検出信号Ｓ２２を出力す
る手段である。データビット検出回路２３は、サンプリ
ングクロック発生回路２１より出力された高速クロック
Ｓ２１ａをクロックとして、データビットの立ち上がり
を検出して、データビット検出信号Ｓ２３を出力する手
段である。カウンタ２４は、スタートビットの始まりか
らキャラクタの始まりまでの期間を高速クロックＳ２１
ａでカウントする手段である。ＵＡＲＴクロックセレク
タ２８は、サンプリングクロック発生回路２１より出力
される各種のデータ速度の１６倍のクロックＳ２１ｂの
うち、伝送されたデータ速度の１６倍のクロックＳ２８
を選択する手段である。入力端子ＩＮには、スタートビ
ット検出回路２２、データビット検出回路２３、及びコ
マンドのキャラクタが検出されると、後続して入力され
るデータに出力を切り替える手段であるデータ切替え回
路３２が接続されている。データ切り替え回路３２は、
一致信号Ｓ３１ａが出力されるとオン（ＯＮ）側に、そ
れ以外の状態ではオフ（ＯＦＦ）側にスイッチが倒れ、
オフ状態では、データ切り替え回路３２には“Ｈ”レベ
ルが入力されるように構成されている。
ングクロック発生回路２１より出力された高速クロック
Ｓ２１ａをクロックとして、スタートビットの立ち下が
りを検出して、スタートビット検出信号Ｓ２２を出力す
る手段である。データビット検出回路２３は、サンプリ
ングクロック発生回路２１より出力された高速クロック
Ｓ２１ａをクロックとして、データビットの立ち上がり
を検出して、データビット検出信号Ｓ２３を出力する手
段である。カウンタ２４は、スタートビットの始まりか
らキャラクタの始まりまでの期間を高速クロックＳ２１
ａでカウントする手段である。ＵＡＲＴクロックセレク
タ２８は、サンプリングクロック発生回路２１より出力
される各種のデータ速度の１６倍のクロックＳ２１ｂの
うち、伝送されたデータ速度の１６倍のクロックＳ２８
を選択する手段である。入力端子ＩＮには、スタートビ
ット検出回路２２、データビット検出回路２３、及びコ
マンドのキャラクタが検出されると、後続して入力され
るデータに出力を切り替える手段であるデータ切替え回
路３２が接続されている。データ切り替え回路３２は、
一致信号Ｓ３１ａが出力されるとオン（ＯＮ）側に、そ
れ以外の状態ではオフ（ＯＦＦ）側にスイッチが倒れ、
オフ状態では、データ切り替え回路３２には“Ｈ”レベ
ルが入力されるように構成されている。
【００１０】スタートビット検出回路２２の出力側に
は、カウンタ２４が接続されている。データビット検出
回路２３の出力側には、カウンタ２４及びデータ速度識
別データレジスタ２７が接続されている。カウンタ２４
の出力側には、カウンタ２４のカウント結果と各種のデ
ータ速度に対応する伝送データのスタートビットの始ま
りからキャラクタの始まりまでの期間をカウンタ２４の
クロックと同じクロックでカウントした時のカウント数
とを比較して、コマンドのデータ速度を決定する手段で
あるマグニチュードコンパレータ２５が接続されてい
る。マグニチュードコンパレータ２５の出力側には、デ
ータ速度に変換するエンコーダ２６が接続され、さらに
そのエンコーダ２６の出力側には、データビット検出回
路２３のデータビット検出信号Ｓ２３に基づいて、デー
タ速度識別データをラッチするデータ速度識別データレ
ジスタ２７が接続されている。データ速度識別データレ
ジスタ２７の出力側には、ＵＡＲＴクロックセレクタ２
８、及び表示レジスタ３３が接続されている。
は、カウンタ２４が接続されている。データビット検出
回路２３の出力側には、カウンタ２４及びデータ速度識
別データレジスタ２７が接続されている。カウンタ２４
の出力側には、カウンタ２４のカウント結果と各種のデ
ータ速度に対応する伝送データのスタートビットの始ま
りからキャラクタの始まりまでの期間をカウンタ２４の
クロックと同じクロックでカウントした時のカウント数
とを比較して、コマンドのデータ速度を決定する手段で
あるマグニチュードコンパレータ２５が接続されてい
る。マグニチュードコンパレータ２５の出力側には、デ
ータ速度に変換するエンコーダ２６が接続され、さらに
そのエンコーダ２６の出力側には、データビット検出回
路２３のデータビット検出信号Ｓ２３に基づいて、デー
タ速度識別データをラッチするデータ速度識別データレ
ジスタ２７が接続されている。データ速度識別データレ
ジスタ２７の出力側には、ＵＡＲＴクロックセレクタ２
８、及び表示レジスタ３３が接続されている。
【００１１】ＵＡＲＴクロックセレクタ２８の出力側に
は、ＵＡＲＴクロックセレクタ２８より出力されるクロ
ックを１６分周してデータ速度のクロックを出力するボ
ーレート生成回路２９、及び受信手段としてのＵＡＲＴ
３５のクロック入力端子UARTCLK が接続されている。ボ
ーレート生成回路２９の出力側には、９ビットのシフト
レジスタ３０が接続されている。シフトレジスタ３０の
出力側には、シフトレジスタの内容と１つ又は複数のキ
ャラクタとを比較して、一致信号Ｓ３１ａ又は不一致信
号Ｓ３１ｂとキャラクタ検出結果Ｓ３１ｃを出力する手
段であるキャラクタ比較回路３１が接続されている。キ
ャラクタ比較回路３１は、“Ａ”や“ａ”などの比較対
象のビットパターンに基づいて、シフトレジスタ３０の
出力をデコードする、ＥＸ−ＯＲゲートなどの論理ゲー
トにより構成されたデコーダとこの論理ゲートを選択す
るスイッチ手段としてのスイッチとを有している。この
スイッチにはキャラクタ選択信号ＣＨＳＥＬが入力され
て、スイッチがオン又はオフして、比較対象のキャラク
タに対応したデコーダが選択されるようになっている。
キャラクタ比較回路３１の出力側には、データ切り替え
回路３２、及び表示レジスタ３３が接続されている。表
示レジスタ３３と伝送データを処理する中央処理装置で
あるＭＰＵ３４との間は双方向にデータバスＤＢＵＳに
よって接続されている。ＭＰＵ３４とＵＡＲＴ３５との
間は信号線によって接続されている。２２〜３２の回路
は、コマンドのデータ速度及びキャラクタを検出するキ
ャラクタ検出手段である。
は、ＵＡＲＴクロックセレクタ２８より出力されるクロ
ックを１６分周してデータ速度のクロックを出力するボ
ーレート生成回路２９、及び受信手段としてのＵＡＲＴ
３５のクロック入力端子UARTCLK が接続されている。ボ
ーレート生成回路２９の出力側には、９ビットのシフト
レジスタ３０が接続されている。シフトレジスタ３０の
出力側には、シフトレジスタの内容と１つ又は複数のキ
ャラクタとを比較して、一致信号Ｓ３１ａ又は不一致信
号Ｓ３１ｂとキャラクタ検出結果Ｓ３１ｃを出力する手
段であるキャラクタ比較回路３１が接続されている。キ
ャラクタ比較回路３１は、“Ａ”や“ａ”などの比較対
象のビットパターンに基づいて、シフトレジスタ３０の
出力をデコードする、ＥＸ−ＯＲゲートなどの論理ゲー
トにより構成されたデコーダとこの論理ゲートを選択す
るスイッチ手段としてのスイッチとを有している。この
スイッチにはキャラクタ選択信号ＣＨＳＥＬが入力され
て、スイッチがオン又はオフして、比較対象のキャラク
タに対応したデコーダが選択されるようになっている。
キャラクタ比較回路３１の出力側には、データ切り替え
回路３２、及び表示レジスタ３３が接続されている。表
示レジスタ３３と伝送データを処理する中央処理装置で
あるＭＰＵ３４との間は双方向にデータバスＤＢＵＳに
よって接続されている。ＭＰＵ３４とＵＡＲＴ３５との
間は信号線によって接続されている。２２〜３２の回路
は、コマンドのデータ速度及びキャラクタを検出するキ
ャラクタ検出手段である。
【００１２】次に、図１のモデム装置の動作の説明をす
る。発振器２０では、基準クロックを生成して、この基
準クロックをサンプリングクロック発生回路２１に出力
する。サンプリングクロック発生回路２１では、基準ク
ロックを分周して、高速クロックＳ２１ａと各種のデー
タ速度の１６倍のサンプリングクロックＳ２１ｂを生成
する。そして、高速クロックＳ２１ａを、スタートビッ
ト検出回路２２、データビット検出回路２３、及びカウ
ンタ２４に出力し、サンプリングクロックＳ２１ｂをＵ
ＡＲＴクロックセレクタ２８に出力する。ＭＰＵ３４で
は、スタートビット検出回路２２、及びデータビット検
出回路２３にコマンドの検出の開始を指示するスタート
信号Ｓ３４を出力する。そして、データ切り替え回路３
２をオフにする。スタートビット検出回路２２では、ス
タート信号Ｓ３４をトリガとして、入力端子ＩＮから入
力されるデータＤＡＴＡのスタートビットの始まりであ
る立ち下がりを高速クロックＳ２１ａによりサンプリン
グして検出し、検出した時点でカウンタ２４にスタート
ビット検出信号Ｓ２２を出力する。
る。発振器２０では、基準クロックを生成して、この基
準クロックをサンプリングクロック発生回路２１に出力
する。サンプリングクロック発生回路２１では、基準ク
ロックを分周して、高速クロックＳ２１ａと各種のデー
タ速度の１６倍のサンプリングクロックＳ２１ｂを生成
する。そして、高速クロックＳ２１ａを、スタートビッ
ト検出回路２２、データビット検出回路２３、及びカウ
ンタ２４に出力し、サンプリングクロックＳ２１ｂをＵ
ＡＲＴクロックセレクタ２８に出力する。ＭＰＵ３４で
は、スタートビット検出回路２２、及びデータビット検
出回路２３にコマンドの検出の開始を指示するスタート
信号Ｓ３４を出力する。そして、データ切り替え回路３
２をオフにする。スタートビット検出回路２２では、ス
タート信号Ｓ３４をトリガとして、入力端子ＩＮから入
力されるデータＤＡＴＡのスタートビットの始まりであ
る立ち下がりを高速クロックＳ２１ａによりサンプリン
グして検出し、検出した時点でカウンタ２４にスタート
ビット検出信号Ｓ２２を出力する。
【００１３】データビット検出回路２４では、入力端子
ＩＮから入力されるデータＤＡＴＡのキャラクタの始ま
りを示す立上がりを高速クロックＳ２１ａによりサンプ
リングして検出して、カウンタ２４及びデータ速度識別
データレジスタ２７にデータビット検出信号Ｓ２３を出
力する。カウンタ２４では、スタートビット検出信号Ｓ
２２が入力されると、計数を開始して、高速クロックＳ
２１ａの立上がり又は立ち下がりのタイミングで、カウ
ンタ２４の内容を１インクリメントするという計数動作
をキャラクタ検出信号Ｓ２４が入力されるまで続けると
ともに、カウント内容をマグニチュードコンパレータ２
５に出力する。各種データ速度のスタートビットの始ま
りからキャラクタの先頭ビットの始まりまでの期間を高
速クロックＳ２１ａでカウントしたときのカウント数に
よって、データ速度が一意的に決まる。そこで、マグニ
チュードコンパレータ２５では、各データ速度に応じた
カウント数とカウンタ２４のカウント内容とを比較し
て、それらが一致すれば一致信号、不一致であれば不一
致信号を各データ速度に応じてエンコーダ２６に出力す
る。
ＩＮから入力されるデータＤＡＴＡのキャラクタの始ま
りを示す立上がりを高速クロックＳ２１ａによりサンプ
リングして検出して、カウンタ２４及びデータ速度識別
データレジスタ２７にデータビット検出信号Ｓ２３を出
力する。カウンタ２４では、スタートビット検出信号Ｓ
２２が入力されると、計数を開始して、高速クロックＳ
２１ａの立上がり又は立ち下がりのタイミングで、カウ
ンタ２４の内容を１インクリメントするという計数動作
をキャラクタ検出信号Ｓ２４が入力されるまで続けると
ともに、カウント内容をマグニチュードコンパレータ２
５に出力する。各種データ速度のスタートビットの始ま
りからキャラクタの先頭ビットの始まりまでの期間を高
速クロックＳ２１ａでカウントしたときのカウント数に
よって、データ速度が一意的に決まる。そこで、マグニ
チュードコンパレータ２５では、各データ速度に応じた
カウント数とカウンタ２４のカウント内容とを比較し
て、それらが一致すれば一致信号、不一致であれば不一
致信号を各データ速度に応じてエンコーダ２６に出力す
る。
【００１４】エンコーダ２６では、マグニチュードコン
パレータ２５から一致信号が出力されると、マグニチュ
ードコンパレータ２５から各データ速度に応じて出力さ
れる一致信号と不一致信号とから、データ速度を示すデ
ータ速度識別データ（例えば、４ビット）にエンコード
して、そのデータ速度をデータ速度識別データレジスタ
２７に出力する。データ速度識別データレジスタ２７で
は、データビット検出回路２３からデータビット検出信
号Ｓ２３が出力されると、エンコーダ２６より出力され
るデータ速度識別データをラッチして、そのデータ速度
識別データＳ２７をＵＡＲＴクロックセレクタ２８、及
び表示レジスタ３３に出力する。ＵＡＲＴクロックセレ
クタ２８では、データ速度識別データＳ２７に基づい
て、サンプリングクロック発生回路２１より出力される
サンプリングクロックＳ２１ｂからデータ速度の１６倍
のクロックを選択して、このサンプリングクロックＳ２
８をボーレレート生成回路２９、及びＵＡＲＴ３５のク
ロック入力端子UARTCLK に出力する。
パレータ２５から一致信号が出力されると、マグニチュ
ードコンパレータ２５から各データ速度に応じて出力さ
れる一致信号と不一致信号とから、データ速度を示すデ
ータ速度識別データ（例えば、４ビット）にエンコード
して、そのデータ速度をデータ速度識別データレジスタ
２７に出力する。データ速度識別データレジスタ２７で
は、データビット検出回路２３からデータビット検出信
号Ｓ２３が出力されると、エンコーダ２６より出力され
るデータ速度識別データをラッチして、そのデータ速度
識別データＳ２７をＵＡＲＴクロックセレクタ２８、及
び表示レジスタ３３に出力する。ＵＡＲＴクロックセレ
クタ２８では、データ速度識別データＳ２７に基づい
て、サンプリングクロック発生回路２１より出力される
サンプリングクロックＳ２１ｂからデータ速度の１６倍
のクロックを選択して、このサンプリングクロックＳ２
８をボーレレート生成回路２９、及びＵＡＲＴ３５のク
ロック入力端子UARTCLK に出力する。
【００１５】ボーレート生成回路２９では、サンプリン
グクロックＳ２８を１６分周して、データ速度に等しい
ボーレートを生成し、シフトレジスタ３０に出力する。
シフトレジスタ３０では、入力端子ＩＮより入力される
ＤＡＴＡをボーレート生成回路２９より出力されるクロ
ックで１ビットずつシフト動作して、キャラクタ比較回
路３１に９ビットを出力する。キャラクタ比較回路３１
では、あらかじめ入力されるキャラクタ選択信号ＣＨＳ
ＥＬによってスイッチがオン又はオフして、“Ａ”又は
“ａ”などの比較対象のキャラクタに対応して、シフト
レジスタ３０の内容をデコードするように論理ゲートが
選択されている。そして、キャラクタ比較回路３１で
は、シフトレジスタ３０より入力される９ビットをデコ
ードして、一致すれば一致信号Ｓ３１ａをデータ切り替
え回路３２に出力し、不一致であれば不一致信号Ｓ３１
ｂをスタートビット検出回路２２及びデータビット検出
回路２３に出力する。さらに、一致すれば一致した９ビ
ットのキャラクタ検出結果Ｓ３１ｃを表示レジスタ３３
に出力する。
グクロックＳ２８を１６分周して、データ速度に等しい
ボーレートを生成し、シフトレジスタ３０に出力する。
シフトレジスタ３０では、入力端子ＩＮより入力される
ＤＡＴＡをボーレート生成回路２９より出力されるクロ
ックで１ビットずつシフト動作して、キャラクタ比較回
路３１に９ビットを出力する。キャラクタ比較回路３１
では、あらかじめ入力されるキャラクタ選択信号ＣＨＳ
ＥＬによってスイッチがオン又はオフして、“Ａ”又は
“ａ”などの比較対象のキャラクタに対応して、シフト
レジスタ３０の内容をデコードするように論理ゲートが
選択されている。そして、キャラクタ比較回路３１で
は、シフトレジスタ３０より入力される９ビットをデコ
ードして、一致すれば一致信号Ｓ３１ａをデータ切り替
え回路３２に出力し、不一致であれば不一致信号Ｓ３１
ｂをスタートビット検出回路２２及びデータビット検出
回路２３に出力する。さらに、一致すれば一致した９ビ
ットのキャラクタ検出結果Ｓ３１ｃを表示レジスタ３３
に出力する。
【００１６】データ切り替え回路３２では、一致信号Ｓ
３１ａが入力されると、スイッチをオンにして、入力端
子ＩＮより入力されたデータＤＡＴＡをＵＡＲＴ３５の
データ入力端子UARTDATAINに出力する。ＵＡＲＴ３５で
は、データ入力端子UARTDATAINより入力されたデータＤ
ＡＴＡをＵＡＲＴクロックセレクタ２８より出力される
クロックＳ２８でサンプリングして、パリティチェック
を行う。そして、サンプリングデータをシリアル／パラ
レル変換して、ＭＰＵ３４に出力する。ＭＰＵ３４で
は、ＵＡＲＴ３５から出力されたパラレルデータの処理
を行う。一方、スタートビット検出回路２２及びデータ
ビット検出回路２３では、キャラクタ比較回路３１より
不一致信号Ｓ３１ｂが入力されると、上述した処理を行
う。以上の処理をキャラクタ比較回路３１より一致信号
Ｓ３１ａが出力されるまで繰り返し行う。
３１ａが入力されると、スイッチをオンにして、入力端
子ＩＮより入力されたデータＤＡＴＡをＵＡＲＴ３５の
データ入力端子UARTDATAINに出力する。ＵＡＲＴ３５で
は、データ入力端子UARTDATAINより入力されたデータＤ
ＡＴＡをＵＡＲＴクロックセレクタ２８より出力される
クロックＳ２８でサンプリングして、パリティチェック
を行う。そして、サンプリングデータをシリアル／パラ
レル変換して、ＭＰＵ３４に出力する。ＭＰＵ３４で
は、ＵＡＲＴ３５から出力されたパラレルデータの処理
を行う。一方、スタートビット検出回路２２及びデータ
ビット検出回路２３では、キャラクタ比較回路３１より
不一致信号Ｓ３１ｂが入力されると、上述した処理を行
う。以上の処理をキャラクタ比較回路３１より一致信号
Ｓ３１ａが出力されるまで繰り返し行う。
【００１７】以上のように、本実施例では、以下の利点
がある。
がある。
【００１８】（ａ）従来のキャラクタ検出回路ではデー
タ速度を識別する数だけ検出回路が必要であったが、本
実施例では、データ速度を識別する数が増えても１つの
検出回路ですみ回路規模が小さくなる。 （ｂ）キャラクタ選択信号ＣＨＳＥＬを外部からキャラ
クタ比較回路３１に入力するので、判別するキャラクタ
“Ａ”，“ａ”以外のキャラクタの判別が可能となる。 （ｃ）割り込み信号を発生させないので、ＭＰＵ３４の
外部ピンを減らすことができる。
タ速度を識別する数だけ検出回路が必要であったが、本
実施例では、データ速度を識別する数が増えても１つの
検出回路ですみ回路規模が小さくなる。 （ｂ）キャラクタ選択信号ＣＨＳＥＬを外部からキャラ
クタ比較回路３１に入力するので、判別するキャラクタ
“Ａ”，“ａ”以外のキャラクタの判別が可能となる。 （ｃ）割り込み信号を発生させないので、ＭＰＵ３４の
外部ピンを減らすことができる。
【００１９】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、スタートビット手段とデータビット検
出手段とカウント手段とデータ速度比較決定手段とクロ
ック選択手段とシフトレジスタとキャラクタ比較手段と
を設けて、これらの手段によりデータ速度とキャラクタ
を決定するようにしたので、モデム装置の回路の回路規
模を小さくすることができる上に、検出するキャラクタ
を容易に変更することができる。
の発明によれば、スタートビット手段とデータビット検
出手段とカウント手段とデータ速度比較決定手段とクロ
ック選択手段とシフトレジスタとキャラクタ比較手段と
を設けて、これらの手段によりデータ速度とキャラクタ
を決定するようにしたので、モデム装置の回路の回路規
模を小さくすることができる上に、検出するキャラクタ
を容易に変更することができる。
【図１】本発明の実施例を示すモデム装置の機能ブロッ
ク図である。
ク図である。
【図２】従来のモデム装置の機能ブロック図である。
２０ 発振器 ２１ サンプリングクロック発生回路 ２２ スタートビット検出回路 ２３ データビット検出回路 ２４ カウンタ ２５ マグニチュードコンパレータ ２６ エンコーダ ２７ データ速度識別データレジスタ ２８ ＵＡＲＴクロックセレクタ ２９ ボーレート生成回路 ３０ シフトレジスタ ３１ キャラクタ比較回路 ３２ データ切り替え回路 ３４ ＭＰＵ ３５ ＵＡＲＴ
Claims (3)
- 【請求項１】 各種のデータ速度に応じたクロックを発
生するサンプリングクロック発生手段と、 先頭にスタートビットと該スタートビットに後続して一
定のキャラクタとが一定の速度で伝送されるコマンドの
データ速度及びキャラクタを検出するキャラクタ検出手
段と、 前記コマンド以外の伝送データを受信する受信手段と、 前記受信手段により受信した前記伝送データを処理する
中央処理装置とを、 備えたモデム装置において、 前記キャラクタ検出手段は、 前記コマンドの前記スタートビットの始まりを検出する
スタートビット検出手段と、 前記コマンドの前記キャラクタの始まりを検出するデー
タビット検出手段と、 前記スタートビット検出手段により検出されたスタート
ビットの始まりから前記データビット検出手段により検
出されたキャラクタの始まりまでの期間を所定のクロッ
クでカウントするカウント手段と、 前記カウント手段のカウント結果と各種のデータ速度に
対応する伝送データのスタートビットの始まりからキャ
ラクタの始まりまでの期間を前記カウント手段でカウン
トするクロックでカウントした時のカウント数とに基づ
いて、前記コマンドのデータ速度を決定するデータ速度
比較手段と、 前記データ速度比較手段の比較結果に基づき、前記サン
プリングクロック発生手段により出力されるクロックか
ら選択するクロック選択手段と、 前記クロック選択手段により選択されたクロックに基づ
いて、前記コマンドの前記キャラクタのビットをシフト
するシフトレジスタと、 前記シフトレジスタの内容が比較対象のキャラクタと一
致するか否かを判別して、一致信号又は不一致の信号を
出力するキャラクタ比較手段とにより、 構成したことを特徴とするモデム装置。 - 【請求項２】 前記キャラクタ比較手段は、 前記比較対象のキャラクタのビットパターンに基づい
て、前記シフトレジスタの内容をデコードするデコーダ
と、 前記デコーダを構成する論理ゲートを選択するスイッチ
手段とを、 備えたことを特徴とする請求項１記載のモデム装置。 - 【請求項３】 前記キャラクタ比較手段により前記一致
信号が出力された時に、前記受信手段に伝送データを送
るデータ切替え手段を設けたことを特徴とする請求項１
記載のモデム装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305287A JPH08163183A (ja) | 1994-12-09 | 1994-12-09 | モデム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305287A JPH08163183A (ja) | 1994-12-09 | 1994-12-09 | モデム装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08163183A true JPH08163183A (ja) | 1996-06-21 |
Family
ID=17943288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6305287A Pending JPH08163183A (ja) | 1994-12-09 | 1994-12-09 | モデム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08163183A (ja) |
-
1994
- 1994-12-09 JP JP6305287A patent/JPH08163183A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |