JPH0816389A - 演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 特定の命令の実行時の消費電力のみを有効に
低減すること。 【構成】 命令を記憶する命令記憶領域３ａ及びデータ
を記憶するデータ記憶領域３ｂとを有する記憶部３と、
この記憶部３へアドレスを出力することで当該命令を読
み出してこの命令に基づいてデータを演算処理する中央
演算処理部（ＣＰＵ）１と、この中央演算処理部１の記
憶部３からの読み出しタイミングを制御するアクセス制
御部２とを備えている。しかも、中央演算処理部１から
出力されたアドレスが特定の命令が記録されている範囲
のアドレスである場合に読み出し開始タイミング信号を
出力することで当該中央演算処理部１の当該特定の命令
の読み出し動作を一定時間遅延させる遅延回路４とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算処理装置に関し、特
に記憶素子の消費電力を低減する演算処理装置に関する
ものである。

【０００２】

【従来の技術】従来、この種の演算処理装置としては、
例えば図３に示すようなものがあった。図３において、
中央演算処理部（ＣＰＵ）５１は、図示しないシステム
クロックに同期して、記憶部５３及びウェイト制御部５
７にアドレスを出力し、アクセス制御部５２およびウェ
ィト制御部５７に、アクセスを開始したことを知らせる
アドレスストローブ等のアクセス開始信号を出力し、ウ
ェィト制御部５７から指示された期間の後に、記憶部５
３より出力されるデータをデータバスから読み込む。

【０００３】アクセス制御部５２は、ＣＰＵ５１からア
クセス開始信号を受け取り、記憶部５３のアクセスに必
要な各種制御信号を発生して、記憶部５３に供給する。
記憶部５３は、ＣＰＵ５１から送られるアドレスおよび
アクセス制御部５２から送られる制御信号を受け取っ
て、指定アドレスに記憶されている命令コードを、デー
タバスを経てＣＰＵ５１へ出力する。ウェイト制御部５
７は、ＣＰＵ５１から受け取ったアドレスに応じて、ア
クセスに時間のかかる低速な記憶素子へのアクセスであ
る場合、ＣＰＵ５１のデータバスからのデータの読み込
みを遅らせる。

【０００４】次に図３に示された演算処理装置の動作に
ついて説明する。ＣＰＵ５１は、命令コードを読み込む
フェッチサイクルごとに逐次増加するアドレス・レジス
タを内蔵していて、フェッチサイクルにおいては、始め
にアドレスバスに対してアドレスレジスタの内容を出力
し、アクセス開始信号を発生する。アクセス制御部５２
は、このアクセス開始信号をもとに、記憶部５３のアク
セスに必要な制御信号を発生する。

【０００５】記憶部５３は、ＣＰＵ５１から送られるア
ドレスと、アクセス制御部５２から送られる制御信号と
によって、指定されたアドレスに記憶されている命令コ
ードを、データバスを通じてＣＰＵ５１に出力する。ウ
ェイト制御部５７は、記憶部５３に異なるアクセス速度
の記憶素子が混在する場合に、ＣＰＵ５１から出力され
るアドレスによって、記憶素子の種類を判断し、ＣＰＵ
５１に対して、データバスからデータを読み込むタイミ
ングを指示する。

【０００６】このような演算処理装置の消費電力を低減
する技術として、例えば特開平４−２５１３４８号公報
においては、メモリアクセス時にＣＰＵ５１へのクロッ
ク供給を一時遅くすることによって、メモリアクセスに
ウェイト（待機時間）を挿入する方法が開示されてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うなシステムクロックを一時的に遅くする消費電力低減
方法では、演算処理装置に、システムクロックが一定の
周波数であることを必要とするタイマ回路を含んでいた
場合には、その測定時間が変化してしまう、という不都
合があった。

【０００８】また、ダイナミック動作を行う回路の場合
には、システムクロックの周波数変化に制限があるた
め、その範囲内でなければシステムクロックを遅くする
ことができず、従って、十分な消費電力低減効果を期待
することは困難である、という不都合があった。

【０００９】

【発明の目的】本発明は、係る従来例の有する不都合を
改善し、特に、特定の命令の実行時の消費電力のみを有
効に低減することを、その目的とする。

【００１０】

【課題を解決するための手段】そこで、請求項１記載の
本発明では、命令を記憶する命令記憶領域及びデータを
記憶するデータ記憶領域とを有する記憶部と、この記憶
部へアドレスを出力することで当該命令を読み出してこ
の命令に基づいてデータを演算処理する中央演算処理部
と、記憶部から中央演算処理部へのデータ転送のタイミ
ングを制御するアクセス制御部とを備えている。しか
も、中央演算処理部から出力されたアドレスが特定の命
令が記録されている範囲のアドレスである場合に当該中
央演算処理部の当該特定の命令の読み出し動作及び記憶
部の当該特定の命令の出力動作を一定時間遅延させる遅
延回路を備えた、という構成を採っている。

【００１１】請求項２記載の本発明では、遅延回路が、
中央演算処理部から記憶部へ出力されたアドレスをデコ
ードするデコード部と、このデコード部が出力したアド
レスが特定の命令が記録されている範囲のアドレスであ
るときに読取ウエイト信号を出力するウエイト制御部と
を備えている。しかも、アクセス制御部が、当該読取ウ
エイト信号を受信したときには記憶部への読取用制御信
号の発生を遅延させる読取用制御信号発生遅延機能を備
えている。さらに、中央演算処理部が、当該読取ウエイ
ト信号を受信したときには当該読取ウエイト信号に基づ
いて読取動作を遅延する読取遅延機能を備えた、という
構成を採っている。

【００１２】請求項３記載の本発明では、特定の命令
が、外部からの命令を待機する待機ルーチン命令であ
る、という構成を採っている。

【００１３】本発明では、これらの手段によって、上述
した目的を達成しようとするものである。

【００１４】ここで、命令とは、本発明による演算処理
装置によって駆動制御される装置を各種の条件に応じて
駆動制御する実行手順をいい、データとは、各種の条件
や当該駆動制御される装置が扱うデータをいう。

【００１５】

【作用】請求項１記載の本発明では、中央演算処理部
は、まず、演算処理対象のデータが記録されたアドレス
をアドレスバスに出力すると共に、アクセス制御部にア
クセス開始信号を出力する。アクセス制御部は、アクセ
ス開始信号を受信したのち、記憶部がデータを出力する
に際して必要な制御コードを出力することで、記憶部か
ら中央演算処理部へのデータ転送のタイミングを制御す
る。記憶部では、当該アドレス及び制御コードに従っ
て、アドレスに格納されていた命令又はデータをデータ
バスに出力する。このように、中央演算処理部は、記憶
部へアドレスを出力することで当該命令を読み出してこ
の命令に基づいてデータを演算処理している。

【００１６】この動作中、遅延回路は、まず、中央演算
処理部が出力したアドレスを取得する。次いで、当該取
得したアドレスが、特定の命令のみが記録されているア
ドレス範囲内のものであるかを判別する。さらに、特定
のアドレス範囲内のアドレスであった場合には、読み出
し開始タイミング信号を出力することで当該中央演算処
理部の当該特定の命令の読み出し動作を一定時間遅延さ
せる。そのため、特定のアドレス範囲内に格納された命
令の読み出し速度は低下し、単位時間当たりのメモリア
クセス回数が減少する。一方、その他のアドレス範囲に
属する命令及びデータの読み取りは遅延させないため、
通常の速度で読み出される。

【００１７】請求項２記載の本発明では、演算処理装置
の動作中、デコード部は、中央演算処理部から記憶部へ
出力されたアドレスをデコードする。ウエイト制御部
は、このデコード部が出力したアドレスが特定の命令の
みを記録した範囲内のアドレスであるときに、アクセス
制御部及び中央演算処理部に読取ウエイト信号を出力す
る。アクセス制御部では、当該読取ウエイト信号を受信
したとき、記憶部に読取用制御信号の発生を遅延させ
る。一方、中央演算処理部では、当該読取ウエイト信号
を受信したとき、この読取ウエイト信号に基づいた時間
（クロック数）だけ読取動作を遅延させる。従って、記
憶部は遅延されたタイミングで当該アドレスに格納され
た命令をデータバスに出力し、中央演算処理部では、こ
の命令を当該遅延されたタイミングで読み取る。

【００１８】請求項３記載の本発明では、遅延回路は、
中央演算処理部によって出力されたアドレスが外部から
の命令を待機する待機ルーチン命令が格納されたアドレ
ス範囲内である場合に、中央演算処理部の読取動作を遅
延する。従って、本発明による演算処理装置に制御され
る装置が、何らかの外部指令を待機している状態では、
読取動作が遅延される。このため、待機状態ではメモリ
アクセス回数が減少し、記憶部へのアクセスに必要な電
力消費は、減少したアクセス回数分低消費となる。

【００１９】

【実施例】次に本発明について図面を参照しながら説明
する。図１は本発明の一実施例の演算処理装置のブロッ
ク図、図２はフェッチサイクルの一例を示すタイミング
チャートである。

【００２０】本実施例による演算処理装置は、命令を記
憶する命令記憶領域３ａ及びデータを記憶するデータ記
憶領域３ｂとを有する記憶部３と、この記憶部３へアド
レスを出力することで当該命令を読み出してこの命令に
基づいてデータを演算処理する中央演算処理部（ＣＰ
Ｕ）１と、この中央演算処理部１の記憶部３からの読み
出しタイミングを制御するアクセス制御部２とを備えて
いる。

【００２１】しかも、中央演算処理部１から出力された
アドレスが特定の命令が記録されている範囲のアドレス
である場合に読み出し開始タイミング信号を出力するこ
とで当該中央演算処理部１の当該特定の命令の読み出し
動作を一定時間遅延させる遅延回路４とを備えている。

【００２２】図１に示された本実施例の演算処理装置
は、データバスは８本、アドレスバスは１６本で構成さ
れている。そのため、記憶部３は、１６進数で０番地か
らＦＦＦＦ番地までのアドレス空間を有している。

【００２３】このアドレス空間のうち、０番地から７Ｆ
ＦＦ番地までの領域は、命令記憶領域３ａとして、制御
用プログラムの書かれたリードオンリーメモリ（ＲＯ
Ｍ）が実装され、一方、８０００番地からＦＦＦＦ番地
までの領域には、データ記憶領域３ｂとしてランダムア
クセスメモリ（ＲＡＭ）が実装されている。

【００２４】本実施例のＣＰＵ１は図２に示すように、
命令を読み込むフェッチサイクルを、ノーウェィトの場
合は、システムクロック４周期（Ｔ1,Ｔ2,Ｔ3,Ｔ4 ）の
間に行い、Ｔ1 の後半にＣＰＵＡＳ信号を発生し、Ｔ3
の立ち上がりでデータバス上のデータを読み込む。ウェ
イトが入る場合には、ウェイト信号（ＷＡＩＴ信号）を
入力することによって、Ｔ2 とＴ3 の間に、ウェイトサ
イクルＴｗを、必要な周期数だけ挿入する。なお、図２
において破線は、ＣＰＵ１のデータ（ＤＡＴＡ）読み込
み動作のタイミングを示している。

【００２５】またＣＰＵ１は、フェッチサイクルごとに
逐次増加するアドレスレジスタを内蔵していて、マシン
サイクルの先頭において、アドレスバスに対してアドレ
スレジスタの内容を出力する。

【００２６】ＣＰＵ１は、記憶部３に対してアドレスを
出力するとともに、遅延回路４に対してアドレスおよび
ＣＰＵＡＳ信号を出力し、遅延回路４から出力されるＷ
ＡＩＴ信号が”Ｌ”レベルになったとき、次のシステム
クロックの立ち上がりで、記憶部３から出力されるデー
タをデータバスより読み込む。

【００２７】アクセス制御部２は、遅延回路４からＡＳ
信号を受け取ったとき、記憶部３のアクセスに必要な各
種制御信号を発生して、記憶部３に供給する。

【００２８】記憶部３は、ＲＯＭおよびＲＡＭの一部で
構成されている主記憶部であって、ＣＰＵ１から送られ
るアドレスと、アクセス制御部２から送られる制御信号
とを受け取ったとき、指定アドレスに記憶されている命
令コードを、データバスを介してＣＰＵ１に出力する。

【００２９】遅延回路４は、ここでは、中央演算処理部
１から記憶部３へ出力されたアドレスをデコードするデ
コード部４Ａと、このデコード部が出力したアドレスが
特定の命令が記録されている範囲のアドレスであるとき
に読取ウエイト信号を出力するウエイト制御部４Ｂとで
構成している。デコード部４Ａは、ＣＰＵ１からアドレ
スおよびＣＰＵＡＳ信号を受け取ったとき、当該アドレ
スをデコードしてウエイト制御部４Ｂに出力する。ウエ
イト制御部４Ｂでは、アドレスが７０００番地から７Ｆ
ＦＦ番地の間にある場合には、即ち、特定の命令のみを
記憶したアドレス範囲内である場合には、図２に示すよ
うに、ＷＡＩＴ信号の取り下げを１６クロック分遅延さ
せることによって、ＣＰＵ１に対して１６クロックサイ
クルのウェイトを挿入すると共に、ＣＰＵＡＳ信号を１
６クロックサイクル分遅延させて、ＡＳ信号としてアク
セス制御部２に出力する。

【００３０】また、それ以外のアドレスである場合に
は、ＷＡＩＴ信号をＴ2 の終わりで取り下げることによ
って、ノーウェイトとするとともに、ＣＰＵＡＳ信号
を、そのままＡＳ信号としてアクセス制御部２に出力す
る。

【００３１】外部インタフェース（Ｉ／Ｆ）５は、外部
からのデータをＣＰＵ１に伝え、また、割り込み要求を
割り込み制御部６に対して発生する。

【００３２】割り込み制御部６は、外部Ｉ／Ｆ５から割
り込み要求を受けたとき、ＣＰＵ１に対して割り込みを
発生する。

【００３３】次に、図１に示された演算処理装置の動作
について説明する。本演算処理装置のプログラムにおい
ては、アドレス０番地からの６ＦＦＦ番地までには、通
常の処理ルーチン，割り込み処理ルーチン，および割り
込みベクタ等が置かれ、アドレス７０００番地から７Ｆ
ＦＦ番地までには、待機ルーチン等、単位時間当りの命
令実行量が少なくてよいときに実行されるルーチン（繰
り返し命令）が置かれている。

【００３４】通常の処理を行っているときには、ＣＰＵ
１はノーウェイトで動作するので、高速な動作が可能で
ある。待機ルーチンに入ると、１フェッチサイクルに対
して、１６ウェイトが挿入されるために、実行速度が低
下し、単位時間当りのメモリアクセス回数が減少するの
で、消費電力が低下する。外部からの割り込みが発生し
た場合には、ノーウェイトの割り込みベクタを読み込む
ことによって、そのまま割り込み処理ルーチンを実行す
るので、割り込み処理も高速に行うことができる。

【００３５】上述のように本実施例の演算処理装置によ
れば、システムクロックを変えることなく、記憶素子に
よる消費電力を低減することができる。従って、タイマ
回路などに影響を与えることなしに、高速処理が必要で
ない時の消費電力を有効に低減することができる。

【００３６】次に、前述した演算処理装置を用いるに最
適な装置として、プリンタ装置を例に説明する。プリン
タ装置は、電源が投入されていても使用されない待機時
間が長い装置であり、上位装置から受信した印刷データ
を印刷出力する際には高速な処理が要求されるが、この
印刷データの受信を待機するときには、高速性は要求さ
れない場合が多い。

【００３７】そのため、本実施例によるプリンタ装置
は、上述した演算処理装置と、記憶部３のデータ記憶領
域３ｂを介して中央演算処理部１に使用されるＲＡＭ
と、記録媒体に印刷出力する印刷部と、この印刷部に記
録用紙を搬送する給紙部とを備えている。

【００３８】しかも、命令記憶領域３ａの第一領域が、
受信した印刷データを一時的に記憶する受信バッファと
してＲＡＭの一部を割り当てる命令と、印刷データを展
開したドットデータを一時的に記憶する描画メモリとし
てＲＡＭの一部を割り当てる命令とを備えている。さら
に、命令記憶領域の第二領域が、上位装置から印刷デー
タを受信して一時的に保持する受信用駆動命令と、当該
印刷データをドットデータに展開して画像メモリに描画
する展開用駆動命令と、印刷部の駆動を制御して画像メ
モリに蓄積されたドットデータを印刷出力する印刷用駆
動命令とを備えている。しかも、命令記憶領域の第三領
域が、上位装置からの印刷データの受信を待機する待機
用駆動命令を備えている。

【００３９】また、ウエイト制御部４Ｂが、デコード部
４Ａから出力されたアドレスが命令記憶領域３ａの第三
領域であるときに読取ウエイト信号を出力する待機時低
消費電力機能を備えている。

【００４０】このプリンタ装置の動作を説明する。この
プリンタ装置に電源が投入されると、中央演算処理部１
は、まず、命令記憶領域３ａの第一領域を読み出してＲ
ＡＭの一部を受信バッファ及び描画メモリに割り当て
る。上位装置から印刷データを受信した場合、演算処理
装置は、命令記憶領域３ａの第二領域を読み出して受信
部及び展開部として動作すると共に印刷部の駆動を制御
して受信した印刷データを記録用紙に印刷出力する。

【００４１】また、電源投入後に上位装置から印刷デー
タを受信していない時間は、待機時間として命令記憶領
域３ａの第三領域を読み出して印刷データの待機を行
う。このとき、ウエイト制御部４Ｂは、デコード部４Ａ
から出力されたアドレスが当該第三領域内のものである
ため、読取ウエイト信号を出力する。これを受けてアク
セス制御部２では、当該読取ウエイト信号を受信したと
き、記憶部３へ出力する読取用制御信号の発生を遅延さ
せる。一方、中央演算処理部１では、当該読取ウエイト
信号を受信したとき、この読取ウエイト信号に基づいた
時間（クロック数）だけ読取動作を遅延させる。従っ
て、記憶部３は遅延されたタイミングで当該アドレスに
格納された命令をデータバスに出力し、中央演算処理部
１では、この命令を当該遅延されたタイミングで読み取
る。このため、システムクロック速度を変えることな
く、記憶部３における消費電力を低減することができる
ようになる。

【００４２】このように本実施例によるプリンタ装置
は、通常動作中は演算処理装置を高速に動作させ、印刷
データの待機中は、メモリアクセス回数を減少すること
で低速に動作する。そのため、メモリアクセスによる消
費電力のみならず、演算の低速化によって種々の消費電
力を低減することができる。しかも、このような低速化
を、タイマ回路の修正等を伴わず、演算処理装置の変更
及び待機ルーチンのＲＯＭ上のアドレスの変更のみで実
施することができる。

【００４３】

【発明の効果】本発明は上述のように構成され機能する
ので、これによると、遅延回路が、まず、中央演算処理
部によって出力されたアドレスを取得し、次いで、アド
レスが特定の命令のみを記憶したアドレス範囲に含まれ
ているか否かを判別するため、記憶部に格納された命令
をその格納されているアドレスによって分離して制御す
ることができる。さらに、遅延回路は、特定のアドレス
範囲内のアドレスであった場合には、読み出し開始タイ
ミング信号を出力することで当該中央演算処理部の当該
特定の命令の読み出し動作を一定時間遅延させる。その
ため、特定のアドレス範囲内に格納された命令の読み出
し実行速度は低下し、単位時間当たりのメモリアクセス
回数を減少させることができる。従って、システムクロ
ック速度を変えることなく、記憶部における消費電力を
低減することができるようになる。このように、タイマ
回路等に変更を加えることなく、特定の命令の実行時の
演算処理装置の消費電力のみを有効に低減することがで
きる従来にない優れた演算処理装置を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１に示された演算処理装置のタイミングチャ
ートである。

【図３】従来の演算処理装置のブロック図である。

【符号の説明】

１ 中央演算処理部（ＣＰＵ） ２ アクセス制御部 ３ 記憶部 ３ａ 命令記憶領域 ３ｂ データ記憶領域 ４ 遅延回路 ４Ａ デコード部 ４Ｂ ウエイト制御部 ５ 外部Ｉ／Ｆ ６ 割り込み制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 命令を記憶する命令記憶領域及びデータ
   を記憶するデータ記憶領域とを有する記憶部と、この記
   憶部へアドレスを出力することで当該命令を読み出して
   この命令に基づいて前記データを演算処理する中央演算
   処理部と、前記記憶部から前記中央演算処理部へのデー
   タ転送のタイミングを制御するアクセス制御部とを備え
   た演算処理装置であって、 前記中央演算処理部から出力された前記アドレスが特定
   の命令のみを記録した範囲内のアドレスである場合に当
   該中央演算処理部の当該特定の命令の読み出し動作及び
   前記記憶部の当該特定の命令の出力動作を一定時間遅延
   させる遅延回路を備えたことを特徴とする演算処理装
   置。
2. 【請求項２】 前記遅延回路が、前記中央演算処理部か
   ら記憶部へ出力されたアドレスをデコードするデコード
   部と、このデコード部が出力したアドレスが特定の命令
   が記録されている範囲のアドレスであるときに読取ウエ
   イト信号を出力するウエイト制御部とを備え、 前記アクセス制御部が、当該読取ウエイト信号を受信し
   たときには前記記憶部への読取用制御信号の発生を遅延
   させる読取用制御信号発生遅延機能を備え、 前記中央演算処理部が、当該読取ウエイト信号を受信し
   たときには当該読取ウエイト信号に基づいて読取動作を
   遅延する読取遅延機能を備えたことを特徴とする請求項
   １記載の演算処理装置。
3. 【請求項３】 前記特定の命令が、外部からの命令を待
   機する待機ルーチン命令であることを特徴とした請求項
   １又は２記載の演算処理装置。