JPH0816649A - 半導体集積回路のレイアウト方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 アナログ系のスタンダードセルやビルディン
グブロック方式の集積回路の設計を短期間で精度良く行
う。 【構成】 仕様に基づき論理設計を行う工程Ａ。これを
基にトランジスタレベルの回路設計を行う工程Ｂ。この
回路図情報に基づいたマイクロレベルのシンボル図を作
成する工程Ｃ。これを基にしてマクロの集合体のブロッ
クとこれの集合体のチップ配置のフロアープランを行う
工程Ｄと、工程Ｂの結果を基にしてマクロのレイアウト
を行う工程Ｅと、これを基に複数のマクロの集合体であ
るチップ配置を行う工程Ｇと、工程ＥからＧによるレイ
アウト結果と工程Ｄの結果を比べて、両者が一致しない
時は修正する工程Ｈを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にアナログ系におけ
るスタンダートセル方式或いはビルディングブロック方
式の半導体集積回路のレイアウト方法に関する。レイア
ウトの自動化が進むロジック系の半導体集積回路と異な
り、動作時の電気的或いは熱的影響を受けやすいアナロ
グ系の半導体集積回路においては、これらの影響を考慮
しなければならないことからレイアウトには種々の制約
があり、マニュアルの配置配線によるレイアウトが必要
となる。

【０００２】アナログ系の半導体集積回路のレイアウト
においても、簡易な方法により熟練を要することなく正
確に行うことのできる方法が要求されている。

【０００３】

【従来の技術】図６は従来の半導体集積回路のレイアウ
ト方法を示すフローチャートである。まず、仕様に基づ
いて論理設計を行う。これは入力に対して期待される出
力が得られるようにＭＩＬ記号等の論理記号を用いてフ
ァンクションレベルの設計を実施する。（工程Ａ’） 次に工程Ａ’における論理設計図に基づいて、回路の動
作タイミング及び消費電力等を考慮した最適回路をトラ
ンジスタレベルで設計する。（工程Ｂ’） 回路設計後、工程Ａ’における論理設計図を基にマクロ
の集合であるブロックやブロックの集合であるチップレ
イアウト等全体的なレイアウトプラン、即ちフロアープ
ランを決定する。（工程Ｃ’） フロアープランと並行して、或いはフロアープランがほ
ぼ決定されたところで、工程Ｂ’におけるトランジスタ
レベルの回路設計図を基にして、トランジスタ及び抵抗
の配置方向や配線長等を考慮して性能重視でマクロレベ
ルのレイアウトを行う。（工程Ｄ’） 工程Ｃ’におけるフロアープランは、論理設計図に基づ
いたものであるため、工程Ｄ’のマクロレイアウトが進
むに従って、初期のフロアープランとマクロレイアウト
の寸法とが大きく異なることが多い。そのため、マクロ
レイアウトを行いながらフロアープランの再検討（工程
Ｅ’）を行う必要がある。

【０００４】マクロレイアウトが終了した後、マクロレ
イアウトにおける複数個の集合体のレイアウト、即ちブ
ロックレイアウト（工程Ｆ’）を行う。ここでも予め行
ったフロアープランとの間に寸法等の相違が生じるた
め、フロアープランの再検討（工程Ｇ’）が必要にな
る。更に、ブロックレイアウトにおける複数個の集合体
のレイアウト、即ちチップレイアウト（工程Ｈ’）を行
う。やはりチップレイアウトを行うにあたっても、フロ
アープランとの間に寸法等の相違が生じるため、フロア
ープランの再検討（工程Ｉ’）が必要となる。

【０００５】チップレイアウトが終了したら、工程Ｃ’
から工程Ｉ’によるレイアウトの結果が回路設計図と一
致しているかどうかを検証すると共に、一致していない
場合に修正を行う。（工程Ｊ’）

【０００６】

【発明が解決しようとする課題】以上説明したように、
従来の半導体集積回路のレイアウト方法によれば、工程
Ｃ’におけるフロアープランは、単なる論理記号であり
実パターンとは全く異なるＭＩＬ記号を用いて作成され
た工程Ａ’の論理設計図に基づいて行われるため、この
段階で実際の寸法を認識するすることは難しく、初期の
フロアープランはおおまかなものとなる。

【０００７】従って、工程Ｂ’におけるトランジスタレ
ベルの回路設計図に基づいて行うマクロレイアウト（工
程Ｄ’）、更にブロックレイアウト（工程Ｆ’）及びチ
ップレイアウト（工程Ｈ’）を進めていくに従って、実
寸法のレイアウトと初期フロアープランとが一致しなく
なるため、フロアープランの見直し（工程Ｅ’，Ｇ’，
Ｉ’）を行いながらレイアウトを進めることによって、
完成度を高める必要があった。

【０００８】このような従来の方法によれば、設計期間
の長期化を招くと共に、熟練者でなければ精度の高いレ
イアウトを行うことができない。本発明は、上記課題を
解決して、熟練者でなくても短期間で精度良い半導体集
積回路の設計を行うことのできるレイアウト方法を提供
することを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
の本発明の半導体集積回路のレイアウト方法は、仕様に
基づいて所望の出力が得られるように、論理記号を用い
たファンクションレベルの論理設計を行う工程Ａと、該
工程Ａにおける論理設計の結果を基にトランジスタレベ
ルの回路設計を行う工程Ｂと、該工程Ｂにおける回路設
計の結果を基にして、実際の回路パターンのレイアウト
ルールに準じたマクロレベルのシンボル図を作成する工
程Ｃと、該工程Ｃにおけるマクロレベルのシンボル図を
基にして、マクロの集合であるブロックレイアウト及び
ブロックの集合であるチップレイアウトのフロアープラ
ンを作成する工程Ｄと、前記工程Ｂにおける回路設計の
結果を基にして、マクロレベルのレイアウトを行う工程
Ｅと、該工程Ｅにおけるマクロレイアウトの結果に基づ
いて、複数のマクロの集合体であるブロックのレイアウ
トを行う工程Ｆと、該工程Ｆにおけるブロックレイアウ
トの結果に基づいて、複数のブロックの集合体であるチ
ップのレイアウトを行う工程Ｇと、前記工程Ｅから工程
Ｇによるレイアウトの結果と、前記工程Ｄにおけるフロ
アープランの結果を比較することで検証すると共に、両
者が一致していない場合には修正を行う工程Ｈを順次行
うことを特徴としている。

【００１０】

【作用】上記本発明の半導体集積回路のレイアウト方法
によれば、実パターンのレイアウトルールに従ってシン
ボル図を作成して、このシンボル図に基づいてフロアー
プランを行うため、容易且つ精度良いフロアープランが
可能となる。即ち、実パターンに即したシンボル図、例
えば高さが一定、素子数に比例した横幅、更に端子引き
出しは上下というようなレイアウトルールに即したシン
ボル図を用いるため、容易にフロアープランが行えると
共に、このフロアープランに従ってマクロレイアウトも
容易且つ短期間で行うことができる。

【００１１】

【実施例】以下に、本発明の半導体集積回路のレイアウ
ト方法の実施例を図を参照しながら詳細に説明する。図
１は本発明のレイアウト方法を説明するためのフローチ
ャートであり、図２は本実施例のシンボル図及びマクロ
レアウトの実パターン配置例を示す平面図である。

【００１２】まず、仕様に基づいて論理設計を行う。こ
れは入力に対して期待される出力が得られるようにＭＩ
Ｌ記号等の論理記号を用いてファンクションレベルの設
計を実施する。（工程Ａ） 次に工程Ａにおける論理設計図に基づいて、回路の動作
タイミング及び消費電力等を考慮した最適回路をトラン
ジスタレベルで設計する。（工程Ｂ） 以上、工程Ａ及び工程Ｂは従来の技術と同様であるが、
この後、工程Ｂの回路図情報及び実パターンのレイアウ
トルールに基づいたマクロレベルのシンボル図を作成す
る。（工程Ｃ） このシンボル図は、例えば高さを一定とし、素子数に応
じて横方向に延びるもので、端子引き出し方向は上下に
する等、実パターンのレイアウトルールに従って作成す
るものであり、一例として図２（ａ）に示すように、電
源その他の電極部の端子と、マクロ名を記したもので、
その形状は実パターンと相似の関係にある。

【００１３】図２（ｂ）は、図２（ａ）のシンボル図に
対応するマクロレイアウトの実パターンの配置例であ
る。図２（ｂ）に示すように実パターンでは、上下に電
源アルミ配線３とＧＮＤアルミ配線が形成され、この配
線部及び内部に複数の端子１が、またトランジスタ５及
び抵抗６、更に容量７が配置され、これらの各素子がそ
れぞれ所定の配線パターンにより接続されている。

【００１４】この実パターンは、図２（ａ）に示すシン
ボル図、即ち複数の端子１の位置やマクロ名２及び外形
により、ほぼ認識することができる。このようなマクロ
レベルのシンボル図を基にして、マクロの集まりである
ブロック及びブロックの集合であるチップレイアウトの
全体的なフロアープランを作成する。（工程Ｄ） 本実施例によれば、実パターンのレイアウトルールに従
ったシンボル図を基にフロアープランを決定するため、
この時点で図３に示すようなブロックレベル更にはチッ
プレベルのマクロ結線図を作成することができる。従っ
て、ほぼ正確なチッププランをこの時点で決定すること
ができる。

【００１５】図３は、フロアープラン時点で作成するブ
ロックレベルのマクロ結線図を示すものであり、それぞ
れのマクロ８の複数の端子１より、上下方向に配線が引
き出されて、任意に接続されている。このようなブロッ
クが集まってチップを形成するが、本実施例によればチ
ップレベルのマクロ結線図までフロアープランの時点で
作成することが可能である。

【００１６】工程Ｄにおけるフロアープランが決定され
たところで、工程Ｂのトランジスタレベルの回路設計図
を基にして、トランジスタ及び抵抗の配置方向や配線長
等を考慮して性能重視でマクロレベルのレイアウトを行
う。（工程Ｅ） マクロレイアウトが完成した時点でフロアープランの再
検討が必要であった従来技術に対して、本実施例では実
パターンのレイアウトルールに従って作成したシンボル
図を基にフロアープランを決定しているため、マクロレ
イアウト後のフロアープランの見直しが不要となり、工
数の削減をはかることができる。

【００１７】マクロレイアウトが終了した後、マクロレ
イアウトにおける複数個の集合体のレイアウト、即ちブ
ロックレイアウト（工程Ｆ）を行う。ここでも予め行っ
たフロアープランとの間に寸法等の相違が生じることが
ないため、フロアープランの再検討は不要である。更
に、ブロックレイアウトにおける複数個の集合体のレイ
アウト、即ちチップレイアウト（工程Ｇ）を行う。やは
りチップレイアウトを行うにあたっても、フロアープラ
ンとの間に寸法等の相違が生じることはないため、フロ
アープランの再検討は不要である。

【００１８】チップレイアウトが終了したら、工程Ｄか
ら工程Ｇによるレイアウトの結果が回路設計図と一致し
ているかどうかを検証すると共に、一致していない場合
には修正を行う。（工程Ｈ） この工程Ｈにおけるチェックを行うにあたって回路図が
必要であるが、本実施例のフロアープラン時に作成する
マクロ結線図（図３参照）は、このチェック用としても
使用することができる。即ち、検証時に必要な検証用回
路図をマクロシンボルという形態で、フロアープラン時
点で作成しておき、これを利用するものであるため、検
証時に検証用回路図を作成する手間を省くことができ
る。

【００１９】本実施例によれば、従来技術と比較してシ
ンボル図作成の工程が増えるが、マクロレイアウトから
検証，修正の工程の工数が半分以下になるため、全体の
工数を抑えることが可能となる。本実施例におけるシン
ボル図は、図２（ａ）に示すように、端子１及びマクロ
名２が表示されたものであるが、本発明のシンボル図は
これに限定されるものではない。

【００２０】図４（ａ）〜（ｃ）及び図５（ａ）〜
（ｃ）に、本発明で使用するシンボル図の各種実施例を
示す。図４（ａ）は、各端子の情報及び端子の引出し方
向を表示するものであり、端子１１の形状によりこの端
子の種類が認識できると共に、各端子１１に引出し方向
１２を表示することによって、レイアウトをより正確に
行うことができる。

【００２１】図４（ｂ）は、素子数をシンボルサイズに
反映させる例であり、素子数１３の表示に対してシンボ
ルサイズが決定されている。即ち、素子数が１０個の場
合に比べて素子数が３０個の場合には、そのサイズは例
えば横幅が３倍となる。図４（ｃ）は、消費電力をシン
ボルサイズに反映させる例であり、消費電力１４の表示
に対応するようにシンボルサイズが決定されるものであ
る。例えば０．１ワットのシンボルに対して０．２ワッ
トのシンボルは、そのサイズが２倍となる。

【００２２】また、図５（ａ）は、端子数をシンボルサ
イズに反映させる例であり、端子数１５の表示に対応す
るようにシンボルサイズが決定される。例えば、端子数
４個のシンボルに対して、端子数が８個のシンボルは、
そのサイズが２倍となる。図５（ｂ）は、シンボル内に
論理記号を表示するものであり、論理記号１６を表示す
ることによって、そのマクロがどのような回路であるか
を容易に認識することができる。

【００２３】図５（ｃ）は、数種類の情報を表示した例
であり、素子数１３や消費電力１４や論理記号１６及び
端子数１５、更に端子１１の形状によってその種類を認
識可能にし、引出し方向１２を表示している。このよう
に複数の情報を１つのシンボル内に表示することによっ
て、その後のフロアープランがより簡単に且つ確実とな
り、マクロレイアウトからチップレイアウトにおいて
も、フロアープランとの間に寸法の違い等を生じること
がない。

【００２４】情報表示の組合せは、図５（ｃ）の実施例
に限定されることはなく、適宜仕様状況に応じて設定す
ればよいものである。

【００２５】

【効果】以上説明した本発明の半導体集積回路のレイア
ウト方法によれば、実パターンのレイアウトルールに従
ってシンボル図を作成して、このシンボル図に基づいて
フロアープランを行うため、容易且つ精度良いフロアー
プランが可能となる。即ち、実パターンに即したシンボ
ル図、例えば高さが一定、素子数に比例した横幅、更に
端子引き出しは上下というような実際のパターンと同様
なシンボル図を用いるため、容易にフロアープランが行
えると共に、このフロアープランに従ってマクロレイア
ウトも熟練者でなくとも容易且つ短期間で行うことがで
きる。

【図面の簡単な説明】

【図１】本発明のレイアウト方法を説明するフローチャ
ートである。

【図２】本発明に係るシンボル図及びマクロレイアウト
の実パターン配置例を示す図である。

【図３】本発明に係るブロックレベルのマクロ結線図で
ある。

【図４】本発明に係るシンボル図の実施例１を説明する
ための図である。

【図５】本発明に係るシンボル図の実施例２を説明する
ための図である。

【図６】従来のレイアウト方法を説明するフローチャー
トである。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 仕様に基づいて所望の出力が得られるよ
   うに、論理記号を用いたファンクションレベルの論理設
   計を行う工程（Ａ）と、 該工程（Ａ）における論理設計の結果を基にトランジス
   タレベルの回路設計を行う工程（Ｂ）と、 該工程（Ｂ）における回路設計の結果を基にして、実際
   の回路パターンのレイアウトルールに準じたマクロレベ
   ルのシンボル図を作成する工程（Ｃ）と、 該工程（Ｃ）におけるマクロレベルのシンボル図を基に
   して、マクロの集合であるブロックレイアウト及びブロ
   ックの集合であるチップレイアウトのフロアープランを
   作成する工程（Ｄ）と、 前記工程（Ｂ）における回路設計の結果を基にして、マ
   クロレベルのレイアウトを行う工程（Ｅ）と、 該工程（Ｅ）におけるマクロレイアウトの結果に基づい
   て、複数のマクロの集合体であるブロックのレイアウト
   を行う工程（Ｆ）と、 該工程（Ｆ）におけるブロックレイアウトの結果に基づ
   いて、複数のブロックの集合体であるチップのレイアウ
   トを行う工程（Ｇ）と、 前記工程（Ｅ）から工程（Ｇ）によるレイアウトの結果
   と、前記工程（Ｄ）におけるフロアープランの結果を比
   較することで検証すると共に、両者が一致していない場
   合には修正を行う工程（Ｈ）を順次行うことを特徴とす
   る半導体集積回路のレイアウト方法。
2. 【請求項２】 前記工程（Ｃ）におけるシンボル図は、
   実際のマクロレイアウトパターンと相似の関係にあるも
   のを作成することを特徴とする請求項１記載の半導体集
   積回路のレイアウト方法。
3. 【請求項３】 前記工程（Ｃ）におけるシンボル図は、
   端子（１１）の位置及び種類と、その引出し方向（１
   ２）を表示したものを作成することを特徴とする請求項
   １記載の半導体集積回路のレイアウト方法。
4. 【請求項４】 前記工程（Ｃ）におけるシンボル図は、
   素子数（１３）或いは消費電力（１４）或いは端子数
   （１５）を基に、そのサイズが決定されていることを特
   徴とする請求項１記載の半導体集積回路のレイアウト方
   法。
5. 【請求項５】 前記工程（Ｃ）におけるシンボル図は、
   該シンボル図に対応する論理記号が表示されていること
   を特徴と請求項１記載の半導体集積回路のレイアウト方
   法。