JPH08167576A - ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 - Google Patents
ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法Info
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- JPH08167576A JPH08167576A JP31101994A JP31101994A JPH08167576A JP H08167576 A JPH08167576 A JP H08167576A JP 31101994 A JP31101994 A JP 31101994A JP 31101994 A JP31101994 A JP 31101994A JP H08167576 A JPH08167576 A JP H08167576A
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Abstract
(57)【要約】
【目的】 Ｓｉ基板上にIII-V 族化合物半導体層を堆積
して形成したエピタキシャル基板において、化合物半導
体層表面の荒れを抑制し、高いシート抵抗を達成するこ
とを目的とする。 【構成】 Ｓｉ基板上に、３００〜４００°Ｃの温度で
第１のIII-V 族化合物半導体層を、１０〜２０ｎｍの厚
さに堆積し、前記第１の化合物半導体層上に第２のIII-
V 族化合物半導体層を、５００〜６００°Ｃの温度で、
２００〜７００ｎｍの厚さに堆積し、前記第２の化合物
半導体層上に、第３のIII-V 族化合物半導体層を、０．
５から１．５μｍの厚さに堆積する際に、前記第２のII
I-V 族化合物半導体層にＡｌを添加する。
して形成したエピタキシャル基板において、化合物半導
体層表面の荒れを抑制し、高いシート抵抗を達成するこ
とを目的とする。 【構成】 Ｓｉ基板上に、３００〜４００°Ｃの温度で
第１のIII-V 族化合物半導体層を、１０〜２０ｎｍの厚
さに堆積し、前記第１の化合物半導体層上に第２のIII-
V 族化合物半導体層を、５００〜６００°Ｃの温度で、
２００〜７００ｎｍの厚さに堆積し、前記第２の化合物
半導体層上に、第３のIII-V 族化合物半導体層を、０．
５から１．５μｍの厚さに堆積する際に、前記第２のII
I-V 族化合物半導体層にＡｌを添加する。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体装置に関
し、特にヘテロエピタキシャル半導体基板を有する化合
物半導体装置およびその製造方法に関する。III-V 族化
合物半導体は高い電子移動度を与えるバンド構造を特徴
とし、 ＭＥＳＦＥＴやＨＥＭＴ、あるいはＨＢＴ等の
高速半導体装置に広く使われている。また、多くの化合
物半導体は直接遷移型のバンド構造を有するため、光半
導体装置に広く使われている。
し、特にヘテロエピタキシャル半導体基板を有する化合
物半導体装置およびその製造方法に関する。III-V 族化
合物半導体は高い電子移動度を与えるバンド構造を特徴
とし、 ＭＥＳＦＥＴやＨＥＭＴ、あるいはＨＢＴ等の
高速半導体装置に広く使われている。また、多くの化合
物半導体は直接遷移型のバンド構造を有するため、光半
導体装置に広く使われている。
【０００２】一般に、かかる化合物半導体装置は、Ｇａ
Ａｓ等のIII-V 族化合物半導体結晶のインゴットから切
り出された化合物半導体ウェハ上に、あるいはＳｉウェ
ハ上にエピタキシャル成長により形成された化合物半導
体層上に形成されるが、インゴットから切り出された化
合物半導体ウェハを使う前者の方法は、大型結晶を成長
させることが困難であるため、半導体装置の製造費用が
増大してしまう問題点を有する。また、化合物半導体基
板は一般に重くて脆いためその取り扱いが困難で、特に
大口径のウェハを使用しようとした場合に歩留りが低下
し易い問題点が生じる。これに対し、後者の構成では、
確立した技術で安価に製造される大口径のＳｉウェハ上
を基板ベースとして使うことができ、化合物半導体装置
の製造費用を大幅に低下させることが可能であると考え
られる。
Ａｓ等のIII-V 族化合物半導体結晶のインゴットから切
り出された化合物半導体ウェハ上に、あるいはＳｉウェ
ハ上にエピタキシャル成長により形成された化合物半導
体層上に形成されるが、インゴットから切り出された化
合物半導体ウェハを使う前者の方法は、大型結晶を成長
させることが困難であるため、半導体装置の製造費用が
増大してしまう問題点を有する。また、化合物半導体基
板は一般に重くて脆いためその取り扱いが困難で、特に
大口径のウェハを使用しようとした場合に歩留りが低下
し易い問題点が生じる。これに対し、後者の構成では、
確立した技術で安価に製造される大口径のＳｉウェハ上
を基板ベースとして使うことができ、化合物半導体装置
の製造費用を大幅に低下させることが可能であると考え
られる。
【０００３】
【従来の技術】一方、ＳｉとＧａＡｓ等の化合物半導体
結晶の間には、格子定数および熱膨張係数に大幅なくい
ちがいが存在し、その結果化合物半導体層をＳｉウェハ
上にエピタキシャル成長させようとすると様々な困難が
生じる。例えばＳｉの格子定数とＧａＡｓの格子定数と
の間には約４％のくいちがいが存在する。同様に、Ｓｉ
の熱膨張係数とＧａＡｓの熱膨張係数との間には２倍に
達するくいちがいが存在する。このような状態では、Ｓ
ｉ基板上に単純にＧａＡｓ層を堆積しても、所望の良質
な単結晶層は得られない。
結晶の間には、格子定数および熱膨張係数に大幅なくい
ちがいが存在し、その結果化合物半導体層をＳｉウェハ
上にエピタキシャル成長させようとすると様々な困難が
生じる。例えばＳｉの格子定数とＧａＡｓの格子定数と
の間には約４％のくいちがいが存在する。同様に、Ｓｉ
の熱膨張係数とＧａＡｓの熱膨張係数との間には２倍に
達するくいちがいが存在する。このような状態では、Ｓ
ｉ基板上に単純にＧａＡｓ層を堆積しても、所望の良質
な単結晶層は得られない。
【０００４】この問題を解決し、Ｓｉ基板上にIII-V 族
化合物半導体の単結晶層を成長させるため、特開昭５９
−１９７６２は、Ｓｉ基板上に、通常の成長温度よりも
低い、典型的には４００〜５００°Ｃ程度の温度で第１
のＧａＡｓ層を堆積する工程と、次いで、前記第１のＧ
ａＡｓ層上に、通常の７００°Ｃ程度の温度で第２のＧ
ａＡｓ層をエピタキシャル成長させる工程とよりなるヘ
テロエピタキシャル基板の製造方法を提案している。か
かる方法によれば、前記低温成長の際に、Ｓｉ基板上
に、前記第１のＧａＡｓ層が、アモルファス状態に近い
と考えられる状態の結晶層として形成される。さらに、
かかる第１のＧａＡｓ層上に、第２のＧａＡｓ層を、通
常の７００°Ｃ程度の成長温度で成長させることによ
り、前記第１のＧａＡｓ層が、基板の結晶方位に対して
所定の方位を有する単結晶層として結晶化する。その結
果、前記第１および第２のＧａＡｓ層より、全体として
単結晶のＧａＡｓ層が、Ｓｉ基板上に、エピタキシャル
層として形成される。
化合物半導体の単結晶層を成長させるため、特開昭５９
−１９７６２は、Ｓｉ基板上に、通常の成長温度よりも
低い、典型的には４００〜５００°Ｃ程度の温度で第１
のＧａＡｓ層を堆積する工程と、次いで、前記第１のＧ
ａＡｓ層上に、通常の７００°Ｃ程度の温度で第２のＧ
ａＡｓ層をエピタキシャル成長させる工程とよりなるヘ
テロエピタキシャル基板の製造方法を提案している。か
かる方法によれば、前記低温成長の際に、Ｓｉ基板上
に、前記第１のＧａＡｓ層が、アモルファス状態に近い
と考えられる状態の結晶層として形成される。さらに、
かかる第１のＧａＡｓ層上に、第２のＧａＡｓ層を、通
常の７００°Ｃ程度の成長温度で成長させることによ
り、前記第１のＧａＡｓ層が、基板の結晶方位に対して
所定の方位を有する単結晶層として結晶化する。その結
果、前記第１および第２のＧａＡｓ層より、全体として
単結晶のＧａＡｓ層が、Ｓｉ基板上に、エピタキシャル
層として形成される。
【０００５】また、特開平１−２９０２２０には、前記
第１のＧａＡｓ層の形成工程と第２のＧａＡｓ層の形成
工程との間に、５５０〜６００°Ｃの範囲の温度で実行
される別のＧａＡｓ層の堆積工程を設け、エピタキシャ
ル層中の欠陥密度を減少させたヘテロエピタキシャル基
板の製造方法が開示されている。
第１のＧａＡｓ層の形成工程と第２のＧａＡｓ層の形成
工程との間に、５５０〜６００°Ｃの範囲の温度で実行
される別のＧａＡｓ層の堆積工程を設け、エピタキシャ
ル層中の欠陥密度を減少させたヘテロエピタキシャル基
板の製造方法が開示されている。
【０００６】
【発明が解決しようとする課題】ところで、このような
従来の二段階あるいは三段階成長工程で形成されたヘテ
ロエピタキシャル基板では、一般にその表面に凹凸が形
成されることが多い。これは、結晶層が成長する場合
に、望ましい２次元成長のかわりに３次元成長が生じて
しまい、その結果化合物半導体結晶層中に島状構造が形
成されてしまうためと考えられる。かかる凹凸はヘテロ
エピタキシャル基板上に形成される半導体装置の活性層
に転写され、半導体装置の動作特性を劣化させてしま
う。特にＨＥＭＴのような２次元電子ガス中における電
子の高速輸送を動作原理とする高速半導体装置では、か
かる活性層の凹凸はキャリアの散乱等、望ましくない効
果を生じる。
従来の二段階あるいは三段階成長工程で形成されたヘテ
ロエピタキシャル基板では、一般にその表面に凹凸が形
成されることが多い。これは、結晶層が成長する場合
に、望ましい２次元成長のかわりに３次元成長が生じて
しまい、その結果化合物半導体結晶層中に島状構造が形
成されてしまうためと考えられる。かかる凹凸はヘテロ
エピタキシャル基板上に形成される半導体装置の活性層
に転写され、半導体装置の動作特性を劣化させてしま
う。特にＨＥＭＴのような２次元電子ガス中における電
子の高速輸送を動作原理とする高速半導体装置では、か
かる活性層の凹凸はキャリアの散乱等、望ましくない効
果を生じる。
【０００７】また、従来のヘテロエピタキシャル基板で
は、一般に、得られた基板のシート抵抗が３００〜４０
０Ω／□程度の低い値になってしまい、基板上に形成さ
れた集積回路中における素子分離が不良になってしまう
問題点が生じる。これは、従来のヘテロエピタキシャル
基板の製造工程において、Ｓｉ基板表面の酸化膜を除去
するプリベーク工程において、アルシン（ＡｓＨ3 ）中
で熱処理を行っているためと考えられる。より具体的に
説明すると、従来のヘテロエピタキシャル基板の製造工
程では、アルシン中のＡｓが、典型的には１０００°Ｃ
程度の温度で実行される熱処理の結果、Ｓｉ基板の表面
まて拡散し、これをｎ型にドープする。かかるＳｉ基板
の望ましくないＡｓドープの問題を回避するため、従来
Ｓｉ基板のプリベークの際にアルシンを使わず、Ｈ2 中
でプリベークを行うことも提案されているが、かかる方
法によってもシート抵抗はせいぜい６００〜７００Ω／
□程度までしか改善されない。これは、Ｓｉ基板界面付
近の化合物半導体層中に非常に高い密度で転位が含まれ
ており、かかる転位を伝ってＳｉ基板中のＳｉがＧａＡ
ｓ層中に拡散し、これをドーピングするためと考えられ
る。そのため、従来のヘテロエピタキシャル基板は、化
合物半導体装置の集積回路を高い集積密度で形成する際
に、十分な素子分離が得られない問題点を有していた。
は、一般に、得られた基板のシート抵抗が３００〜４０
０Ω／□程度の低い値になってしまい、基板上に形成さ
れた集積回路中における素子分離が不良になってしまう
問題点が生じる。これは、従来のヘテロエピタキシャル
基板の製造工程において、Ｓｉ基板表面の酸化膜を除去
するプリベーク工程において、アルシン（ＡｓＨ3 ）中
で熱処理を行っているためと考えられる。より具体的に
説明すると、従来のヘテロエピタキシャル基板の製造工
程では、アルシン中のＡｓが、典型的には１０００°Ｃ
程度の温度で実行される熱処理の結果、Ｓｉ基板の表面
まて拡散し、これをｎ型にドープする。かかるＳｉ基板
の望ましくないＡｓドープの問題を回避するため、従来
Ｓｉ基板のプリベークの際にアルシンを使わず、Ｈ2 中
でプリベークを行うことも提案されているが、かかる方
法によってもシート抵抗はせいぜい６００〜７００Ω／
□程度までしか改善されない。これは、Ｓｉ基板界面付
近の化合物半導体層中に非常に高い密度で転位が含まれ
ており、かかる転位を伝ってＳｉ基板中のＳｉがＧａＡ
ｓ層中に拡散し、これをドーピングするためと考えられ
る。そのため、従来のヘテロエピタキシャル基板は、化
合物半導体装置の集積回路を高い集積密度で形成する際
に、十分な素子分離が得られない問題点を有していた。
【０００８】そこで、本発明はかかる従来の技術の問題
点を解決した新規で有用なヘテロエピタキシャル半導体
基板、かかるヘテロエピタキシャル半導体基板を使った
化合物半導体装置、およびかかる化合物半導体装置の製
造方法を提供することを概括的目的とする。本発明のよ
り具体的な目的は、Ｓｉ基板表面上におけるIII-V 族化
合物半導体層の３次元成長を抑制した、抵抗率の高い半
絶縁性ヘテロエピタキシャル基板の製造方法、かかるヘ
テロエピタキシャル基板を使った化合物半導体装置、お
よびかかる化合物半導体装置の製造方法を提供すること
にある。
点を解決した新規で有用なヘテロエピタキシャル半導体
基板、かかるヘテロエピタキシャル半導体基板を使った
化合物半導体装置、およびかかる化合物半導体装置の製
造方法を提供することを概括的目的とする。本発明のよ
り具体的な目的は、Ｓｉ基板表面上におけるIII-V 族化
合物半導体層の３次元成長を抑制した、抵抗率の高い半
絶縁性ヘテロエピタキシャル基板の製造方法、かかるヘ
テロエピタキシャル基板を使った化合物半導体装置、お
よびかかる化合物半導体装置の製造方法を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、Ｓｉ基板上に、第１の
III-V 族化合物半導体層を、基板温度を第１の温度範囲
に設定して堆積する工程と；前記第１のIII-V 族化合物
半導体層上に、第２のIII-V 族化合物半導体層を、基板
温度を前記第１の温度範囲よりも高い第２の温度範囲に
設定して堆積する工程と；前記第２のIII-V 族化合物半
導体層上に、第３のIII-V 族化合物半導体層を、基板温
度を前記第２の温度範囲よりも高い第３の温度範囲に設
定して堆積する工程とを含む化合物半導体装置の製造方
法において、前記第２のIII-V 族化合物半導体層は、Ａ
ｌを含有することを特徴とする、化合物半導体装置の製
造方法により、または請求項２に記載したように、前記
第１の温度は３００〜４００°Ｃの範囲にあり、前記第
２の温度は５００〜６００°Ｃの範囲にあり、前記第３
の温度は６５０〜７５０°Ｃの範囲にあることを特徴と
する請求項１記載の化合物半導体装置の製造方法によ
り、または請求項３に記載したように、前記第１のIII-
V 族化合物半導体層を堆積する工程と、前記第２のIII-
V 族化合物半導体層を堆積する工程との間に、気相原料
の供給を中断した状態で基板温度を上昇させる昇温工程
を含むことを特徴とする請求項１記載の化合物半導体装
置の製造方法により、または請求項４に記載したよう
に、前記第１〜第２のIII-V 族化合物半導体層の各々は
Ｇａを含むことを特徴とし、前記第２のIII-V 族化合物
半導体層を形成する気相原料は、Ｇａの気相原料として
トリエチルガリウムを含むことを特徴とする請求項１〜
３のうちいずれか一項記載の化合物半導体装置の製造方
法により、または請求項５に記載したように、前記第３
のIII-V 族化合物半導体層を堆積する工程は、Ｇａの気
相原料を、前記第２のIII-V 族化合物半導体の堆積にお
いて気相原料として使ったトリエチルガリウムから、別
の気相原料に切り換える切り換え工程を含むことを特徴
とする請求項４記載の化合物半導体装置の製造方法によ
り、または請求項６に記載したように前記別の気相原料
はトリメチルガリウムよりなることを特徴とする請求項
５記載の化合物半導体装置の製造方法により、または請
求項７に記載したように、前記第１〜第３のIII-V 族化
合物半導体層の各々は、Ａｌ，Ｇａ，Ｉｎより構成され
る群から選択された元素を少なくとも一つ、III 族元素
として含み、Ａｓ, Ｐより構成される群から選択された
元素を少なくとも一つ、Ｖ族元素として含むことを特徴
とする請求項１記載の化合物半導体装置の製造方法によ
り、または請求項８に記載したように、前記第１および
第２のIII-V 族化合物半導体層は、実質的に同一の組成
を有することを特徴とする請求項７記載の化合物半導体
装置の製造方法により、または請求項９に記載したよう
に、前記第２のIII-V 族化合物半導体層を堆積する工程
は、前記第２のIII-V 族化合物半導体層の厚さが２００
〜７００ｎｍの範囲に納まるように実行されることを特
徴とする請求項１記載の化合物半導体装置の製造方法に
より、または請求項１０に記載したように、前記第２の
III-V 族化合物半導体層を堆積する工程は、前記第２の
III-V 族化合物半導体層の厚さが約５００ｎｍになるよ
うに実行されることを特徴とする請求項９記載の化合物
半導体装置の製造方法により、または請求項１１に記載
したように、前記第１のIII-V 族化合物半導体層は、Ａ
ｌを含有することを特徴とする請求項１記載の化合物半
導体装置の製造方法により、または請求項１２に記載し
たように、前記第１のIII-V 族化合物半導体層を堆積す
るに先立って、前記Ｓｉ基板表面をＨ2 により処理し、
基板表面の酸化膜を除去する工程を含むことを特徴とす
る請求項１記載の化合物半導体装置の製造方法により、
または請求項１３に記載したように、前記第１のIII-V
族化合物半導体層を堆積するに先立って、前記Ｓｉ基板
表面をＨＦにより処理し、基板表面の酸化膜を除去する
工程を含むことを特徴とする請求項１記載の化合物半導
体装置の製造方法により、または請求項１４に記載した
ように、前記第１および第２のIII-V 族化合物半導体層
を形成する工程は、それぞれ前記第１および第２のIII-
V 族化合物半導体層を形成する気相原料として、酸素を
含んだ分子を使用することを特徴とする請求項１記載の
化合物半導体装置の製造方法により、または請求項１５
に記載したように、前記第２の化合物半導体層を堆積す
る工程は、Ａｌの気相原料としてトリメチルアルミニウ
ムおよびトリエチルアルミニウムの何れか一方を使うこ
とを特徴とする請求項１記載の化合物半導体装置の製造
方法により、または請求項１６に記載したように、Ｓｉ
基板と；前記Ｓｉ基板表面上に形成された、Ｓｉ基板表
面への直接堆積が可能な厚さに設定された第１のIII-V
族化合物半導体層と；前記第１のIII-V 族化合物半導体
層上に形成された第２のIII-V 族化合物半導体層と；前
記第２のIII-V 族化合物半導体層上に形成された第３の
III-V 族化合物半導体層と；前記第３のIII-V 族化合物
半導体層上に形成され、活性素子を担持する一またはそ
れ以上の化合物半導体層とよりなる化合物半導体装置に
おいて、前記第２のIII-V 族化合物半導体層は、Ａｌを
含有し、前記第２のIII-V 族化合物半導体層の表面荒さ
を最小にするような厚さを有することを特徴とする請求
項１３記載の化合物半導体装置により、または請求項１
７に記載したように、前記第２のIII-V 族化合物半導体
層は、約５００ｎｍの厚さを有することを特徴とする請
求項１６記載の化合物半導体半導体装置により、または
請求項１８に記載したように、前記第３のIII-V 族化合
物半導体層は、４．０ｎｍ以下の二乗平均表面粗さを有
することを特徴とする請求項１７記載の化合物半導体装
置により、または請求項１９に記載したように、前記Ｓ
ｉ基板は、１０００Ω・ｃｍ以上の比抵抗を有すること
を特徴とする請求項１６記載の化合物半導体装置によ
り、または請求項２０に記載したように、さらに、絶縁
基板を含み、前記Ｓｉ基板は前記絶縁基板表面により支
持されていることを特徴とする請求項１５記載の化合物
半導体装置により、または請求項２１に記載したよう
に、前記第１および第２の化合物半導体層は酸素を含有
することを特徴とする請求項１６記載の化合物半導体装
置により、または請求項２２に記載したように、Ｓｉ基
板上に、第１のIII-V 族化合物半導体層を、基板温度を
第１の温度範囲に設定して堆積する工程と；前記第１の
III-V 族化合物半導体層上に、第２のIII-V 族化合物半
導体層を、基板温度を前記第１の温度範囲よりも高い第
２の温度範囲に設定して堆積する工程と；前記第２のII
I-V 族化合物半導体層上に、第３のIII-V 族化合物半導
体層を、基板温度を前記第３の温度範囲よりも高い第３
の温度範囲に設定して堆積する工程とを含むヘテロエピ
タキシャル半導体基板の製造方法において、前記第２の
III-V 族化合物半導体層は、Ａｌを含有することを特徴
とする、ヘテロエピタキシャル半導体基板の製造方法に
より、解決する。
を、請求項１に記載したように、Ｓｉ基板上に、第１の
III-V 族化合物半導体層を、基板温度を第１の温度範囲
に設定して堆積する工程と；前記第１のIII-V 族化合物
半導体層上に、第２のIII-V 族化合物半導体層を、基板
温度を前記第１の温度範囲よりも高い第２の温度範囲に
設定して堆積する工程と；前記第２のIII-V 族化合物半
導体層上に、第３のIII-V 族化合物半導体層を、基板温
度を前記第２の温度範囲よりも高い第３の温度範囲に設
定して堆積する工程とを含む化合物半導体装置の製造方
法において、前記第２のIII-V 族化合物半導体層は、Ａ
ｌを含有することを特徴とする、化合物半導体装置の製
造方法により、または請求項２に記載したように、前記
第１の温度は３００〜４００°Ｃの範囲にあり、前記第
２の温度は５００〜６００°Ｃの範囲にあり、前記第３
の温度は６５０〜７５０°Ｃの範囲にあることを特徴と
する請求項１記載の化合物半導体装置の製造方法によ
り、または請求項３に記載したように、前記第１のIII-
V 族化合物半導体層を堆積する工程と、前記第２のIII-
V 族化合物半導体層を堆積する工程との間に、気相原料
の供給を中断した状態で基板温度を上昇させる昇温工程
を含むことを特徴とする請求項１記載の化合物半導体装
置の製造方法により、または請求項４に記載したよう
に、前記第１〜第２のIII-V 族化合物半導体層の各々は
Ｇａを含むことを特徴とし、前記第２のIII-V 族化合物
半導体層を形成する気相原料は、Ｇａの気相原料として
トリエチルガリウムを含むことを特徴とする請求項１〜
３のうちいずれか一項記載の化合物半導体装置の製造方
法により、または請求項５に記載したように、前記第３
のIII-V 族化合物半導体層を堆積する工程は、Ｇａの気
相原料を、前記第２のIII-V 族化合物半導体の堆積にお
いて気相原料として使ったトリエチルガリウムから、別
の気相原料に切り換える切り換え工程を含むことを特徴
とする請求項４記載の化合物半導体装置の製造方法によ
り、または請求項６に記載したように前記別の気相原料
はトリメチルガリウムよりなることを特徴とする請求項
５記載の化合物半導体装置の製造方法により、または請
求項７に記載したように、前記第１〜第３のIII-V 族化
合物半導体層の各々は、Ａｌ，Ｇａ，Ｉｎより構成され
る群から選択された元素を少なくとも一つ、III 族元素
として含み、Ａｓ, Ｐより構成される群から選択された
元素を少なくとも一つ、Ｖ族元素として含むことを特徴
とする請求項１記載の化合物半導体装置の製造方法によ
り、または請求項８に記載したように、前記第１および
第２のIII-V 族化合物半導体層は、実質的に同一の組成
を有することを特徴とする請求項７記載の化合物半導体
装置の製造方法により、または請求項９に記載したよう
に、前記第２のIII-V 族化合物半導体層を堆積する工程
は、前記第２のIII-V 族化合物半導体層の厚さが２００
〜７００ｎｍの範囲に納まるように実行されることを特
徴とする請求項１記載の化合物半導体装置の製造方法に
より、または請求項１０に記載したように、前記第２の
III-V 族化合物半導体層を堆積する工程は、前記第２の
III-V 族化合物半導体層の厚さが約５００ｎｍになるよ
うに実行されることを特徴とする請求項９記載の化合物
半導体装置の製造方法により、または請求項１１に記載
したように、前記第１のIII-V 族化合物半導体層は、Ａ
ｌを含有することを特徴とする請求項１記載の化合物半
導体装置の製造方法により、または請求項１２に記載し
たように、前記第１のIII-V 族化合物半導体層を堆積す
るに先立って、前記Ｓｉ基板表面をＨ2 により処理し、
基板表面の酸化膜を除去する工程を含むことを特徴とす
る請求項１記載の化合物半導体装置の製造方法により、
または請求項１３に記載したように、前記第１のIII-V
族化合物半導体層を堆積するに先立って、前記Ｓｉ基板
表面をＨＦにより処理し、基板表面の酸化膜を除去する
工程を含むことを特徴とする請求項１記載の化合物半導
体装置の製造方法により、または請求項１４に記載した
ように、前記第１および第２のIII-V 族化合物半導体層
を形成する工程は、それぞれ前記第１および第２のIII-
V 族化合物半導体層を形成する気相原料として、酸素を
含んだ分子を使用することを特徴とする請求項１記載の
化合物半導体装置の製造方法により、または請求項１５
に記載したように、前記第２の化合物半導体層を堆積す
る工程は、Ａｌの気相原料としてトリメチルアルミニウ
ムおよびトリエチルアルミニウムの何れか一方を使うこ
とを特徴とする請求項１記載の化合物半導体装置の製造
方法により、または請求項１６に記載したように、Ｓｉ
基板と；前記Ｓｉ基板表面上に形成された、Ｓｉ基板表
面への直接堆積が可能な厚さに設定された第１のIII-V
族化合物半導体層と；前記第１のIII-V 族化合物半導体
層上に形成された第２のIII-V 族化合物半導体層と；前
記第２のIII-V 族化合物半導体層上に形成された第３の
III-V 族化合物半導体層と；前記第３のIII-V 族化合物
半導体層上に形成され、活性素子を担持する一またはそ
れ以上の化合物半導体層とよりなる化合物半導体装置に
おいて、前記第２のIII-V 族化合物半導体層は、Ａｌを
含有し、前記第２のIII-V 族化合物半導体層の表面荒さ
を最小にするような厚さを有することを特徴とする請求
項１３記載の化合物半導体装置により、または請求項１
７に記載したように、前記第２のIII-V 族化合物半導体
層は、約５００ｎｍの厚さを有することを特徴とする請
求項１６記載の化合物半導体半導体装置により、または
請求項１８に記載したように、前記第３のIII-V 族化合
物半導体層は、４．０ｎｍ以下の二乗平均表面粗さを有
することを特徴とする請求項１７記載の化合物半導体装
置により、または請求項１９に記載したように、前記Ｓ
ｉ基板は、１０００Ω・ｃｍ以上の比抵抗を有すること
を特徴とする請求項１６記載の化合物半導体装置によ
り、または請求項２０に記載したように、さらに、絶縁
基板を含み、前記Ｓｉ基板は前記絶縁基板表面により支
持されていることを特徴とする請求項１５記載の化合物
半導体装置により、または請求項２１に記載したよう
に、前記第１および第２の化合物半導体層は酸素を含有
することを特徴とする請求項１６記載の化合物半導体装
置により、または請求項２２に記載したように、Ｓｉ基
板上に、第１のIII-V 族化合物半導体層を、基板温度を
第１の温度範囲に設定して堆積する工程と；前記第１の
III-V 族化合物半導体層上に、第２のIII-V 族化合物半
導体層を、基板温度を前記第１の温度範囲よりも高い第
２の温度範囲に設定して堆積する工程と；前記第２のII
I-V 族化合物半導体層上に、第３のIII-V 族化合物半導
体層を、基板温度を前記第３の温度範囲よりも高い第３
の温度範囲に設定して堆積する工程とを含むヘテロエピ
タキシャル半導体基板の製造方法において、前記第２の
III-V 族化合物半導体層は、Ａｌを含有することを特徴
とする、ヘテロエピタキシャル半導体基板の製造方法に
より、解決する。
【００１０】
【作用】請求項１，２，１６および２２記載の本発明の
特徴によれば、第２の化合物半導体層中にＡｌを添加す
ることにより、該半導体層の３次元成長が抑止され、そ
のかわりに２次元成長が促進される。かかる半導体層の
２次元成長の結果、第２の化合物半導体層の表面荒れが
抑止され、表面が平坦なヘテロエピタキシャル基板を得
ることができる。かかる平坦なヘテロエピタキシャル基
板では、基板上に形成される化合物半導体装置の性能を
最大限に引き出すことが可能になる。また、安価に製造
できる大口径のＳｉウェハをＳｉ基板として使うことが
できるため、安い費用で高速化合物半導体装置あるいは
光半導体装置の集積回路を形成することが可能になる。
特徴によれば、第２の化合物半導体層中にＡｌを添加す
ることにより、該半導体層の３次元成長が抑止され、そ
のかわりに２次元成長が促進される。かかる半導体層の
２次元成長の結果、第２の化合物半導体層の表面荒れが
抑止され、表面が平坦なヘテロエピタキシャル基板を得
ることができる。かかる平坦なヘテロエピタキシャル基
板では、基板上に形成される化合物半導体装置の性能を
最大限に引き出すことが可能になる。また、安価に製造
できる大口径のＳｉウェハをＳｉ基板として使うことが
できるため、安い費用で高速化合物半導体装置あるいは
光半導体装置の集積回路を形成することが可能になる。
【００１１】請求項３記載の本発明の特徴によれば、第
１のIII-V 族化合物半導体層を気相原料から成長させた
後、第２のIII-V 族化合物半導体層を成長させるために
基板温度を昇温する際に、気相原料の供給を停止するこ
とにより、前記第２のIII-V族化合物半導体層の表面荒
れを抑止することができる。請求項４記載の本発明の特
徴によれば、Ｇａの気相原料としてトリエチルガリウム
を使うことにより、半導体層の２次元成長が促進される
５００〜６００°Ｃの温度範囲において前記第２の化合
物半導体層を成長させることが可能になる。
１のIII-V 族化合物半導体層を気相原料から成長させた
後、第２のIII-V 族化合物半導体層を成長させるために
基板温度を昇温する際に、気相原料の供給を停止するこ
とにより、前記第２のIII-V族化合物半導体層の表面荒
れを抑止することができる。請求項４記載の本発明の特
徴によれば、Ｇａの気相原料としてトリエチルガリウム
を使うことにより、半導体層の２次元成長が促進される
５００〜６００°Ｃの温度範囲において前記第２の化合
物半導体層を成長させることが可能になる。
【００１２】請求項５，６記載の本発明の特徴によれ
ば、前記第３の化合物半導体層を成長させるにあたり、
Ｇａの気相原料としてトリエチルガリウム以外の気相原
料を使うことにより、前記第３の化合物半導体層の表面
荒れを抑止することが可能である。請求項７記載の本発
明の特徴によれば、前記第１〜第３のIII-V 族化合物半
導体層の各々を、III 族元素としてＡｌ，Ｇａ，Ｉｎの
うちの少なくとも一を含み、Ｖ族元素としてＡｓ，Ｐの
うちの少なくとも一を含む混晶により構成することが可
能になり、その結果、かかる半導体層上に、高速半導体
装置として最適なバンド構造を有する化合物半導体層を
成長させることが可能になる。
ば、前記第３の化合物半導体層を成長させるにあたり、
Ｇａの気相原料としてトリエチルガリウム以外の気相原
料を使うことにより、前記第３の化合物半導体層の表面
荒れを抑止することが可能である。請求項７記載の本発
明の特徴によれば、前記第１〜第３のIII-V 族化合物半
導体層の各々を、III 族元素としてＡｌ，Ｇａ，Ｉｎの
うちの少なくとも一を含み、Ｖ族元素としてＡｓ，Ｐの
うちの少なくとも一を含む混晶により構成することが可
能になり、その結果、かかる半導体層上に、高速半導体
装置として最適なバンド構造を有する化合物半導体層を
成長させることが可能になる。
【００１３】請求項８記載の本発明の特徴によれば、前
記第１および第２の化合物半導体層を、実質的に同一の
組成に形成することにより、前記第１および第２の化合
物半導体層を、実質的に単一のエピタキシャル層として
形成することが可能になる。請求項９，１６および１８
記載の本発明の特徴によれば、Ａｌを含有する前記第２
の化合物半導体層の厚さを２００〜７００ｎｍの最適範
囲に設定することにより、前記第２の化合物半導体層の
表面荒れを、二乗平均粗さで４ｎｍ以下にまで減少させ
ることが可能である。
記第１および第２の化合物半導体層を、実質的に同一の
組成に形成することにより、前記第１および第２の化合
物半導体層を、実質的に単一のエピタキシャル層として
形成することが可能になる。請求項９，１６および１８
記載の本発明の特徴によれば、Ａｌを含有する前記第２
の化合物半導体層の厚さを２００〜７００ｎｍの最適範
囲に設定することにより、前記第２の化合物半導体層の
表面荒れを、二乗平均粗さで４ｎｍ以下にまで減少させ
ることが可能である。
【００１４】請求項１０および１７記載の本発明の特徴
によれば、前記第２の化合物半導体層の厚さを約５００
ｎｍに設定することにより、前記第２の化合物半導体層
の表面荒れを、二乗平均粗さで約２．４ｎｍまで最小化
することが可能である。請求項１１記載の本発明の特徴
によれば、前記第１のIII-V 族化合物半導体半導体層に
もＡｌを含有させることにより、前記第１のIII-V 族化
合物半導体層の２次元成長を抑制することができ、前記
第１のIII-V 族化合物半導体層の表面荒れが抑制され
る。その結果、前記第１のIII-V 族化合物半導体層の表
面荒れが前記第１のIII-V 族化合物半導体層上に形成さ
れる第２および第３のIII-V 族化合物半導体層の表面に
転写されることがない。
によれば、前記第２の化合物半導体層の厚さを約５００
ｎｍに設定することにより、前記第２の化合物半導体層
の表面荒れを、二乗平均粗さで約２．４ｎｍまで最小化
することが可能である。請求項１１記載の本発明の特徴
によれば、前記第１のIII-V 族化合物半導体半導体層に
もＡｌを含有させることにより、前記第１のIII-V 族化
合物半導体層の２次元成長を抑制することができ、前記
第１のIII-V 族化合物半導体層の表面荒れが抑制され
る。その結果、前記第１のIII-V 族化合物半導体層の表
面荒れが前記第１のIII-V 族化合物半導体層上に形成さ
れる第２および第３のIII-V 族化合物半導体層の表面に
転写されることがない。
【００１５】請求項１２および１３記載の本発明の特徴
によれば、前記第１のIII-V 族化合物半導体層を堆積す
るに先立って実行される前記基板表面上の酸化膜を除去
する酸化膜除去工程を、Ａｓを含まない環境中で実行す
ることにより、Ｓｉ基板表面の不要なドーピングを回避
することができる。請求項１４および２１記載の本発明
の特徴によれば、前記第１〜第３の化合物半導体層を堆
積する際に酸素が添加され、かかる酸素は化合物半導体
結晶中で深い準位を形成する。深い準位は半導体結晶中
でフェルミレベルをピニングし、その結果半導体結晶は
半絶縁性になる。酸素を気相原料を構成する分子の形で
供給することにより、堆積装置の不要な汚染を回避する
ことが可能である。
によれば、前記第１のIII-V 族化合物半導体層を堆積す
るに先立って実行される前記基板表面上の酸化膜を除去
する酸化膜除去工程を、Ａｓを含まない環境中で実行す
ることにより、Ｓｉ基板表面の不要なドーピングを回避
することができる。請求項１４および２１記載の本発明
の特徴によれば、前記第１〜第３の化合物半導体層を堆
積する際に酸素が添加され、かかる酸素は化合物半導体
結晶中で深い準位を形成する。深い準位は半導体結晶中
でフェルミレベルをピニングし、その結果半導体結晶は
半絶縁性になる。酸素を気相原料を構成する分子の形で
供給することにより、堆積装置の不要な汚染を回避する
ことが可能である。
【００１６】請求項１９記載の本発明の特徴によれば、
１０００Ω・ｃｍ以上の高い抵抗率を有する半絶縁性の
ヘテロエピタキシャル基板を構成することができる。請
求項２０記載の本発明の特徴によれば、前記Ｓｉ基板を
さらに別の絶縁基板上に形成することにより、ヘテロエ
ピタキシャル基板上に形成された化合物半導体装置につ
いて、優れた素子間分離を得ることができる。
１０００Ω・ｃｍ以上の高い抵抗率を有する半絶縁性の
ヘテロエピタキシャル基板を構成することができる。請
求項２０記載の本発明の特徴によれば、前記Ｓｉ基板を
さらに別の絶縁基板上に形成することにより、ヘテロエ
ピタキシャル基板上に形成された化合物半導体装置につ
いて、優れた素子間分離を得ることができる。
【００１７】
【実施例】以下、本発明を実施例について、図面を参照
しながら説明する。最初に、本発明で使うＭＯＣＶＤ装
置の構成を図１を参照しながら説明する。図１を参照す
るに、ＭＯＣＶＤ装置は、排気口２０ａを介して減圧さ
れる横型リアクタ２０を有する。リアクタ２０中には基
板２２を保持しこれを加熱するカーボンサセプタ２１
が、またリアクタ２０の周囲にはサセプタ２１を高周波
励起することにより加熱する高周波コイル２４が設けら
れている。
しながら説明する。最初に、本発明で使うＭＯＣＶＤ装
置の構成を図１を参照しながら説明する。図１を参照す
るに、ＭＯＣＶＤ装置は、排気口２０ａを介して減圧さ
れる横型リアクタ２０を有する。リアクタ２０中には基
板２２を保持しこれを加熱するカーボンサセプタ２１
が、またリアクタ２０の周囲にはサセプタ２１を高周波
励起することにより加熱する高周波コイル２４が設けら
れている。
【００１８】リアクタ２０のにはバルブ２７ａを介して
トリメチルアルミニウム（ＴＭＡ）が，Ｈ2 キャリアガ
スと共にＡｌの気相原料として供給される。リアクタ２
０混合器２６には、さらにバルブ２７ｇを介してアルシ
ンが供給され、またバルブ２７ｅを介してトリメチルガ
リウム（ＴＭＧ）あるいはバルブ２７ｃを介してトリエ
チルガリウム（ＴＥＧ）が、Ｇａの気相原料として供給
される。さらに、リアクタ２０にはＨ2 がキャリアガス
として供給される。また、バルブ２７ａ〜２７ｇおよび
高周波コイル２４の励起を制御するために、コントロー
ラ２８が設けられる。
トリメチルアルミニウム（ＴＭＡ）が，Ｈ2 キャリアガ
スと共にＡｌの気相原料として供給される。リアクタ２
０混合器２６には、さらにバルブ２７ｇを介してアルシ
ンが供給され、またバルブ２７ｅを介してトリメチルガ
リウム（ＴＭＧ）あるいはバルブ２７ｃを介してトリエ
チルガリウム（ＴＥＧ）が、Ｇａの気相原料として供給
される。さらに、リアクタ２０にはＨ2 がキャリアガス
として供給される。また、バルブ２７ａ〜２７ｇおよび
高周波コイル２４の励起を制御するために、コントロー
ラ２８が設けられる。
【００１９】以下、本発明の第１実施例によるヘテロエ
ピタキシャル基板の製造方法を、先に説明した図１およ
び得られたヘテロエピタキシャル基板の構造を示す図２
を参照しながら説明する。本実施例においては、サセプ
タ２１上に、［０１１］方向に２°傾斜した主面を有す
る（１００）Ｓｉ基板を基板２２として保持し、バルブ
２７ｄを開いてリアクタ２０中にＨ2 を１０〜１５ＳＬ
Ｍ、典型的には１２ＳＬＭの流量で導入する。さらに、
リアクタ２０を排気口２０ａを介して排気することによ
りリアクタ２０内部を７６Ｔｏｒｒの圧力に設定し、高
周波コイル２４を駆動してサセプタ２１上の基板２２を
９００〜１１００°Ｃ、典型的には１０００°Ｃの温度
に加熱し、プリベークを１０〜３０分間実行する。かか
るプリベークの結果、基板２２表面から酸化膜が除去さ
れる。
ピタキシャル基板の製造方法を、先に説明した図１およ
び得られたヘテロエピタキシャル基板の構造を示す図２
を参照しながら説明する。本実施例においては、サセプ
タ２１上に、［０１１］方向に２°傾斜した主面を有す
る（１００）Ｓｉ基板を基板２２として保持し、バルブ
２７ｄを開いてリアクタ２０中にＨ2 を１０〜１５ＳＬ
Ｍ、典型的には１２ＳＬＭの流量で導入する。さらに、
リアクタ２０を排気口２０ａを介して排気することによ
りリアクタ２０内部を７６Ｔｏｒｒの圧力に設定し、高
周波コイル２４を駆動してサセプタ２１上の基板２２を
９００〜１１００°Ｃ、典型的には１０００°Ｃの温度
に加熱し、プリベークを１０〜３０分間実行する。かか
るプリベークの結果、基板２２表面から酸化膜が除去さ
れる。
【００２０】次に、リアクタ２０内の圧力を７６Ｔｏｒ
ｒに保持しながら、基板２２の温度を３００〜４００°
Ｃ、典型的には３５０°Ｃに設定し、ＴＭＡ，ＴＥＧ，
およびアルシンをそれぞれ２〜３ＳＣＣＭ，２〜４ＳＣ
ＣＭおよび１２０〜１６０ＳＣＣＭの流量で供給し、Ｓ
ｉ基板２２上に第１のＡｌＧａＡｓ層２２ａ（第２図）
を１０〜２０ｎｍ、典型的には１５ｎｍの厚さに形成す
る。ＴＭＡ，ＴＥＧおよびアルシンの流量は、典型的に
はそれぞれ２．５ＳＣＣＭ，３ＳＣＣＭおよび１４０Ｓ
ＣＣＭに設定される。得られたＡｌＧａＡｓ層２２ａは
典型的にＡｌ0. 2 Ｇａ0.8 Ａｓで表される組成を有す
る。このようにして形成されたＡｌＧａＡｓ層２２ａは
非常に薄く、またＡｌを含有しているため、良好な平坦
性を有する表面を有する。また、層２２ａは、非常に薄
いため、単にＧａＡｓにより形成しても良い。
ｒに保持しながら、基板２２の温度を３００〜４００°
Ｃ、典型的には３５０°Ｃに設定し、ＴＭＡ，ＴＥＧ，
およびアルシンをそれぞれ２〜３ＳＣＣＭ，２〜４ＳＣ
ＣＭおよび１２０〜１６０ＳＣＣＭの流量で供給し、Ｓ
ｉ基板２２上に第１のＡｌＧａＡｓ層２２ａ（第２図）
を１０〜２０ｎｍ、典型的には１５ｎｍの厚さに形成す
る。ＴＭＡ，ＴＥＧおよびアルシンの流量は、典型的に
はそれぞれ２．５ＳＣＣＭ，３ＳＣＣＭおよび１４０Ｓ
ＣＣＭに設定される。得られたＡｌＧａＡｓ層２２ａは
典型的にＡｌ0. 2 Ｇａ0.8 Ａｓで表される組成を有す
る。このようにして形成されたＡｌＧａＡｓ層２２ａは
非常に薄く、またＡｌを含有しているため、良好な平坦
性を有する表面を有する。また、層２２ａは、非常に薄
いため、単にＧａＡｓにより形成しても良い。
【００２１】次に、ＡｌおよびＧａの原料ガスの供給を
中断し、リアクタ内圧を前記７６Ｔｏｒｒに保持したま
ま基板温度を５００〜６００°Ｃ、典型的には５５０°
Ｃの温度まで上昇させる。この状態で、ＴＭＡ，ＴＥＧ
およびアルシンを、それぞれ０．２〜０．３ＳＣＣＭ，
０．５〜１．５ＳＣＣＭおよび５０〜７０ＳＣＣＭの流
量でリアクタ２０内に供給し、第２のＡｌＧａＡｓ層２
２ｂを２００〜７００ｎｍ、典型的には５００ｎｍの厚
さに形成する。図２の構造を参照。典型的な例では、Ｔ
ＭＡおよびＴＥＧの流量はそれぞれ０．２５ＳＣＣＭ，
１．０ＳＣＣＭに設定される。この場合、層２２ｂは典
型的にＡｌ0.2 Ｇａ0.8 Ａｓで表される組成を有する。
従来、この工程において、ヘテロエピタキシャル基板表
面に表面荒れが生じていたが、後ほど詳細に説明するよ
うに、本発明では層２２ｂにＡｌを導入することによ
り、表面荒れの問題が解決される。また、層２２ａが形
成された後、層２２ｂを堆積するに先立って基板温度を
上昇させる昇温工程において原料ガスの供給を停止する
ことによっても、層２２ｂの表面荒れが抑制される。
中断し、リアクタ内圧を前記７６Ｔｏｒｒに保持したま
ま基板温度を５００〜６００°Ｃ、典型的には５５０°
Ｃの温度まで上昇させる。この状態で、ＴＭＡ，ＴＥＧ
およびアルシンを、それぞれ０．２〜０．３ＳＣＣＭ，
０．５〜１．５ＳＣＣＭおよび５０〜７０ＳＣＣＭの流
量でリアクタ２０内に供給し、第２のＡｌＧａＡｓ層２
２ｂを２００〜７００ｎｍ、典型的には５００ｎｍの厚
さに形成する。図２の構造を参照。典型的な例では、Ｔ
ＭＡおよびＴＥＧの流量はそれぞれ０．２５ＳＣＣＭ，
１．０ＳＣＣＭに設定される。この場合、層２２ｂは典
型的にＡｌ0.2 Ｇａ0.8 Ａｓで表される組成を有する。
従来、この工程において、ヘテロエピタキシャル基板表
面に表面荒れが生じていたが、後ほど詳細に説明するよ
うに、本発明では層２２ｂにＡｌを導入することによ
り、表面荒れの問題が解決される。また、層２２ａが形
成された後、層２２ｂを堆積するに先立って基板温度を
上昇させる昇温工程において原料ガスの供給を停止する
ことによっても、層２２ｂの表面荒れが抑制される。
【００２２】ＡｌＧａＡｓ層２２ｂがこのようにして形
成された後、リアクタ内圧を前記７６Ｔｏｒｒに保持し
たまま基板温度を６５０〜７５０°Ｃ、典型的には７０
０°Ｃの温度に昇温する。さらに、Ｇａの気相原料を前
記ＴＥＧからＴＭＧに切り換え、ＴＭＧを２．０〜３．
０ＳＣＣＭ、典型的には２．５ＳＣＣＭの流量で、、ま
たアルシンを３０〜４０ＳＣＣＭの流量でそれぞれリア
クタ２０中に導入し、ＧａＡｓ層２２ｃを、０．５〜
１．５μｍ、典型的には１．０μｍの厚さに堆積させ
る。図２の構造を参照。その際、図２の構造において、
層２２ｃ表面における欠陥を、半導体装置の形成に必要
な１０8 ｃｍ-2以下の欠陥密度まで減少させ、同時にヘ
テロエピタキシャル基板にクラックが生じるのを防ぐた
め、層２２ａ〜２２ｃを含めたヘテロエピタキシャル基
板上のIII-V 族化合物半導体層全体の厚さを１〜２μ
ｍ、典型的には１．５μｍ程度に設定するのが好まし
い。
成された後、リアクタ内圧を前記７６Ｔｏｒｒに保持し
たまま基板温度を６５０〜７５０°Ｃ、典型的には７０
０°Ｃの温度に昇温する。さらに、Ｇａの気相原料を前
記ＴＥＧからＴＭＧに切り換え、ＴＭＧを２．０〜３．
０ＳＣＣＭ、典型的には２．５ＳＣＣＭの流量で、、ま
たアルシンを３０〜４０ＳＣＣＭの流量でそれぞれリア
クタ２０中に導入し、ＧａＡｓ層２２ｃを、０．５〜
１．５μｍ、典型的には１．０μｍの厚さに堆積させ
る。図２の構造を参照。その際、図２の構造において、
層２２ｃ表面における欠陥を、半導体装置の形成に必要
な１０8 ｃｍ-2以下の欠陥密度まで減少させ、同時にヘ
テロエピタキシャル基板にクラックが生じるのを防ぐた
め、層２２ａ〜２２ｃを含めたヘテロエピタキシャル基
板上のIII-V 族化合物半導体層全体の厚さを１〜２μ
ｍ、典型的には１．５μｍ程度に設定するのが好まし
い。
【００２３】図３（Ａ），（Ｂ）は、上記方法で形成さ
れたヘテロエピタキシャル基板上の層２２ｃの表面を原
子間力顕微鏡で観察した結果を、従来の、半導体層２２
ｂ中にＡｌが含まれない構成のヘテロエピタキシャル基
板の場合と比較して示す図である。ただし、図３（Ａ）
が従来のもの、図３（Ｂ）が本発明によるヘテロエピタ
キシャル基板を示す。図３（Ａ），（Ｂ）において、明
るい部分が凸部を、暗い部分が凹部を示す。図３
（Ａ），（Ｂ）を比べるとわかるように、本発明では、
明るい部分の面積が実質的に減少しており、層２２ｃの
表面粗さが実質的に減少していることが示される。図示
の例では、図３（Ａ）の従来例の場合、５０μｍ×５０
μｍの領域の二乗平均表面粗さが３．０ｎｍであったの
に対し、本発明では２．４ｎｍに減少していることが確
認された。
れたヘテロエピタキシャル基板上の層２２ｃの表面を原
子間力顕微鏡で観察した結果を、従来の、半導体層２２
ｂ中にＡｌが含まれない構成のヘテロエピタキシャル基
板の場合と比較して示す図である。ただし、図３（Ａ）
が従来のもの、図３（Ｂ）が本発明によるヘテロエピタ
キシャル基板を示す。図３（Ａ），（Ｂ）において、明
るい部分が凸部を、暗い部分が凹部を示す。図３
（Ａ），（Ｂ）を比べるとわかるように、本発明では、
明るい部分の面積が実質的に減少しており、層２２ｃの
表面粗さが実質的に減少していることが示される。図示
の例では、図３（Ａ）の従来例の場合、５０μｍ×５０
μｍの領域の二乗平均表面粗さが３．０ｎｍであったの
に対し、本発明では２．４ｎｍに減少していることが確
認された。
【００２４】図４は図２の構成において、層２２ｂの厚
さと層２２ｃの厚さの総和を１．５μｍに保持したまま
層２２ｂの厚さを変化させ、層２２ｃの二乗平均表面粗
さを層２２ｂの厚さの関数として測定した結果を示す。
ただし、図４の結果は、層２２ｂがＡｌを含まない場合
であるが、図４に示された傾向は、層２２ｂ中にＡｌが
含まれる本発明の場合にも有効である。
さと層２２ｃの厚さの総和を１．５μｍに保持したまま
層２２ｂの厚さを変化させ、層２２ｃの二乗平均表面粗
さを層２２ｂの厚さの関数として測定した結果を示す。
ただし、図４の結果は、層２２ｂがＡｌを含まない場合
であるが、図４に示された傾向は、層２２ｂ中にＡｌが
含まれる本発明の場合にも有効である。
【００２５】図４を参照するに、層２２ｃの二乗平均表
面粗さは層２２ｂの厚さが増大するにつれて減少し、層
２２ｂの厚さが約５００ｎｍの場合に最小値になる。層
２２ｂの厚さがさらに増大すると、層２２ｃの二乗平均
表面粗さは再び増大する。図４の例では層２２ｂにＡｌ
が含まれないため、層２２ｃの二乗平均表面粗さの最小
値が３ｎｍ程度であるが、本発明では、先にも説明した
ように、層２２ｂ中にＡｌを導入することにより、二乗
平均粗さの最小値が２．４ｎｍまで減少する。
面粗さは層２２ｂの厚さが増大するにつれて減少し、層
２２ｂの厚さが約５００ｎｍの場合に最小値になる。層
２２ｂの厚さがさらに増大すると、層２２ｃの二乗平均
表面粗さは再び増大する。図４の例では層２２ｂにＡｌ
が含まれないため、層２２ｃの二乗平均表面粗さの最小
値が３ｎｍ程度であるが、本発明では、先にも説明した
ように、層２２ｂ中にＡｌを導入することにより、二乗
平均粗さの最小値が２．４ｎｍまで減少する。
【００２６】図５は、本発明において実行するプリベー
ク工程がヘテロエピタキシャル基板のシート抵抗に対し
ておよぼす効果を示す図である。ただし、黒丸はプリベ
ークを従来のようにアルシン雰囲気中で行った場合、白
丸はプリベークをＨ2 雰囲気中で行った場合に対応す
る。図５を参照するに、従来例として示した実験結果
は、第１および第２のIII-V族化合物半導体層２２ａ，
２２ｂを、いずれもＡｌを導入することなく成長させた
場合に対応し、従って層２２ａおよび２２ｂはいずれも
ＧａＡｓより構成される。図示の例では、層２２ａは、
Ｓｉ基板２２を１０００°Ｃの温度でプリベークした後
４００°Ｃの温度で堆積され、層２２ｂは層２２ａ上に
６５０°Ｃの温度で堆積される。また、層２２ｃは７０
０°Ｃの温度で堆積される。層２２ａおよび２２ｂにＡ
ｌを含まない純粋なＧａＡｓを使った場合には、プリベ
ークをアルシン雰囲気中で行った場合でも、またＨ2 雰
囲気中で行った場合でも、Ｓｉ基板２２表面のシート抵
抗は１ｋΩ／□を越えることはない。
ク工程がヘテロエピタキシャル基板のシート抵抗に対し
ておよぼす効果を示す図である。ただし、黒丸はプリベ
ークを従来のようにアルシン雰囲気中で行った場合、白
丸はプリベークをＨ2 雰囲気中で行った場合に対応す
る。図５を参照するに、従来例として示した実験結果
は、第１および第２のIII-V族化合物半導体層２２ａ，
２２ｂを、いずれもＡｌを導入することなく成長させた
場合に対応し、従って層２２ａおよび２２ｂはいずれも
ＧａＡｓより構成される。図示の例では、層２２ａは、
Ｓｉ基板２２を１０００°Ｃの温度でプリベークした後
４００°Ｃの温度で堆積され、層２２ｂは層２２ａ上に
６５０°Ｃの温度で堆積される。また、層２２ｃは７０
０°Ｃの温度で堆積される。層２２ａおよび２２ｂにＡ
ｌを含まない純粋なＧａＡｓを使った場合には、プリベ
ークをアルシン雰囲気中で行った場合でも、またＨ2 雰
囲気中で行った場合でも、Ｓｉ基板２２表面のシート抵
抗は１ｋΩ／□を越えることはない。
【００２７】これに対し、図５中、本発明（１）として
示した結果は、先に説明した本発明実施例のヘテロエピ
タキシャル基板の場合を示し、層２２ａおよび２２ｂは
いずれもＡｌを含んでいる。この場合には、プリベーク
をアルシン雰囲気中で行う限りシート抵抗が１ｋΩ／□
を下回るものの、プリベークをＨ2 雰囲気中で実行する
ことにより、３〜４ｋΩ／□の高いシート抵抗を実現す
ることができるのがわかる。
示した結果は、先に説明した本発明実施例のヘテロエピ
タキシャル基板の場合を示し、層２２ａおよび２２ｂは
いずれもＡｌを含んでいる。この場合には、プリベーク
をアルシン雰囲気中で行う限りシート抵抗が１ｋΩ／□
を下回るものの、プリベークをＨ2 雰囲気中で実行する
ことにより、３〜４ｋΩ／□の高いシート抵抗を実現す
ることができるのがわかる。
【００２８】さらに、図５中、本発明（２）として示し
た結果は、本発明の第２実施例に対応するものであり、
層２２ａおよび２２ｂ中に酸素が導入されている場合に
ついての結果を表す。かかるIII-V 族化合物半導体層の
酸素ドーピングは、層２２ａおよび２２ｂを堆積する際
に、分子中に酸素を含む有機金属を導入することによ
り、あるいは酸素のイオン注入により行うことができ
る。本実施例では、層２２ａおよび層２２ｂはそれぞれ
１５ｎｍおよび０．５μｍの厚さを有し、酸素を含むタ
ーシャリーブチルアルシン（ＴＢＡｓ）により酸素ドー
プを行った。また、層２２ｃは１．０μｍの厚さに形成
されている。図５よりわかるように、層２２ａおよび２
２ｂ中に酸素を導入することにより、アルシン雰囲気中
でプリベークを行った場合には改善が見られないもの
の、Ｈ2 雰囲気中でプリベークを行った場合には本発明
の第１実施例の場合よりもさらに大きなシート抵抗が得
られることがわかる。
た結果は、本発明の第２実施例に対応するものであり、
層２２ａおよび２２ｂ中に酸素が導入されている場合に
ついての結果を表す。かかるIII-V 族化合物半導体層の
酸素ドーピングは、層２２ａおよび２２ｂを堆積する際
に、分子中に酸素を含む有機金属を導入することによ
り、あるいは酸素のイオン注入により行うことができ
る。本実施例では、層２２ａおよび層２２ｂはそれぞれ
１５ｎｍおよび０．５μｍの厚さを有し、酸素を含むタ
ーシャリーブチルアルシン（ＴＢＡｓ）により酸素ドー
プを行った。また、層２２ｃは１．０μｍの厚さに形成
されている。図５よりわかるように、層２２ａおよび２
２ｂ中に酸素を導入することにより、アルシン雰囲気中
でプリベークを行った場合には改善が見られないもの
の、Ｈ2 雰囲気中でプリベークを行った場合には本発明
の第１実施例の場合よりもさらに大きなシート抵抗が得
られることがわかる。
【００２９】図５の結果を要約するに、Ｓｉ基板２２の
プリベークをＨ2 雰囲気中で実行することにより、Ｓｉ
基板あるいはその上のIII-V 族層の相互ドーピングが回
避され、ヘテロエピタキシャル基板のシート抵抗とし
て、従来困難であった１０００Ω／□を越える値が得ら
れる。また、同様な結果は、Ｓｉ基板２２の表面を、Ｈ
Ｆで処理することによっても得られる。
プリベークをＨ2 雰囲気中で実行することにより、Ｓｉ
基板あるいはその上のIII-V 族層の相互ドーピングが回
避され、ヘテロエピタキシャル基板のシート抵抗とし
て、従来困難であった１０００Ω／□を越える値が得ら
れる。また、同様な結果は、Ｓｉ基板２２の表面を、Ｈ
Ｆで処理することによっても得られる。
【００３０】以上説明した実施例において、化合物半導
体層２２ａおよび２２ｂはＡｌＧａＡｓに限定されるも
のではなく、ＡｌＧａＰ，ＡｌＧａＡｓＰ，ＩｎＧａＡ
ｌＰ，ＩｎＧａＡｌＡｓあるいはＩｎＧａＡｌＡｓＰ等
のＩｎ−Ｇａ−Ａｌ−Ａｓ−Ｐ系の任意の組成の混晶で
あってもよい。また、これに伴い、化合物半導体層２２
ｃも、前記ＧａＡｓ以外にＩｎＡｓ，ＩｎＰ，ＧａＰ，
ＡｌＡｓ，ＡｌＰ等のＩｎ−Ｇａ−Ａｌ−Ａｓ−Ｐ系の
混晶であってもよい。
体層２２ａおよび２２ｂはＡｌＧａＡｓに限定されるも
のではなく、ＡｌＧａＰ，ＡｌＧａＡｓＰ，ＩｎＧａＡ
ｌＰ，ＩｎＧａＡｌＡｓあるいはＩｎＧａＡｌＡｓＰ等
のＩｎ−Ｇａ−Ａｌ−Ａｓ−Ｐ系の任意の組成の混晶で
あってもよい。また、これに伴い、化合物半導体層２２
ｃも、前記ＧａＡｓ以外にＩｎＡｓ，ＩｎＰ，ＧａＰ，
ＡｌＡｓ，ＡｌＰ等のＩｎ−Ｇａ−Ａｌ−Ａｓ−Ｐ系の
混晶であってもよい。
【００３１】さらに、前記化合物半導体層２２ａ，２２
ｂおよび２２ｃを堆積するに当たりＶ族元素の原料とし
て、アルシンのみならず、フォスフィン（ＰＨ3 ）や有
機ヒ素あるいは有機リンを使うことも可能である。かか
る有機ヒ素にはターシャリーブチルアルシン（ｔＢＡ
ｓ），トリメチル砒素（ＴＭＡｓ），トリエチル砒素
（ＴＥＡｓ），ジエチルヒ素ハイドライド（ＤＥＡ
ｓ），エチルアルシン（ＥＡｓ）等が含まれる。また、
有機リンにはターシャリーブチルフォスフィン（ｔＢ
Ｐ），トリメチルリン（ＴＭＰ），トリエチルリン（Ｔ
ＥＰ），ジエチルリンハイドライド（ＤＥＰ）が含まれ
る。
ｂおよび２２ｃを堆積するに当たりＶ族元素の原料とし
て、アルシンのみならず、フォスフィン（ＰＨ3 ）や有
機ヒ素あるいは有機リンを使うことも可能である。かか
る有機ヒ素にはターシャリーブチルアルシン（ｔＢＡ
ｓ），トリメチル砒素（ＴＭＡｓ），トリエチル砒素
（ＴＥＡｓ），ジエチルヒ素ハイドライド（ＤＥＡ
ｓ），エチルアルシン（ＥＡｓ）等が含まれる。また、
有機リンにはターシャリーブチルフォスフィン（ｔＢ
Ｐ），トリメチルリン（ＴＭＰ），トリエチルリン（Ｔ
ＥＰ），ジエチルリンハイドライド（ＤＥＰ）が含まれ
る。
【００３２】図６は、本発明のヘテロエピタキシャル基
板上に形成したＨＥＭＴ集積回路の構成例を示す。図６
を参照するに、集積回路は互いに直列接続されたＤ型Ｈ
ＥＭＴとＥ型ＨＥＭＴとより構成され、前記Ｓｉ基板２
２に対応するＳｉ基板３１と、基板３１上に形成され
た、前記ＡｌＧａＡｓ層２２ａに対応するＡｌＧａＡｓ
層３１ａと、層３１ａ上に形成された、前記ＡｌＧａＡ
ｓ層２２ｂに対応するＡｌＧａＡｓ層３１ｂと、層３１
ｂ上に形成された、前記ＧａＡｓ層２２ｃに対応するＧ
ａＡｓ層３１ｃとよりなるヘテロエピタキシャル基板上
に構成されている。
板上に形成したＨＥＭＴ集積回路の構成例を示す。図６
を参照するに、集積回路は互いに直列接続されたＤ型Ｈ
ＥＭＴとＥ型ＨＥＭＴとより構成され、前記Ｓｉ基板２
２に対応するＳｉ基板３１と、基板３１上に形成され
た、前記ＡｌＧａＡｓ層２２ａに対応するＡｌＧａＡｓ
層３１ａと、層３１ａ上に形成された、前記ＡｌＧａＡ
ｓ層２２ｂに対応するＡｌＧａＡｓ層３１ｂと、層３１
ｂ上に形成された、前記ＧａＡｓ層２２ｃに対応するＧ
ａＡｓ層３１ｃとよりなるヘテロエピタキシャル基板上
に構成されている。
【００３３】ヘテロエピタキシャル基板上には、非ドー
プＧａＡｓ層３２が、バッファ層として、前記ＧａＡｓ
層３１ｃに接して、５０μｍの厚さにエピタキシャル成
長され、バッファ層３２上には、非ドープＡｌＧａＡｓ
層３３が、素子分離層として、３００ｎｍの厚さにエピ
タキシャル成長される。さらに、素子分離層３３上には
非ドープＧａＡｓ層３４が、活性層として１００ｎｍの
厚さにエピタキシャル成長され、活性層３４上にはｎ型
ＡｌＧａＡｓよりなる電子供給層３５が、５０ｎｍの厚
さに形成される。その結果、活性層３４中に、活性層３
４と電子供給層３５との間のヘテロ接合面に沿って、二
次元電子ガス３４ａが形成される。
プＧａＡｓ層３２が、バッファ層として、前記ＧａＡｓ
層３１ｃに接して、５０μｍの厚さにエピタキシャル成
長され、バッファ層３２上には、非ドープＡｌＧａＡｓ
層３３が、素子分離層として、３００ｎｍの厚さにエピ
タキシャル成長される。さらに、素子分離層３３上には
非ドープＧａＡｓ層３４が、活性層として１００ｎｍの
厚さにエピタキシャル成長され、活性層３４上にはｎ型
ＡｌＧａＡｓよりなる電子供給層３５が、５０ｎｍの厚
さに形成される。その結果、活性層３４中に、活性層３
４と電子供給層３５との間のヘテロ接合面に沿って、二
次元電子ガス３４ａが形成される。
【００３４】電子供給層３５上には、ｎ型ＧａＡｓより
なる第１のコンタクト層３６が、５ｎｍの厚さにエピタ
キシャル成長され、さらにコンタクト層３６上にはｎ型
ＡｌＧａＡｓよりなる第２のコンタクト層３７が５ｎｍ
の厚さにエピタキシャル成長される。また、コンタクト
層３７上にはｎ型ＧａＡｓよりなるキャップ層３８が形
成される。また、層３６〜３８は、Ｄ型ＨＥＭＴのゲー
ト領域に対応する部分が、層３５表面で停止する選択エ
ッチングにより除去され、Ａｌ等よりなるショットキー
電極が、Ｄ型ＨＥＭＴのゲート電極として形成される。
また、層３８は、Ｅ型ＨＥＭＴのゲート領域に対応する
部分が、その下の層３７表面で停止する選択エッチング
により除去され、Ａｌ等よりなるショットキー電極１０
が、Ｅ型ＨＥＭＴのゲート電極として形成される。ま
た、キャップ層３８上には、電極９および１０の両側
に、オーミック電極１１、１２および１３が形成され
る。このうち、オーミック電極１１はＤ型ＨＥＭＴのソ
ース電極、オーミック電極１３はＥ型ＨＥＭＴのドレイ
ン電極として作用し、オーミック電極１２はＤ型ＨＥＭ
Ｔのドレイン電極として作用すると同時にＥＨＥＭＴの
ソース電極として作用する。
なる第１のコンタクト層３６が、５ｎｍの厚さにエピタ
キシャル成長され、さらにコンタクト層３６上にはｎ型
ＡｌＧａＡｓよりなる第２のコンタクト層３７が５ｎｍ
の厚さにエピタキシャル成長される。また、コンタクト
層３７上にはｎ型ＧａＡｓよりなるキャップ層３８が形
成される。また、層３６〜３８は、Ｄ型ＨＥＭＴのゲー
ト領域に対応する部分が、層３５表面で停止する選択エ
ッチングにより除去され、Ａｌ等よりなるショットキー
電極が、Ｄ型ＨＥＭＴのゲート電極として形成される。
また、層３８は、Ｅ型ＨＥＭＴのゲート領域に対応する
部分が、その下の層３７表面で停止する選択エッチング
により除去され、Ａｌ等よりなるショットキー電極１０
が、Ｅ型ＨＥＭＴのゲート電極として形成される。ま
た、キャップ層３８上には、電極９および１０の両側
に、オーミック電極１１、１２および１３が形成され
る。このうち、オーミック電極１１はＤ型ＨＥＭＴのソ
ース電極、オーミック電極１３はＥ型ＨＥＭＴのドレイ
ン電極として作用し、オーミック電極１２はＤ型ＨＥＭ
Ｔのドレイン電極として作用すると同時にＥＨＥＭＴの
ソース電極として作用する。
【００３５】図６に示したＨＥＭＴは、表面が平坦なヘ
テロエピタキシャル基板上に形成されているため、活性
層３４と電子供給層３５との間のヘテロ接合界面の凹凸
が実質的に減少し、このため二次元電子ガス中の電子の
散乱の増大が抑止される。その結果、ＨＥＭＴは、ヘテ
ロエピタキシャル基板上に形成されていても、化合物半
導体バルク結晶よりなる基板上に形成された場合に匹敵
する性能を示す。
テロエピタキシャル基板上に形成されているため、活性
層３４と電子供給層３５との間のヘテロ接合界面の凹凸
が実質的に減少し、このため二次元電子ガス中の電子の
散乱の増大が抑止される。その結果、ＨＥＭＴは、ヘテ
ロエピタキシャル基板上に形成されていても、化合物半
導体バルク結晶よりなる基板上に形成された場合に匹敵
する性能を示す。
【００３６】図７は、図６に示したＨＥＭＴの一変形例
であり、ヘテロエピタキシャル基板を構成するＳｉ基板
３１が、絶縁体よりなる絶縁支持基板３０上に形成され
ている。かかる構成により、いわゆるＳＯＩ構造を有す
る化合物半導体集積回路を形成することが可能になる。
本発明によるヘテロエピタキシャル基板を、ＳＯＩ構造
と組み合わせて採用することにより、素子分離特性が優
れた高密度化合物半導体集積回路を、安い費用で製造す
ることが可能になる。
であり、ヘテロエピタキシャル基板を構成するＳｉ基板
３１が、絶縁体よりなる絶縁支持基板３０上に形成され
ている。かかる構成により、いわゆるＳＯＩ構造を有す
る化合物半導体集積回路を形成することが可能になる。
本発明によるヘテロエピタキシャル基板を、ＳＯＩ構造
と組み合わせて採用することにより、素子分離特性が優
れた高密度化合物半導体集積回路を、安い費用で製造す
ることが可能になる。
【００３７】
【発明の効果】請求項１，２，１６および２２記載の本
発明の特徴によれば、第２の化合物半導体層中にＡｌを
添加することにより、該半導体層の３次元成長が抑止さ
れ、そのかわりに２次元成長が促進される。かかる半導
体層の２次元成長の結果、第２の化合物半導体層の表面
荒れが抑止され、表面が平坦なヘテロエピタキシャル基
板を得ることができる。かかる平坦なヘテロエピタキシ
ャル基板では、基板上に形成される化合物半導体装置の
性能を最大限に引き出すことが可能になる。また、安価
に製造できる大口径のＳｉウェハをＳｉ基板として使う
ことができるため、安い費用で高速化合物半導体装置あ
るいは光半導体装置の集積回路を形成することが可能に
なる。
発明の特徴によれば、第２の化合物半導体層中にＡｌを
添加することにより、該半導体層の３次元成長が抑止さ
れ、そのかわりに２次元成長が促進される。かかる半導
体層の２次元成長の結果、第２の化合物半導体層の表面
荒れが抑止され、表面が平坦なヘテロエピタキシャル基
板を得ることができる。かかる平坦なヘテロエピタキシ
ャル基板では、基板上に形成される化合物半導体装置の
性能を最大限に引き出すことが可能になる。また、安価
に製造できる大口径のＳｉウェハをＳｉ基板として使う
ことができるため、安い費用で高速化合物半導体装置あ
るいは光半導体装置の集積回路を形成することが可能に
なる。
【００３８】請求項３記載の本発明の特徴によれば、第
１のIII-V 族化合物半導体層を気相原料から成長させた
後、第２のIII-V 族化合物半導体層を成長させるために
基板温度を昇温する際に、気相原料の供給を停止するこ
とにより、前記第２のIII-V族化合物半導体層の表面荒
れを抑止することができる。請求項４記載の本発明の特
徴によれば、Ｇａの気相原料としてトリエチルガリウム
を使うことにより、半導体層の２次元成長が促進される
５００〜６００°Ｃの温度範囲において前記第２の化合
物半導体層を成長させることが可能になる。
１のIII-V 族化合物半導体層を気相原料から成長させた
後、第２のIII-V 族化合物半導体層を成長させるために
基板温度を昇温する際に、気相原料の供給を停止するこ
とにより、前記第２のIII-V族化合物半導体層の表面荒
れを抑止することができる。請求項４記載の本発明の特
徴によれば、Ｇａの気相原料としてトリエチルガリウム
を使うことにより、半導体層の２次元成長が促進される
５００〜６００°Ｃの温度範囲において前記第２の化合
物半導体層を成長させることが可能になる。
【００３９】請求項５，６記載の本発明の特徴によれ
ば、前記第３の化合物半導体層を成長させるにあたり、
Ｇａの気相原料としてトリエチルガリウム以外の気相原
料を使うことにより、前記第３の化合物半導体層の表面
荒れを抑止することが可能である。請求項７記載の本発
明の特徴によれば、前記第１〜第３のIII-V 族化合物半
導体層の各々を、III 族元素としてＡｌ，Ｇａ，Ｉｎの
うちの少なくとも一を含み、Ｖ族元素としてＡｓ，Ｐの
うちの少なくとも一を含む混晶により構成することが可
能になり、その結果、かかる半導体層上に、高速半導体
装置として最適なバンド構造を有する化合物半導体層を
成長させることが可能になる。
ば、前記第３の化合物半導体層を成長させるにあたり、
Ｇａの気相原料としてトリエチルガリウム以外の気相原
料を使うことにより、前記第３の化合物半導体層の表面
荒れを抑止することが可能である。請求項７記載の本発
明の特徴によれば、前記第１〜第３のIII-V 族化合物半
導体層の各々を、III 族元素としてＡｌ，Ｇａ，Ｉｎの
うちの少なくとも一を含み、Ｖ族元素としてＡｓ，Ｐの
うちの少なくとも一を含む混晶により構成することが可
能になり、その結果、かかる半導体層上に、高速半導体
装置として最適なバンド構造を有する化合物半導体層を
成長させることが可能になる。
【００４０】請求項８記載の本発明の特徴によれば、前
記第１および第２の化合物半導体層を、実質的に同一の
組成に形成することにより、前記第１および第２の化合
物半導体層を、実質的に単一のエピタキシャル層として
形成することが可能になる。請求項９，１６および１８
記載の本発明の特徴によれば、Ａｌを含有する前記第２
の化合物半導体層の厚さを２００〜７００ｎｍの範囲に
設定することにより、前記第２の化合物半導体層の表面
荒れを、二乗平均粗さで４ｎｍ以下にまで減少させるこ
とが可能である。
記第１および第２の化合物半導体層を、実質的に同一の
組成に形成することにより、前記第１および第２の化合
物半導体層を、実質的に単一のエピタキシャル層として
形成することが可能になる。請求項９，１６および１８
記載の本発明の特徴によれば、Ａｌを含有する前記第２
の化合物半導体層の厚さを２００〜７００ｎｍの範囲に
設定することにより、前記第２の化合物半導体層の表面
荒れを、二乗平均粗さで４ｎｍ以下にまで減少させるこ
とが可能である。
【００４１】請求項１０および１７記載の本発明の特徴
によれば、前記第２の化合物半導体層の厚さを約５００
ｎｍに設定することにより、前記第２の化合物半導体層
の表面荒れを、二乗平均粗さで約２．４ｎｍまで最小化
することが可能である。請求項１１記載の本発明の特徴
によれば、前記第１のIII-V 族化合物半導体半導体層に
もＡｌを含有させることにより、前記第１のIII-V 族化
合物半導体層の２次元成長を抑制することができ、前記
第１のIII-V 族化合物半導体層の表面荒れが抑制され
る。その結果、前記第１のIII-V 族化合物半導体層の表
面荒れが前記第１のIII-V 族化合物半導体層上に形成さ
れる第２および第３のIII-V 族化合物半導体層の表面に
転写されることがない。
によれば、前記第２の化合物半導体層の厚さを約５００
ｎｍに設定することにより、前記第２の化合物半導体層
の表面荒れを、二乗平均粗さで約２．４ｎｍまで最小化
することが可能である。請求項１１記載の本発明の特徴
によれば、前記第１のIII-V 族化合物半導体半導体層に
もＡｌを含有させることにより、前記第１のIII-V 族化
合物半導体層の２次元成長を抑制することができ、前記
第１のIII-V 族化合物半導体層の表面荒れが抑制され
る。その結果、前記第１のIII-V 族化合物半導体層の表
面荒れが前記第１のIII-V 族化合物半導体層上に形成さ
れる第２および第３のIII-V 族化合物半導体層の表面に
転写されることがない。
【００４２】請求項１２および１３記載の本発明の特徴
によれば、前記第１のIII-V 族化合物半導体層を堆積す
るに先立って実行される前記基板表面上の酸化膜を除去
する酸化膜除去工程を、Ａｓを含まない環境中で実行す
ることにより、Ｓｉ基板表面の不要なドーピングを回避
することができる。請求項１４および２１記載の本発明
の特徴によれば、前記第１〜第３の化合物半導体層を堆
積する際に酸素が添加され、かかる酸素は化合物半導体
結晶中で深い準位を形成する。深い準位は半導体結晶中
でフェルミレベルをピニングし、その結果半導体結晶は
半絶縁性になる。酸素を気相原料を構成する分子の形で
供給することにより、堆積装置の不要な汚染を回避する
ことが可能である。
によれば、前記第１のIII-V 族化合物半導体層を堆積す
るに先立って実行される前記基板表面上の酸化膜を除去
する酸化膜除去工程を、Ａｓを含まない環境中で実行す
ることにより、Ｓｉ基板表面の不要なドーピングを回避
することができる。請求項１４および２１記載の本発明
の特徴によれば、前記第１〜第３の化合物半導体層を堆
積する際に酸素が添加され、かかる酸素は化合物半導体
結晶中で深い準位を形成する。深い準位は半導体結晶中
でフェルミレベルをピニングし、その結果半導体結晶は
半絶縁性になる。酸素を気相原料を構成する分子の形で
供給することにより、堆積装置の不要な汚染を回避する
ことが可能である。
【００４３】請求項１９記載の本発明の特徴によれば、
１０００Ω・ｃｍ以上の高い抵抗率を有する半絶縁性の
ヘテロエピタキシャル基板を形成することができる。請
求項２０記載の本発明の特徴によれば、前記Ｓｉ基板を
さらに別の絶縁基板上に形成することにより、ヘテロエ
ピタキシャル基板上に形成された化合物半導体装置につ
いて、優れた素子間分離を得ることができる。
１０００Ω・ｃｍ以上の高い抵抗率を有する半絶縁性の
ヘテロエピタキシャル基板を形成することができる。請
求項２０記載の本発明の特徴によれば、前記Ｓｉ基板を
さらに別の絶縁基板上に形成することにより、ヘテロエ
ピタキシャル基板上に形成された化合物半導体装置につ
いて、優れた素子間分離を得ることができる。
【図１】本発明で使用するＭＯＣＶＤ装置の構成を示す
図である。
図である。
【図２】本発明の第１および第２実施例によるヘテロエ
ピタキシャル基板の構成を示す図である。
ピタキシャル基板の構成を示す図である。
【図３】（Ａ），（Ｂ）は、従来の方法で作製したヘテ
ロエピタキシャル基板の表面と、本発明第１実施例によ
るヘテロエピタキシャル基板の表面を、それぞれ原子間
力顕微鏡で観察した結果を示す図である。
ロエピタキシャル基板の表面と、本発明第１実施例によ
るヘテロエピタキシャル基板の表面を、それぞれ原子間
力顕微鏡で観察した結果を示す図である。
【図４】ヘテロエピタキシャル基板の表面粗さと、基板
を構成する半導体層の厚さの関係を示す図である。
を構成する半導体層の厚さの関係を示す図である。
【図５】本発明の第１実施例および第２実施例によるヘ
テロエピタキシャル基板のシート抵抗の値を、従来のヘ
テロエピタキシャル基板と比較して示す図である。
テロエピタキシャル基板のシート抵抗の値を、従来のヘ
テロエピタキシャル基板と比較して示す図である。
【図６】本発明の第３実施例による、ヘテロエピタキシ
ャル基板上に構成したＨＥＭＴの構造を示す図である。
ャル基板上に構成したＨＥＭＴの構造を示す図である。
【図７】図６のＨＥＭＴの一変形例を示す図である。
９，１０ ゲート電極 １１〜１３ オーミック電極 ２０ リアクタ ２１ サセプタ ２２，３１ Ｓｉ基板 ２２ａ，３１ａ ＡｌＧａＡｓ層 ２２ｂ，３１ｂ ＡｌＧａＡｓ層 ２２ｃ，３１ｃ ＧａＡｓ層 ２４ 高周波コイル ２７ａ〜２７ｈ バルブ ２８ コントローラ ３２ ＧａＡｓバッファ層 ３３ ＡｌＧａＡｓ素子分離層 ３４ 活性層 ３４ａ 二次元電子ガス ３５ 電子供給層 ３６，３７ コンタクト層 ３８ キャップ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 27/095 (72)発明者 大久保 聡 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高井 一章 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (22)
- 【請求項１】 Ｓｉ基板上に、第１のIII-V 族化合物半
導体層を、基板温度を第１の温度に設定して堆積する工
程と；前記第１のIII-V 族化合物半導体層上に、第２の
III-V 族化合物半導体層を、基板温度を前記第１の温度
よりも高い第２の温度に設定して堆積する工程と；前記
第２のIII-V 族化合物半導体層上に、第３のIII-V 族化
合物半導体層を、基板温度を前記第２の温度よりも高い
第３の温度に設定して堆積する工程とを含む化合物半導
体装置の製造方法において、 前記第２のIII-V 族化合物半導体層は、Ａｌを含有する
ことを特徴とする、化合物半導体装置の製造方法。 - 【請求項２】 前記第１の温度は３００〜４００°Ｃの
範囲にあり、前記第２の温度は５００〜６００°Ｃの範
囲にあり、前記第３の温度は６５０〜７５０°Ｃの範囲
にあることを特徴とする請求項１記載の化合物半導体装
置の製造方法。 - 【請求項３】 前記第１のIII-V 族化合物半導体層を堆
積する工程と、前記第２のIII-V 族化合物半導体層を堆
積する工程との間に、気相原料の供給を中断した状態で
基板温度を上昇させる昇温工程を含むことを特徴とする
請求項１記載の化合物半導体装置の製造方法。 - 【請求項４】 前記第１〜第２のIII-V 族化合物半導体
層の各々はＧａを含むことを特徴とし、前記第２のIII-
V 族化合物半導体層を形成する気相原料は、Ｇａの気相
原料としてトリエチルガリウムを含むことを特徴とする
請求項１〜３のうちいずれか一項記載の化合物半導体装
置の製造方法。 - 【請求項５】 前記第３のIII-V 族化合物半導体層を堆
積する工程は、Ｇａの気相原料を、前記第２のIII-V 族
化合物半導体の堆積において気相原料として使ったトリ
エチルガリウムから、別の気相原料に切り換える切り換
え工程を含むことを特徴とする請求項４記載の化合物半
導体装置の製造方法。 - 【請求項６】 前記別の気相原料はトリメチルガリウム
よりなることを特徴とする請求項５記載の化合物半導体
装置の製造方法。 - 【請求項７】 前記第１〜第３のIII-V 族化合物半導体
層の各々は、Ａｌ，Ｇａ，Ｉｎより構成される群から選
択された元素を少なくとも一つ、III 族元素として含
み、Ａｓ, Ｐより構成される群から選択された元素を少
なくとも一つ、Ｖ族元素として含むことを特徴とする請
求項１記載の化合物半導体装置の製造方法。 - 【請求項８】 前記第１および第２のIII-V 族化合物半
導体層は、実質的に同一の組成を有することを特徴とす
る請求項７記載の化合物半導体装置の製造方法。 - 【請求項９】 前記第２のIII-V 族化合物半導体層を堆
積する工程は、前記第２のIII-V 族化合物半導体層の厚
さが２００〜７００ｎｍの範囲に納まるように実行され
ることを特徴とする請求項１記載の化合物半導体装置の
製造方法。 - 【請求項１０】 前記第２のIII-V 族化合物半導体層を
堆積する工程は、前記第２のIII-V 族化合物半導体層の
厚さが約５００ｎｍになるように実行されることを特徴
とする請求項８記載の化合物半導体装置の製造方法。 - 【請求項１１】 前記第１のIII-V 族化合物半導体層
は、Ａｌを含有することを特徴とする請求項１記載の化
合物半導体装置の製造方法。 - 【請求項１２】 前記第１のIII-V 族化合物半導体層を
堆積するに先立って、前記Ｓｉ基板表面をＨ2 により処
理し、基板表面の酸化膜を除去する工程を含むことを特
徴とする請求項１記載の化合物半導体装置の製造方法。 - 【請求項１３】 前記第１のIII-V 族化合物半導体層を
堆積するに先立って、前記Ｓｉ基板表面をＨＦにより処
理し、基板表面の酸化膜を除去する工程を含むことを特
徴とする請求項１記載の化合物半導体装置の製造方法。 - 【請求項１４】 前記第１および第２のIII-V 族化合物
半導体層を形成する工程は、それぞれ前記第１および第
２のIII-V 族化合物半導体層を形成する気相原料とし
て、酸素を含んだ分子を使用することを特徴とする請求
項１記載の化合物半導体装置の製造方法。 - 【請求項１５】 前記第２の化合物半導体層を堆積する
工程は、Ａｌの気相原料としてトリメチルアルミニウム
およびトリエチルアルミニウムの何れか一方を使うこと
を特徴とする請求項１記載の化合物半導体装置の製造方
法。 - 【請求項１６】 Ｓｉ基板と；前記Ｓｉ基板表面上に形
成された、Ｓｉ基板表面への直接堆積が可能な厚さに設
定された第１のIII-V 族化合物半導体層と；前記第１の
III-V 族化合物半導体層上に形成された第２のIII-V 族
化合物半導体層と；前記第２のIII-V 族化合物半導体層
上に形成された第３のIII-V 族化合物半導体層と；前記
第３のIII-V 族化合物半導体層上に形成され、活性素子
を担持する一またはそれ以上の化合物半導体層とよりな
る化合物半導体装置において、 前記第２のIII-V 族化合物半導体層は、Ａｌを含有し、
前記第２のIII-V 族化合物半導体層の表面荒さを最小に
するような厚さを有することを特徴とする請求項１３記
載の化合物半導体装置。 - 【請求項１７】 前記第２のIII-V 族化合物半導体層
は、約５００ｎｍの厚さを有することを特徴とする請求
項１６記載の化合物半導体半導体装置。 - 【請求項１８】 前記第３のIII-V 族化合物半導体層
は、４．０ｎｍ以下の二乗平均表面粗さを有することを
特徴とする請求項１６記載の化合物半導体装置。 - 【請求項１９】 前記Ｓｉ基板は、１０００Ω・ｃｍ以
上の比抵抗を有することを特徴とする請求項１６記載の
化合物半導体装置。 - 【請求項２０】 さらに、絶縁基板を含み、前記Ｓｉ基
板は前記絶縁基板表面により支持されていることを特徴
とする請求項１６記載の化合物半導体装置。 - 【請求項２１】 前記第１および第２の化合物半導体層
は酸素を含有することを特徴とする請求項１６記載の化
合物半導体装置。 - 【請求項２２】 Ｓｉ基板上に、第１のIII-V 族化合物
半導体層を、基板温度を第１の温度範囲に設定して堆積
する工程と；前記第１のIII-V 族化合物半導体層上に、
第２のIII-V 族化合物半導体層を、基板温度を前記第１
の温度範囲よりも高い第２の温度範囲に設定して堆積す
る工程と；前記第２のIII-V 族化合物半導体層上に、第
３のIII-V 族化合物半導体層を、基板温度を前記第３の
温度範囲よりも高い第３の温度範囲に設定して堆積する
工程とを含むヘテロエピタキシャル半導体基板の製造方
法において、 前記第２のIII-V 族化合物半導体層は、Ａｌを含有する
ことを特徴とする、ヘテロエピタキシャル半導体基板の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31101994A JPH08167576A (ja) | 1994-12-14 | 1994-12-14 | ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 |
| US08/619,249 US5834362A (en) | 1994-12-14 | 1996-03-21 | Method of making a device having a heteroepitaxial substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31101994A JPH08167576A (ja) | 1994-12-14 | 1994-12-14 | ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167576A true JPH08167576A (ja) | 1996-06-25 |
Family
ID=18012146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31101994A Pending JPH08167576A (ja) | 1994-12-14 | 1994-12-14 | ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015512139A (ja) * | 2012-01-13 | 2015-04-23 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 基板上に第ｉｉｉ−ｖ族層を堆積させる方法 |
-
1994
- 1994-12-14 JP JP31101994A patent/JPH08167576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015512139A (ja) * | 2012-01-13 | 2015-04-23 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 基板上に第ｉｉｉ−ｖ族層を堆積させる方法 |
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|---|---|---|---|
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