JPH08167655A

JPH08167655A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH08167655A
Application number: JP6307308A
Authority: JP
Inventors: Masataka Minami; 正隆南; Nagatoshi Ooki; 長斗司大木; Hiroshi Ishida; 浩石田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1994-12-12
Filing date: 1994-12-12
Publication date: 1996-06-25

Abstract

(57)【要約】【目的】高性能な論理回路と高集積メモリセルとを一
つのチップ内に集積した半導体集積回路装置を提供す
る。【構成】論理回路は、短チャネルで高い性能が得られ
る表面チャネル型のｎチャネルＭＯＳＦＥＴとｐチャネ
ルＭＯＳＦＥＴで構成する。メモリセルは、メモリセル
面積を最小にするため、ｎチャネルＭＯＳＦＥＴとｐチ
ャネルＭＯＳＦＥＴは同一の導電性のゲート電極のＭＯ
ＳＦＥＴで構成して、ｎチャネルＭＯＳＦＥＴとｐチャ
ネルＭＯＳＦＥＴのゲート電極を直接接続する。【効果】製造プロセスを複雑にすることなく高性能な
論理回路と高集積なフルＣＭＯＳ型メモリセルアレイを
同一チップ内に集積できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に係わり、特に、６つのＭＯＳＦＥＴ
で構成された、いわゆる、フルＣＭＯＳ型のメモリセル
を用いたスタティックＲＡＭ、および、フルＣＭＯＳ型
のメモリセルを用いたスタティックＲＡＭを内蔵する論
理ＬＳＩ、および、それらの製造方法に関する。

【０００２】

【従来の技術】高集積のスタティックＲＡＭのメモリセ
ルは、２つのトランスファＭＯＳＦＥＴ、２つのドライ
バＭＯＳＦＥＴと、２つの多結晶シリコンで形成される
抵抗素子またはＭＯＳＦＥＴによって構成される、いわ
ゆる４ＭＯＳＦＥＴ型のメモリセルが主流である。４Ｍ
ＯＳＦＥＴ型のメモリセルは、シリコン基板上にはｎチ
ャネルＭＯＳＦＥＴであるトランスファＭＯＳＦＥＴと
ドライバＭＯＳＦＥＴのみ形成し、多結晶シリコン素子
はそれらのＭＯＳＦＥＴの上に積層させるためメモリセ
ル面積を小さく設計でき、高集積メモリに適している。

【０００３】一方、２つのトランスファＭＯＳＦＥＴ、
２つのドライバＭＯＳＦＥＴと、２つの負荷ＭＯＳＦＥ
Ｔによって構成される、いわゆるフルＣＭＯＳ型のメモ
リセルは、シリコン基板上にｎチャネルＭＯＳＦＥＴで
あるトランスファＭＯＳＦＥＴとドライバＭＯＳＦＥＴ
およびｐチャネルＭＯＳＦＥＴである負荷ＭＯＳＦＥＴ
を形成するため、メモリセル面積は大きくるが、製造プ
ロセスが簡単であり、全てアクティブ素子で形成されて
いるために低電圧でも安定に動作するという特徴があ
る。

【０００４】フルＣＭＯＳ型のメモリセルは、製造プロ
セスが簡単であることから、プロセッサなどと同じチッ
プ上にのせた、いわゆるオンチップメモリのメモリセル
として使用されている。また、近年は、大規模集積回路
（ＬＳＩ）において、集積度や動作速度の向上による消
費電力の増大を抑さえるために、電源電圧を低くするこ
とが考えられており、低電源電圧でも動作するフルＣＭ
ＯＳ型メモリセルが使用されるようになってきている。

【０００５】ところで、従来は、一般的にＭＯＳＦＥＴ
のゲート電極にはｎ型の多結晶シリコンを用いる、いわ
ゆる単極性ゲート電極が使われてきた。ｎ型多結晶シリ
コンゲート電極のＭＯＳＦＥＴは、ｎチャネルＭＯＳＦ
ＥＴは表面チャネル型であり、ｐチャネルＭＯＳＦＥＴ
は埋込みチャネル型である。ところが、埋込みチャネル
型のＭＯＳＦＥＴは表面チャネル型のＭＯＳＦＥＴに比
べて短チャネル効果が大きく、とくに０．３μｍ以下の
ゲート長のｐチャネルＭＯＳＦＥＴを実現しようとする
と表面チャネル型にする必要がある。すなわち、将来の
微細加工レベルが０．３μｍ以下の高性能ＬＳＩでは、
ｎチャネルＭＯＳＦＥＴはｎ型多結晶シリコンゲート電
極、ｐチャネルＭＯＳＦＥＴはｐ型多結晶シリコンゲー
ト電極を用いる、いわゆる両極性ゲート電極にする必要
がある。したがって、メモリセルもこの両極性ゲート電
極に対応する必要がある。

【０００６】フルＣＭＯＳ型メモリセルの場合、メモリ
セル内にｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴの両方があり、両者のゲート電極を接続する必要が
ある。従来のｎ型多結晶シリコンゲート電極のみを使用
する場合は、両者を共通の一本のゲート電極にして接続
するのが一般的である。しかし、両極性ゲート電極の場
合、両者を共通の一本のゲート電極にすると、ｎ型とｐ
型の多結晶シリコンが接続されることになり、ｐｎ接合
ができたり、あるいはｐ型の不純物とｎ型の不純物が多
結晶シリコン内を相互拡散してお互いのＭＯＳＦＥＴの
特性に悪影響を与える恐れがある。

【０００７】また、この悪影響を避けるため、両者を別
々のゲート電極にすると、両者を接続するための配線領
域が必要になり、メモリセル面積が大きくなる。

【０００８】これらの影響を抑制したフルＣＭＯＳ型メ
モリセルとして、アイイーアイシーイートランザクシ
ョンズオンエレクトロニクス（ＩＥＩＣＥＴＲ
ＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＩＣ
Ｓ），ＶＯＬ．Ｅ７７ーＣ，ｐｐ．１３８５ー１３９
４，１９９４に述べられているメモリセルがある。この
メモリセルは、メモリセル内のｎ型多結晶シリコンゲー
ト電極とｐ型多結晶シリコンゲート電極を共通の一本の
ゲート電極にしたものであるが、多結晶シリコンの上に
非晶質シリコンを堆積し、６００℃８時間のアニールを
加えることにより非晶質シリコンを粒径が大きな多結晶
シリコンに結晶化して、ｐ型の不純物とｎ型の不純物の
相互拡散を抑制したものである。この技術によれば、ｎ
型多結晶シリコンゲート電極とｐ型多結晶シリコンゲー
ト電極の直接接続が可能である。

【０００９】

【発明が解決しようとする課題】しかしながら、前述の
従来技術によるメモリセルでは、非晶質シリコンを結晶
化して粒径が大きな多結晶シリコンにするのに６００
℃、８時間という長時間のアニールが必要であるため、
スループットが悪くプロセスコストが高くなるという問
題点がある。

【００１０】それに加えて、多結晶シリコンの上に非晶
質シリコンを堆積するので、ゲート電極が厚くなり、と
くに０．３μｍ以下の微細なゲート長の場合、アスペク
ト比が大きくなって加工が困難になるという問題もあ
る。たとえば、多結晶シリコンとシリサイドの積層でゲ
ート電極を形成する場合、多結晶シリコンの厚さは５０
ｎｍ程度、シリサイドの厚さは１００ｎｍ程度で、ゲー
ト電極の厚さは合わせて１５０ｎｍ程度であるが、前述
の従来技術ではこれらに加えて非晶質シリコンの厚さが
加わる。結晶の粒径を大きくするには少なくとも１００
ｎｍ程度の非晶質シリコンの厚さが必要なので、ゲート
電極の厚さは合わせて２５０ｎｍ程度になる。

【００１１】ところで、メモリは、メモリセルアレイと
そのメモリセルを選択して情報を読み書きする論理回路
部で構成される。また、フルＣＭＯＳ型メモリセルはマ
イクロプロセシングユニット（ＭＰＵ）などのように、
メモリと他の論理回路を同一チップ上に搭載する、いわ
ゆるオンチップメモリに適用されることも多い。

【００１２】これらの論理回路部とメモリセルではＭＯ
ＳＦＥＴの性能に対する要求は違う。すなわち、論理回
路部のＭＯＳＦＥＴは拡散層の寄生容量などを小さくし
て高速化を図る必要があるが、メモリセルのＭＯＳＦＥ
Ｔは逆にソフトエラー耐量向上のために寄生容量を大き
くするのが望ましい。また、将来低電源電圧化された場
合、論理回路部のＭＯＳＦＥＴはしきい電圧を低くして
高速化を図る必要があるが、メモリセルのＭＯＳＦＥＴ
はしきい電圧を低くするとオフ時のリーク電流が大きく
なって消費電力が増大するという問題を有する。前述の
従来技術ではこの点に関しても考慮がされていない。

【００１３】このように、前述のメモリセル技術では、
製造する際のスループットや加工性、および、論理回路
の高速化とメモリのソフトエラー耐量向上や低電力化の
両立について十分考慮されておらず、実際に大規模な集
積回路に適用するのは困難であるという問題を有してい
た。

【００１４】本発明の目的は、前述の問題点を除去し、
高い集積度を有するメモリセルアレイと高速動作する回
路とを簡単なプロセスで同一基板上に実現する半導体集
積回路装置を提供することにある。

【００１５】また、本発明の他の目的は、前記半導体集
積回路装置の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の手段として、半導体集積回路装置
において、半導体基板に形成された第１の第１導電型Ｍ
ＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴと
で構成され、前記第１の第１導電型ＭＯＳＦＥＴと前記
第１の第２導電型ＭＯＳＦＥＴのゲート電極が同一の導
電型であるメモリセルアレイと、半導体基板に形成され
た第２の第１導電型ＭＯＳＦＥＴ、および、第２の第２
導電型ＭＯＳＦＥＴとで構成され、前記第２の第１導電
型ＭＯＳＦＥＴと前記第２の第２導電型ＭＯＳＦＥＴの
ゲート電極が相補の導電型である論理回路とを、少なく
とも具える。

【００１７】前記目的を達成するために、本発明は、第
２の手段として、半導体集積回路装置において、半導体
基板に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第２導電型ＭＯＳＦＥＴとで構成され、前記
第１の第１導電型ＭＯＳＦＥＴが表面チャネル型であ
り、前記第１の第２導電型ＭＯＳＦＥＴが埋込みチャネ
ル型であるメモリセルアレイと、半導体基板に形成され
た第２の第１導電型ＭＯＳＦＥＴ、および、第２の第２
導電型ＭＯＳＦＥＴとで構成され、前記第２の第１導電
型ＭＯＳＦＥＴと前記第２の第２導電型ＭＯＳＦＥＴが
共に表面チャネル型である論理回路とを、少なくとも具
える。

【００１８】前記目的を達成するために、本発明は、第
３の手段として、半導体集積回路装置において、半導体
基板に形成された第１導電型のゲート電極を持つ、２つ
の第１導電型のトランスファＭＯＳＦＥＴおよび２つの
第１導電型のドライバＭＯＳＦＥＴおよび２つの第２導
電型の負荷ＭＯＳＦＥＴとで構成されるメモリセル複数
個よりなるメモリセルアレイと、少なくとも第１導電型
のゲート電極を持つ第１導電型のＭＯＳＦＥＴおよび第
２導電型のゲート電極を持つ第２導電型のＭＯＳＦＥＴ
を構成要素として持つ論理回路とを、少なくとも備え
る。

【００１９】前記目的を達成するために、本発明は、第
４の手段として、半導体集積回路装置において、半導体
基板に形成された２つの表面チャネル型の第１導電型ト
ランスファＭＯＳＦＥＴおよび２つの表面チャネル型の
第１導電型ドライバＭＯＳＦＥＴおよび２つの埋込みチ
ャネル型の第２導電型負荷ＭＯＳＦＥＴとで構成される
メモリセル複数個よりなるメモリセルアレイと、少なく
とも表面チャネル型の第１導電型ＭＯＳＦＥＴおよび表
面チャネル型の第２導電型ＭＯＳＦＥＴを構成要素とし
て持つ論理回路とを、少なくとも備える。

【００２０】前記目的を達成するために、本発明は、第
５の手段として、半導体基板内の第１の第２導電型の領
域に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第１導電型の領域に形成された第１の第２導
電型ＭＯＳＦＥＴとで構成され、前記第１の第１導電型
ＭＯＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲ
ート電極が第１導電型であるメモリセルアレイと、半導
体基板内の第２の第２導電型の領域に形成された第２の
第１導電型ＭＯＳＦＥＴ、および、第２の第１導電型の
領域に形成された第２の第２導電型ＭＯＳＦＥＴとで構
成され、前記第２の第１導電型ＭＯＳＦＥＴのゲート電
極が第１導電型であり、前記第２の第２導電型ＭＯＳＦ
ＥＴのゲート電極が第２導電型である論理回路とを、少
なくとも具備する、半導体集積回路装置の製造方法にお
いて、前記第１および第２の第２導電型の領域をパター
ニングして第１のホトレジスト領域を形成するための第
１のホト工程と、前記第１のホトレジスト領域をマスク
として前記第１および第２の第２導電型の領域を形成す
るための第１のイオン打ち込み工程と、前記第１の第１
導電型の領域をパターニングして第２のホトレジスト領
域を形成するための第２のホト工程と、前記第２のホト
レジスト領域をマスクとして前記第１の第１導電型の領
域を形成するための第２のイオン打ち込み工程と、前記
第２の第１導電型の領域をパターニングして第３のホト
レジスト領域を形成するための第３のホト工程と、前記
第３のホトレジスト領域をマスクとして前記第２の第１
導電型の領域を形成するための第３のイオン打ち込み工
程と、前記第１および第２の第１導電型ＭＯＳＦＥＴ、
および、第１の第２導電型ＭＯＳＦＥＴの第１導電型の
ゲート電極の領域をパターニングして第２のホトレジス
ト領域を形成するための第４のホト工程と、前記第４の
ホトレジスト領域をマスクとして前記第１および第２の
第１導電型ＭＯＳＦＥＴ、および、第１の第２導電型Ｍ
ＯＳＦＥＴの第１導電型のゲート電極を形成するための
第４のイオン打ち込み工程と、前記第２の第２導電型Ｍ
ＯＳＦＥＴの第２導電型のゲート電極の領域をパターニ
ングして第５のホトレジスト領域を形成するための第５
のホト工程と、前記第５のホトレジスト領域をマスクと
して前記第２の第２導電型ＭＯＳＦＥＴの第２導電型の
ゲート電極を形成するための第５のイオン打ち込み工程
とを、少なくとも具える。

【００２１】前記目的を達成するために、本発明は、第
６の手段として、半導体基板内の第１の第２導電型の領
域に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第１導電型の領域に形成された第１の第２導
電型ＭＯＳＦＥＴとで構成され、前記第１の第１導電型
ＭＯＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲ
ート電極が第１導電型であるメモリセルアレイと、半導
体基板内の第２の第２導電型の領域に形成された第２の
第１導電型ＭＯＳＦＥＴ、および、第２の第１導電型の
領域に形成された第２の第２導電型ＭＯＳＦＥＴとで構
成され、前記第２の第１導電型ＭＯＳＦＥＴのゲート電
極が第１導電型であり、前記第２の第２導電型ＭＯＳＦ
ＥＴのゲート電極が第２導電型である論理回路とを、少
なくとも具備する、半導体集積回路装置の製造方法にお
いて、前記第１および第２の第２導電型の領域をパター
ニングして第１のホトレジスト領域を形成するための第
１のホト工程と、前記第１のホトレジスト領域をマスク
として前記第１の第１導電型ＭＯＳＦＥＴ、および、前
記第２の第１導電型ＭＯＳＦＥＴのしきい電圧を調整す
るための第１のイオン打ち込み工程と、前記第１の第１
導電型の領域をパターニングして第２のホトレジスト領
域を形成するための第２のホト工程と、前記第２のホト
レジスト領域をマスクとして前記第１の第２導電型ＭＯ
ＳＦＥＴのしきい電圧を調整するための第２のイオン打
ち込み工程と、前記第２の第１導電型の領域をパターニ
ングして第３のホトレジスト領域を形成するための第３
のホト工程と、前記第３のホトレジスト領域をマスクと
して前記第２の第２導電型ＭＯＳＦＥＴのしきい電圧を
調整するための第３のイオン打ち込み工程と、前記第１
および第２の第１導電型ＭＯＳＦＥＴ、および、第１の
第２導電型ＭＯＳＦＥＴの第１導電型のゲート電極の領
域をパターニングして第２のホトレジスト領域を形成す
るための第４のホト工程と、前記第４のホトレジスト領
域をマスクとして前記第１および第２の第１導電型ＭＯ
ＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴの第
１導電型のゲート電極を形成するための第４のイオン打
ち込み工程と、前記第２の第２導電型ＭＯＳＦＥＴの第
２導電型のゲート電極の領域をパターニングして第５の
ホトレジスト領域を形成するための第５のホト工程と、
前記第５のホトレジスト領域をマスクとして前記第２の
第２導電型ＭＯＳＦＥＴの第２導電型のゲート電極を形
成するための第５のイオン打ち込み工程とを、少なくと
も具える。

【００２２】前記目的を達成するために、本発明は、第
７の手段として、半導体基板内の第１の第２導電型の領
域に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第１導電型の領域に形成された第１の第２導
電型ＭＯＳＦＥＴとで構成され、前記第１の第１導電型
ＭＯＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲ
ート電極が第１導電型であるメモリセルアレイと、半導
体基板内の第２の第２導電型の領域に形成された第２の
第１導電型ＭＯＳＦＥＴ、および、第２の第１導電型の
領域に形成された第２の第２導電型ＭＯＳＦＥＴとで構
成され、前記第２の第１導電型ＭＯＳＦＥＴのゲート電
極が第１導電型であり、前記第２の第２導電型ＭＯＳＦ
ＥＴのゲート電極が第２導電型である第２の回路とを、
少なくとも具備する、半導体集積回路装置の製造方法に
おいて、前記第１および第２の第２導電型の領域をパタ
ーニングして第１のホトレジスト領域を形成するための
第１のホト工程と、前記第１のホトレジスト領域をマス
クとして、前記第１および第２の第２導電型の領域を形
成するための第１のイオン打ち込み工程、および、前記
第１の第１導電型ＭＯＳＦＥＴおよび前記第２の第１導
電型ＭＯＳＦＥＴのしきい電圧を調整するための第２の
イオン打ち込み工程と、前記第１の第１導電型の領域を
パターニングして第２のホトレジスト領域を形成するた
めの第２のホト工程と、前記第２のホトレジスト領域を
マスクとして、前記第１の第１導電型の領域を形成する
ための第３のイオン打ち込み工程、および、前記第１の
第２導電型ＭＯＳＦＥＴのしきい電圧を調整するための
第４のイオン打ち込み工程と、前記第２の第１導電型の
領域をパターニングして第３のホトレジスト領域を形成
するための第３のホト工程と、前記第３のホトレジスト
領域をマスクとして、前記第２の第１導電型の領域を形
成するための第５のイオン打ち込み工程、および、前記
第２の第２導電型ＭＯＳＦＥＴのしきい電圧を調整する
ための第６のイオン打ち込み工程と、前記第１および第
２の第１導電型ＭＯＳＦＥＴ、および、第１の第２導電
型ＭＯＳＦＥＴの第１導電型のゲート電極の領域をパタ
ーニングして第２のホトレジスト領域を形成するための
第４のホト工程と、前記第４のホトレジスト領域をマス
クとして前記第１および第２の第１導電型ＭＯＳＦＥ
Ｔ、および、第１の第２導電型ＭＯＳＦＥＴの第１導電
型のゲート電極を形成するための第７のイオン打ち込み
工程と、前記第２の第２導電型ＭＯＳＦＥＴの第２導電
型のゲート電極の領域をパターニングして第５のホトレ
ジスト領域を形成するための第５のホト工程と、前記第
５のホトレジスト領域をマスクとして前記第２の第２導
電型ＭＯＳＦＥＴの第２導電型のゲート電極を形成する
ための第８のイオン打ち込み工程とを、少なくとも具え
る。

【００２３】前記目的を達成するために、本発明は、第
８の手段として、半導体基板内の第１の第２導電型の領
域に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第１導電型の領域に形成された第１の第２導
電型ＭＯＳＦＥＴとで構成され、前記第１の第１導電型
ＭＯＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲ
ート電極が第１導電型であるメモリセルアレイと、半導
体基板内の第２の第２導電型の領域に形成された第２の
第１導電型ＭＯＳＦＥＴ、および、第２の第１導電型の
領域に形成された第２の第２導電型ＭＯＳＦＥＴとで構
成され、前記第２の第１導電型ＭＯＳＦＥＴのゲート電
極が第１導電型であり、前記第２の第２導電型ＭＯＳＦ
ＥＴのゲート電極が第２導電型である論理回路とを、少
なくとも具備する、半導体集積回路装置の製造方法にお
いて、前記第１の第２導電型の領域をパターニングして
第１のホトレジスト領域を形成するための第１のホト工
程と、前記第１のホトレジスト領域をマスクとして前記
第１第２導電型の領域を形成するための第１のイオン打
ち込み工程と、前記第２の第２導電型の領域をパターニ
ングして第１のホトレジスト領域を形成するための第２
のホト工程と、前記第２のホトレジスト領域をマスクと
して前記第２第２導電型の領域を形成するための第２の
イオン打ち込み工程と、前記第１の第１導電型の領域を
パターニングして第３のホトレジスト領域を形成するた
めの第３のホト工程と、前記第３のホトレジスト領域を
マスクとして前記第１の第１導電型の領域を形成するた
めの第３のイオン打ち込み工程と、前記第２の第１導電
型の領域をパターニングして第４のホトレジスト領域を
形成するための第４のホト工程と、前記第３のホトレジ
スト領域をマスクとして前記第２の第１導電型の領域を
形成するための第４のイオン打ち込み工程と、前記第１
および第２の第１導電型ＭＯＳＦＥＴ、および、第１の
第２導電型ＭＯＳＦＥＴの第１導電型のゲート電極の領
域をパターニングして第２のホトレジスト領域を形成す
るための第５のホト工程と、前記第５のホトレジスト領
域をマスクとして前記第１および第２の第１導電型ＭＯ
ＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴの第
１導電型のゲート電極を形成するための第５のイオン打
ち込み工程と、前記第２の第２導電型ＭＯＳＦＥＴの第
２導電型のゲート電極の領域をパターニングして第６の
ホトレジスト領域を形成するための第６のホト工程と、
前記第５のホトレジスト領域をマスクとして前記第２の
第２導電型ＭＯＳＦＥＴの第２導電型のゲート電極を形
成するための第６のイオン打ち込み工程とを、少なくと
も具える。

【００２４】前記目的を達成するために、本発明は、第
９の手段として、半導体基板内の第１の第２導電型の領
域に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第１導電型の領域に形成された第１の第２導
電型ＭＯＳＦＥＴとで構成され、前記第１の第１導電型
ＭＯＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲ
ート電極が第１導電型であるメモリセルアレイと、半導
体基板内の第２の第２導電型の領域に形成された第２の
第１導電型ＭＯＳＦＥＴ、および、第２の第１導電型の
領域に形成された第２の第２導電型ＭＯＳＦＥＴとで構
成され、前記第２の第１導電型ＭＯＳＦＥＴのゲート電
極が第１導電型であり、前記第２の第２導電型ＭＯＳＦ
ＥＴのゲート電極が第２導電型である論理回路とを、少
なくとも具備する半導体集積回路装置の製造方法におい
て、前記第１の第２導電型の領域をパターニングして第
１のホトレジスト領域を形成するための第１のホト工程
と、前記第１のホトレジスト領域をマスクとして前記第
１の第１導電型ＭＯＳＦＥＴのしきい電圧を調整するた
めの第１のイオン打ち込み工程と、前記第２の第２導電
型の領域をパターニングして第２のホトレジスト領域を
形成するための第２のホト工程と、前記第２のホトレジ
スト領域をマスクとして前記第２の第１導電型ＭＯＳＦ
ＥＴのしきい電圧を調整するための第２のイオン打ち込
み工程と、前記第１の第１導電型の領域をパターニング
して第３のホトレジスト領域を形成するための第３のホ
ト工程と、前記第３のホトレジスト領域をマスクとして
前記第１の第２導電型ＭＯＳＦＥＴのしきい電圧を調整
するための第３のイオン打ち込み工程と、前記第２の第
１導電型の領域をパターニングして第４のホトレジスト
領域を形成するための第４のホト工程と、前記第４のホ
トレジスト領域をマスクとして前記第２の第２導電型Ｍ
ＯＳＦＥＴのしきい電圧を調整するための第４のイオン
打ち込み工程と、前記第１および第２の第１導電型ＭＯ
ＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴの第
１導電型のゲート電極の領域をパターニングして第２の
ホトレジスト領域を形成するための第５のホト工程と、
前記第５のホトレジスト領域をマスクとして前記第１お
よび第２の第１導電型ＭＯＳＦＥＴ、および、第１の第
２導電型ＭＯＳＦＥＴの第１導電型のゲート電極を形成
するための第５のイオン打ち込み工程と、前記第２の第
２導電型ＭＯＳＦＥＴの第２導電型のゲート電極の領域
をパターニングして第６のホトレジスト領域を形成する
ための第６のホト工程と、前記第５のホトレジスト領域
をマスクとして前記第２の第２導電型ＭＯＳＦＥＴの第
２導電型のゲート電極を形成するための第６のイオン打
ち込み工程とを、少なくとも具える。

【００２５】前記目的を達成するために、本発明は、第
１０の手段として、半導体基板内の第１の第２導電型の
領域に形成された第１の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第１導電型の領域に形成された第１の第２導
電型ＭＯＳＦＥＴとで構成され、前記第１の第１導電型
ＭＯＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲ
ート電極が第１導電型であるメモリセルアレイと、半導
体基板内の第２の第２導電型の領域に形成された第２の
第１導電型ＭＯＳＦＥＴ、および、第２の第１導電型の
領域に形成された第２の第２導電型ＭＯＳＦＥＴとで構
成され、前記第２の第１導電型ＭＯＳＦＥＴのゲート電
極が第１導電型であり、前記第２の第２導電型ＭＯＳＦ
ＥＴのゲート電極が第２導電型である論理回路とを、少
なくとも具備する、半導体集積回路装置の製造方法にお
いて、前記第１の第２導電型の領域をパターニングして
第１のホトレジスト領域を形成するための第１のホト工
程と、前記第１のホトレジスト領域をマスクとして、前
記第１の第２導電型の領域を形成するための第１のイオ
ン打ち込み工程、および、前記第１の第１導電型ＭＯＳ
ＦＥＴのしきい電圧を調整するための第２のイオン打ち
込み工程と、前記第２の第２導電型の領域をパターニン
グして第２のホトレジスト領域を形成するための第２の
ホト工程と、前記第２のホトレジスト領域をマスクとし
て、前記第２の第２導電型の領域を形成するための第３
のイオン打ち込み工程、および、前記第２の第１導電型
ＭＯＳＦＥＴのしきい電圧を調整するための第４のイオ
ン打ち込み工程と、前記第１の第１導電型の領域をパタ
ーニングして第３のホトレジスト領域を形成するための
第３のホト工程と、前記第３のホトレジスト領域をマス
クとして、前記第１の第１導電型の領域を形成するため
の第５のイオン打ち込み工程、および、前記第１の第２
導電型ＭＯＳＦＥＴのしきい電圧を調整するための第６
のイオン打ち込み工程と、前記第２の第１導電型の領域
をパターニングして第４のホトレジスト領域を形成する
ための第４のホト工程と、前記第４のホトレジスト領域
をマスクとして、前記第２の第１導電型の領域を形成す
るための第７のイオン打ち込み工程、および、前記第２
の第２導電型ＭＯＳＦＥＴのしきい電圧を調整するため
の第８のイオン打ち込み工程と、前記第１および第２の
第１導電型ＭＯＳＦＥＴ、および、第１の第２導電型Ｍ
ＯＳＦＥＴの第１導電型のゲート電極の領域をパターニ
ングして第２のホトレジスト領域を形成するための第５
のホト工程と、前記第５のホトレジスト領域をマスクと
して前記第１および第２の第１導電型ＭＯＳＦＥＴ、お
よび、第１の第２導電型ＭＯＳＦＥＴの第１導電型のゲ
ート電極を形成するための第９のイオン打ち込み工程
と、前記第２の第２導電型ＭＯＳＦＥＴの第２導電型の
ゲート電極の領域をパターニングして第６のホトレジス
ト領域を形成するための第６のホト工程と、前記第５の
ホトレジスト領域をマスクとして前記第２の第２導電型
ＭＯＳＦＥＴの第２導電型のゲート電極を形成するため
の第１０のイオン打ち込み工程とを、少なくとも具え
る。

【００２６】

【作用】前記第１乃至第４の手段によれば、論理回路を
構成するＭＯＳＦＥＴは短チャネルで高い性能が得られ
る表面チャネル型であり、一方、メモリセルのＭＯＳＦ
ＥＴは同一の導電性のゲート電極であるので直接接続し
てもｐｎ接合ができたりあるいはｐ型の不純物とｎ型の
不純物が多結晶シリコン内を相互拡散してお互いのＭＯ
ＳＦＥＴの特性変動を引き起こすなどの問題は全く無
い。したがって、これらの手段により、製造プロセスを
複雑にすることなく高性能な論理回路と高集積なフルＣ
ＭＯＳ型メモリセルアレイを同一チップ内に集積でき
る。

【００２７】前記第５の手段によれば、表面チャネル型
ＭＯＳＦＥＴと埋込みチャネル型ＭＯＳＦＥＴのウエル
を別々のイオン打込み工程で形成するので、それぞれの
ＭＯＳＦＥＴに対して最適なウエルプロファイルが得ら
れる。したがって、本手段により、ホト工程とイオン打
込み工程の追加のみで特別な製造プロセスを用いること
なく、高性能な論理回路と高集積なフルＣＭＯＳ型メモ
リセルアレイを同一チップ内に集積した半導体集積回路
装置に好適な製造方法が得られる。

【００２８】前記第６の手段によれば、表面チャネル型
ＭＯＳＦＥＴと埋込みチャネル型ＭＯＳＦＥＴのしきい
電圧調整のためのイオン打込みを別々のイオン打込み工
程で形成するので、それぞれのＭＯＳＦＥＴに対して最
適なしきい電圧が得られる。したがって、本手段によ
り、ホト工程とイオン打込み工程の追加のみで特別な製
造プロセスを用いることなく、高性能な論理回路と高集
積なフルＣＭＯＳ型メモリセルアレイを同一チップ内に
集積した半導体集積回路装置に好適な製造方法が得られ
る。

【００２９】前記第７の手段によれば、表面チャネル型
ＭＯＳＦＥＴと埋込みチャネル型ＭＯＳＦＥＴのウエル
およびしきい電圧調整のためのイオン打込みを共通のホ
ト工程かつ別々のイオン打込み工程で形成するので、そ
れぞれのＭＯＳＦＥＴに対して最適なウエルプロファイ
ルおよびしきい電圧が、最小限のプロセス工程数の増加
で得られる。したがって、本手段により、ホト工程とイ
オン打込み工程の追加のみで特別な製造プロセスを用い
ることなく、高性能な論理回路と高集積なフルＣＭＯＳ
型メモリセルアレイを同一チップ内に集積した半導体集
積回路装置に好適な製造方法が得られる。

【００３０】前記第８の手段によれば、論理回路を構成
するＭＯＳＦＥＴとメモリセルのＭＯＳＦＥＴのウエル
を別々のイオン打込み工程で形成するので、それぞれの
ＭＯＳＦＥＴに対して最適なウエルプロファイルが得ら
れる。したがって、本手段により、ホト工程とイオン打
込み工程の追加のみで特別な製造プロセスを用いること
なく、高性能な論理回路と高集積かつ信頼性の高いフル
ＣＭＯＳ型メモリセルアレイを同一チップ内に集積した
半導体集積回路装置に好適な製造方法が得られる。

【００３１】前記第９の手段によれば、論理回路を構成
するＭＯＳＦＥＴとメモリセルのＭＯＳＦＥＴのしきい
電圧調整のためのイオン打込みを別々のイオン打込み工
程で形成するので、それぞれのＭＯＳＦＥＴに対して最
適なしきい電圧が得られる。したがって、本手段によ
り、ホト工程とイオン打込み工程の追加のみで特別な製
造プロセスを用いることなく、高性能な論理回路と高集
積かつ信頼性の高いフルＣＭＯＳ型メモリセルアレイを
同一チップ内に集積した半導体集積回路装置に好適な製
造方法が得られる。

【００３２】前記第１０の手段によれば、論理回路を構
成するＭＯＳＦＥＴとメモリセルのＭＯＳＦＥＴのウエ
ルおよびしきい電圧調整のためのイオン打込みを共通の
ホト工程かつ別々のイオン打込み工程で形成するので、
それぞれのＭＯＳＦＥＴに対して最適なウエルプロファ
イルおよびしきい電圧が、最小限のプロセス工程数の増
加で得られる。したがって、本手段により、ホト工程と
イオン打込み工程の追加のみで特別な製造プロセスを用
いることなく、高性能な論理回路と高集積かつ信頼性の
高いフルＣＭＯＳ型メモリセルアレイを同一チップ内に
集積した半導体集積回路装置に好適な製造方法が得られ
る。

【００３３】

【実施例】図１および図２は、本発明に係わる半導体集
積回路装置の第１の実施例を示す断面図であり、論理回
路とメモリセルのＭＯＳＦＥＴの断面を模式的に示して
いる。図１は、ＭＯＳＦＥＴのゲートに添った断面であ
り、図２はゲートと垂直方向の断面の模式図である。

【００３４】図１および２において、１はｎ型基板、１
１は論理回路部のｐウエル、１２は論理回路部のｎウエ
ル、１３はメモリセルのｐウエル、１４はメモリセルの
ｎウエル、２１はフィールド酸化膜、２２はゲート酸化
膜、２３は層間絶縁膜、３１、３３はｎ型多結晶シリコ
ンゲート電極、３２はｐ型多結晶シリコンゲート電極、
５１はｐ型拡散層、６１、６２、６５、６６はｎ型ソー
ス・ドレイン拡散層、６３，６４，６７，６８はｐ型ソ
ース・ドレイン拡散層、９１は金属配線である。

【００３５】本実施例において、論理回路を構成するｎ
チャネルＭＯＳＦＥＴのゲート電極３１はｎ型多結晶シ
リコン、ｐチャネルＭＯＳＦＥＴのゲート電極３２はｐ
型多結晶シリコンで形成されている。一方、メモリセル
のｎチャネルＭＯＳＦＥＴのゲート電極とメモリセルの
ｐチャネルＭＯＳＦＥＴのゲート電極は共通のｎ型多結
晶シリコン３３で形成されている。すなわち、回路の高
速性が必要とされる論理回路には表面チャネル型のＭＯ
ＳＦＥＴを用い、高集積性が要求されるメモリセルには
表面チャネル型ｎチャネルＭＯＳＦＥＴと埋込みチャネ
ル型ｐチャネルＭＯＳＦＥＴを用いている。

【００３６】一般に、表面チャネル型のＭＯＳＦＥＴの
方が容易に短チャネル化が可能で、電流が高く高性能な
ものが得られ、埋込みチャネル型のＭＯＳＦＥＴは短チ
ャネル化が難しい。

【００３７】本実施例の場合、論理回路には高性能な表
面チャネル型ＭＯＳＦＥＴのみを用いているので高速動
作が可能である。しかし、通常、ｎチャネルＭＯＳＦＥ
Ｔのゲート電極とｐチャネルＭＯＳＦＥＴのゲート電極
は電気的に接続して用いるが、両者とも表面チャネル型
であり、ｎチャネルＭＯＳＦＥＴのゲート電極はｎ型多
結晶シリコン、ｐチャネルＭＯＳＦＥＴのゲート電極は
ｐ型多結晶シリコンであるので直接接続するとＭＯＳＦ
ＥＴの特性に影響を与える恐れがある。すなわち、不純
物が相互拡散して実効的にゲート電極中の不純物濃度が
下がり、ＭＯＳＦＥＴのしきい電圧が変動したり、ゲー
ト電極が空乏化して電流が小さくなることが懸念され
る。そのため、図１に示すように、直接接続することは
避け金属配線９１で接続する。論理回路は高集積性がメ
モリセルほどは要求されないため金属配線での接続領域
を設けることは十分可能である。

【００３８】一方、メモリセルには表面チャネル型ｎチ
ャネルＭＯＳＦＥＴと埋込みチャネル型ｐチャネルＭＯ
ＳＦＥＴを用いており、どちらもゲート電極はｎ型多結
晶シリコンである。ゲート電極が同じｎ型多結晶シリコ
ンであるので、メモリセルでは図１に示すようにゲート
電極を直接接続して共通の多結晶シリコンゲート電極３
３を形成できる。そのため、論理回路と違って金属配線
での接続領域は不必要であるためメモリセル面積は小さ
くできる。

【００３９】ｐチャネルＭＯＳＦＥＴは埋込みチャネル
型であるため、論理回路で用いている表面チャネル型ほ
ど高電流なものあるいは短チャネルなものはできない。
しかし、メモリセルのｐチャネルＭＯＳＦＥＴは、メモ
リセルのノードに蓄積された電荷がリーク電流により失
われるのを電源から補償するための負荷として用いられ
るだけであり、高性能なものは要求されない。そこで、
ウエルの不純物濃度を論理回路部のウエルの不純物濃度
よりも高くして、しきい電圧を高く、電流は低くして、
短チャネル効果を改善するなどの手段により、本実施例
は実現できる。

【００４０】以上のように、本実施例によれば、論理回
路を構成するｎチャネルＭＯＳＦＥＴとｐチャネルＭＯ
ＳＦＥＴは短チャネルで高い性能が得られる表面チャネ
ル型であり、一方、メモリセルのｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴは同一の導電性のｎ型ゲー
ト電極であり直接接続できるので、高性能な論理回路と
高集積なフルＣＭＯＳ型メモリセルアレイを同一チップ
内に集積した半導体集積回路装置が得られる。また、直
接接続するのは同一の導電性のゲート電極であるので、
ｐｎ接合ができたりあるいはｐ型の不純物とｎ型の不純
物が多結晶シリコン内を相互拡散してお互いのＭＯＳＦ
ＥＴの特性変動を引き起こすなどの問題は全く無く、製
造プロセスを複雑にすることはない。

【００４１】図３および図４は、本発明に係わる半導体
集積回路装置の第２の実施例を示す断面図であり、論理
回路とメモリセルのＭＯＳＦＥＴの断面を模式的に示し
ている。図３は、ＭＯＳＦＥＴのゲートに添った断面で
あり、図４はゲートと垂直方向の断面の模式図である。

【００４２】図３および４において、４１，４２，４３
はタングステンシリサイドであり、その他、図１および
図２に示す構成要素と同じ構成要素には同じ符号を付け
ている。

【００４３】第１の実施例と違う点は、ゲート電極が多
結晶シリコンとタングステンシリサイドを積層したいわ
ゆるポリサイドゲートである点である。ポリサイドゲー
トにすることによりゲート電極の抵抗が小さくなり、高
濃度に不純物をドープした多結晶シリコンのゲート電極
のシート抵抗は大体７００〜１０００Ω／□程度である
のに対し、ポリサイドゲートでは３０Ω／□程度にでき
る。

【００４４】とくにメモリセルの場合、トランスファＭ
ＯＳＦＥＴのゲート電極はワード線の配線としても用い
られ、数十μｍ毎に金属配線によりシャントする方式を
取るのが一般的である。そのため、高速動作させようと
した場合、ゲート電極の抵抗を低くする必要があり、ポ
リサイドゲートがよく用いられている。

【００４５】ポリサイドゲートの場合、熱処理をした際
に多結晶シリコン内の不純物がシリサイド中に吸い出さ
れて拡散するため、両極性ゲート電極にすると、多結晶
シリコンのみのゲート電極に比べてｎ型とｐ型の不純物
が相互拡散しやすいと言われている。しかし、本実施例
の場合、メモリセルはゲート電極が同じｎ型多結晶シリ
コンであるので相互拡散する心配はなく、図３に示すよ
うにゲート電極を直接接続して共通の多結晶シリコンゲ
ート電極を形成できる。

【００４６】論理回路は、第１の実施例と同様、図３に
示すように直接接続することは避け、金属配線で接続す
れば、相互拡散の問題は全くない。

【００４７】本実施例では、ポリサイドゲート電極の材
料としてタングステンシリサイドと多結晶シリコンの積
層の場合を説明したが、本発明はこのような例に限られ
るものではなく、例えばチタンやコバルトなどの高融点
金属のシリサイドをタングステンシリサイドの代わりに
適用できることはもちろんである。

【００４８】以上のように、本実施例によれば、不純物
が相互拡散しやすいポリサイドゲートであってもｐ型の
不純物とｎ型の不純物が多結晶シリコン内を相互拡散し
てお互いのＭＯＳＦＥＴの特性変動を引き起こすなどの
問題は全く無く、製造プロセスを複雑にすることはな
く、高性能な論理回路と高集積なメモリセルを両立でき
る。

【００４９】図５および図６は、本発明に係わる半導体
集積回路装置の第３の実施例を示す断面図であり、論理
回路とメモリセルのＭＯＳＦＥＴの断面を模式的に示し
ている。図５は、ＭＯＳＦＥＴのゲートに添った断面で
あり、図６はゲートと垂直方向の断面の模式図である。

【００５０】図５および６において、７１，７２，７
３，７４，７５，７６，７７，７８，７９，８０，８
１，８２はチタンシリサイドであり、その他、図１およ
び図２に示す構成要素と同じ構成要素には同じ符号を付
けている。

【００５１】第１および第２の実施例と違う点は、ゲー
ト電極の多結晶シリコンとソース・ドレイン拡散層上に
チタンシリサイドを形成したいわゆるサリサイドである
点である。サリサイドにすることによりゲート電極の抵
抗が小さくなり、高濃度に不純物をドープした多結晶シ
リコンのゲート電極のシート抵抗は大体７００〜１００
０Ω／□程度であるのに対し、サリサイドでは５Ω／□
程度にできる。また、拡散層上のシート抵抗も同程度に
低抵抗化できる。

【００５２】サリサイドはゲート電極だけでなく拡散層
も低抵抗化できるので、ロジックやＭＰＵなどメモリを
内蔵した論理回路に最適である。

【００５３】サリサイドは、ゲート電極と拡散層を形成
した後にゲート電極の多結晶シリコンと拡散層のシリコ
ンの表面を露出させ、その上にチタンを堆積してアニー
ルすることにより自己整合的に多結晶シリコン上と拡散
層のシリコン上にシリサイドを形成し、未反応のチタン
をウエットエッチングにより除去して製造する。アニー
ルしてシリサイドを形成する際に多結晶シリコン内の不
純物がシリサイド中に吸い出されて拡散するため、両極
性ゲート電極にすると、多結晶シリコンのみのゲート電
極に比べてｎ型とｐ型の不純物が相互拡散しやすい。し
かし、本実施例の場合、メモリセルを構成するＭＯＳＦ
ＥＴのゲート電極は同じｎ型多結晶シリコンであるので
相互拡散する心配はなく、図５に示すようにゲート電極
を直接接続して共通の多結晶シリコンゲート電極３３を
形成できる。

【００５４】論理回路では、第１の実施例と同様、図５
に示すように、直接接続することは避け、分離して金属
配線９１で接続すれば相互拡散の問題は全くない。

【００５５】本実施例では、サリサイドの材料としてチ
タンの場合を説明したが、本発明はこのような例に限ら
れるものではなく、例えばコバルトやニッケルなどの高
融点金属をチタンの代わりに適用できることはもちろん
である。

【００５６】以上のように、本実施例によれば、不純物
が相互拡散しやすいサリサイドであってもｐ型の不純物
とｎ型の不純物が多結晶シリコン内を相互拡散してお互
いのＭＯＳＦＥＴの特性変動を引き起こすなどの問題は
全く無く、製造プロセスを複雑にすることはなく、高性
能な論理回路と高集積なメモリセルを両立できる。

【００５７】図７および図８は、本発明に係わる半導体
集積回路装置の第４の実施例を示す断面図であり、論理
回路とメモリセルのＭＯＳＦＥＴの断面を模式的に示し
ている。図７は、ＭＯＳＦＥＴのゲートに添った断面で
あり、図８はゲートと垂直方向の断面の模式図である。

【００５８】図７および８において、３４はｐ型多結晶
シリコンゲート電極、５２はｎ型拡散層であり、その
他、図１および図２に示す構成要素と同じ構成要素には
同じ符号を付けている。

【００５９】第１の実施例と違う点は、メモリセルのｎ
チャネルＭＯＳＦＥＴのゲート電極およびメモリセルの
ｐチャネルＭＯＳＦＥＴのゲート電極がｐ型多結晶シリ
コン３４で形成されている点である。すなわち、高集積
性が要求されるメモリセルには埋込みチャネル型ｎチャ
ネルＭＯＳＦＥＴと表面チャネル型ｐチャネルＭＯＳＦ
ＥＴを用いている。

【００６０】一般に、埋込みチャネル型のｎチャネルＭ
ＯＳＦＥＴの方が埋込みチャネル型のｐチャネルＭＯＳ
ＦＥＴより短チャネル化が容易である。これは、ｐ型の
不純物として適当なものが拡散係数の大きいボロンしか
ないのに対し、ｎ型の不純物としては拡散係数の小さな
砒素やアンチモンを用いることができるためである。す
なわち、埋込みチャネル型ｐチャネルＭＯＳＦＥＴのし
きい電圧調整のためのｐ型層（図１の５１）よりも、埋
込みチャネル型のｎチャネルＭＯＳＦＥＴのしきい電圧
調整のためのｎ型層（図７の５２）の方が浅く形成でき
るためである。

【００６１】本実施例の場合、論理回路には高性能な表
面チャネル型ＭＯＳＦＥＴのみを用いているのは第１の
実施例と同様である。一方、メモリセルには埋込みチャ
ネル型ｎチャネルＭＯＳＦＥＴと表面チャネル型ｐチャ
ネルＭＯＳＦＥＴを用いており、どちらもゲート電極は
ｐ型多結晶シリコンである。ゲート電極が同じｐ型多結
晶シリコンであるので、メモリセルでは図７に示すよう
にゲート電極を直接接続して共通の多結晶シリコンゲー
ト電極３４を形成できる。

【００６２】本実施例の効果は第１の実施例の効果と同
様であるが、本実施例ではメモリセルのｎチャネルＭＯ
ＳＦＥＴに埋込みチャネル型を用いており、埋込みチャ
ネル型ｎチャネルＭＯＳＦＥＴは比較的短チャネル化が
容易であるので、第１の実施例より高性能なメモリセル
が期待できる。

【００６３】また、本実施例では、多結晶シリコンゲー
ト電極の場合を説明したが、本発明はこのような例に限
られるものではなく、第２および第３の実施例と同様
に、ポリサイドゲート電極やサリサイドにも適用できる
ことはもちろんである。

【００６４】以上のように、本実施例によれば、論理回
路を構成するｎチャネルＭＯＳＦＥＴとｐチャネルＭＯ
ＳＦＥＴは短チャネルで高い性能が得られる表面チャネ
ル型であり、一方、メモリセルのｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴは同一の導電性のｐ型ゲー
ト電極であり直接接続できるのでメモリセル面積を最小
にできる。したがって、高性能な論理回路と高集積なフ
ルＣＭＯＳ型メモリセルアレイを同一チップ内に集積し
た半導体集積回路装置が得られる。また、メモリセルに
は比較的短チャネル化が容易である埋込みチャネル型ｎ
チャネルＭＯＳＦＥＴをもちいるので、より高性能なメ
モリセルができる。

【００６５】以上４つの実施例は、メモリセルと論理回
路を例に説明したが、メモリセル以外にも回路性能はそ
れほど高性能なものは要求しないが面積は小さくしたい
ところは単極性ゲートのＭＯＳＦＥＴを用い、高性能な
回路性能が要求されるところだけ両極性ゲートを用いる
ことにより、チップ面積が小さくかつ高性能なＬＳＩが
得られる。

【００６６】ここで述べた論理回路には、メモリセルを
選択して情報を読み書きするデコーダやセンスアンプな
どの回路のほかに、ロジックＬＳＩに用いられる加算器
や乗算器などの一般的な論理回路も含まれることはもち
ろんである。

【００６７】また、以上４つの実施例は、全てｎ型基板
上に形成した半導体集積回路装置について説明している
が、ｐ型基板上に形成した半導体集積回路装置にも適用
できることはもちろんである。

【００６８】図９乃至１７は、本発明に係わる半導体集
積回路装置の製造方法の第５の実施例を示す断面図であ
り、論理回路とメモリセルのＭＯＳＦＥＴのゲートに添
った断面を模式的に示している。本実施例は、図３およ
び図４の実施例の構造を実現するプロセスを例に示して
いる。

【００６９】図９乃至１７において、３５はノンドープ
多結晶シリコン、４４はタングステンシリサイド、１０
１はホトレジスト、１０２，１０３，１０４，１０５は
酸化層であり、その他、図３および図４に示す構成要素
と同じ構成要素には同じ符号を付けている。

【００７０】以下、本実施例の製造方法を順を追って説
明する。

【００７１】（１）ｎ型基板１（図９）に、公知の方法
によりフィールド酸化膜２１を形成する（図１０）。

【００７２】（２）ホト工程によりホトレジスト１０１
を論理回路およびメモリセルのｎチャネルＭＯＳＦＥＴ
の形成領域にパターニングし、それをマスクにｐ型の不
純物（ボロン、フッ化ボロンなど）をイオン打込みして
ｐウエル１１、１３を形成する（図１１）。その際に表
面チャネル型ｎチャネルＭＯＳＦＥＴのしきい電圧調整
のためのｐ型の不純物（フッ化ボロンなど）も同じホト
レジストをマスクにしてイオン打ち込みする。

【００７３】（３）ホト工程によりホトレジスト１０１
をメモリセルのｐチャネルＭＯＳＦＥＴの形成領域にパ
ターニングし、それをマスクにｎ型の不純物（リンな
ど）をイオン打込みしてｎウエル１４を形成する（図１
２）。その際に埋込みチャネル型ｐチャネルＭＯＳＦＥ
Ｔのしきい電圧調整のためのｐ型の不純物（フッ化ボロ
ンなど）も同じホトレジストをマスクにしてイオン打ち
込みする（図１３）。

【００７４】（４）ホト工程によりホトレジスト１０１
を論理回路を構成するｐチャネルＭＯＳＦＥＴの形成領
域にパターニングし、それをマスクにｎ型の不純物（リ
ンなど）をイオン打込みしてｎウエル１２を形成する
（図１４）。その際に表面チャネル型ｐチャネルＭＯＳ
ＦＥＴのしきい電圧調整のためのｎ型の不純物（砒素な
ど）も同じホトレジストをマスクにしてイオン打ち込み
する。

【００７５】（５）ゲート酸化膜２２を形成した後、ノ
ンドープの多結晶シリコンまたは非晶質シリコン３５を
堆積し、その上にタングステンシリサイド４４を堆積
し、さらにその上にイオン打ち込みのスルー膜として薄
い酸化膜１０２を堆積する。ホト工程によりホトレジス
ト１０１を論理回路およびメモリセルのｎチャネルＭＯ
ＳＦＥＴおよびメモリセルのｐチャネルＭＯＳＦＥＴの
形成領域にパターニングし、それをマスクにｎ型の不純
物（リンなど）をイオン打込みしてｎ型ゲート電極３
１、３３を形成する（図１５）。

【００７６】（６）ホト工程によりホトレジスト１０１
を論理回路を構成するｐチャネルＭＯＳＦＥＴの形成領
域にパターニングし、それをマスクにｐ型の不純物（リ
ンなど）をイオン打込みしてｐ型ゲート電極３２を形成
する（図１６）。

【００７７】（７）公知の方法によりゲート電極を加工
し（図１７）、さらに公知の方法により金属配線や層間
絶縁膜を形成する。

【００７８】本実施例における（２）〜（４）のホト工
程およびイオン打ち込み工程は本実施例の順序に限られ
ず、任意の順序で処理して構わない。また、（５）、
（６）のホト工程およびイオン打ち込み工程も順序を入
れ替えることができる。

【００７９】本実施例では、ウエル形成のためのホト工
程としきい電圧調整のイオン打込みのためのホト工程を
共通化しており、両極性ゲートと単極性ゲートを同一チ
ップ上に集積しても製造プロセスの増加はたかだかホト
工程１回とイオン打ち込みだけである。また、表面チャ
ネル型ＭＯＳＦＥＴと埋込みチャネル型ＭＯＳＦＥＴの
ウエルおよびしきい電圧調整のためのイオン打込みを別
々のイオン打込み工程で形成するので、それぞれのＭＯ
ＳＦＥＴに対して最適なウエルプロファイルおよびしき
い電圧が得られる。したがって、最小限のプロセス工程
数の増加で、高性能な論理回路と高集積なフルＣＭＯＳ
型メモリセルアレイを同一チップ内に集積した半導体集
積回路装置に好適な製造方法が得られる。

【００８０】図１８乃至２７は、本発明に係わる半導体
集積回路装置の製造方法の第６の実施例を示す断面図で
あり、論理回路とメモリセルのＭＯＳＦＥＴのゲートに
添った断面を模式的に示している。本実施例は、図３お
よび図４の実施例の構造を実現するプロセスを例に示し
ている。

【００８１】図１８乃至２７において、図９乃至１７に
示す構成要素と同じ構成要素には同じ符号を付けてい
る。

【００８２】以下、本実施例の製造方法を順を追って説
明する。

【００８３】（１）ｐ型基板２（図１８）に、公知の方
法によりフィールド酸化膜２１を形成する（図１９）。

【００８４】（２）ホト工程によりホトレジスト１０１
を論理回路部のｎチャネルＭＯＳＦＥＴの形成領域にパ
ターニングし、それをマスクにｐ型の不純物（ボロン、
フッ化ボロンなど）をイオン打込みしてｐウエル１１を
形成する（図２０）。その際に表面チャネル型ｎチャネ
ルＭＯＳＦＥＴのしきい電圧調整のためのｐ型の不純物
（フッ化ボロンなど）も同じホトレジストをマスクにし
てイオン打ち込みする。

【００８５】（３）ホト工程によりホトレジスト１０１
をメモリセル部のｎチャネルＭＯＳＦＥＴの形成領域に
パターニングし、それをマスクにｐ型の不純物（ボロ
ン、フッ化ボロンなど）をイオン打込みしてｐウエル１
３を形成する（図２１）。その際に表面チャネル型ｎチ
ャネルＭＯＳＦＥＴのしきい電圧調整のためのｐ型の不
純物（フッ化ボロンなど）も同じホトレジストをマスク
にしてイオン打ち込みする。

【００８６】（４）ホト工程によりホトレジスト１０１
を論理回路部のｐチャネルＭＯＳＦＥＴの形成領域にパ
ターニングし、それをマスクにｎ型の不純物（リンな
ど）をイオン打込みしてｎウエル１２を形成する（図２
２）。その際に表面チャネル型ｐチャネルＭＯＳＦＥＴ
のしきい電圧調整のためのｎ型の不純物（砒素など）も
同じホトレジストをマスクにしてイオン打ち込みする。

【００８７】（５）ホト工程によりホトレジスト１０１
をメモリセル部のｐチャネルＭＯＳＦＥＴの形成領域に
パターニングし、それをマスクにｎ型の不純物（リンな
ど）をイオン打込みしてｎウエル１４を形成する（図２
３）。その際に埋込みチャネル型ｐチャネルＭＯＳＦＥ
Ｔのしきい電圧調整のためのｐ型の不純物（フッ化ボロ
ンなど）も同じホトレジストをマスクにしてイオン打ち
込みする（図２４）。

【００８８】（６）ゲート酸化膜２２を形成した後、ノ
ンドープの多結晶シリコンまたは非晶質シリコン３５を
堆積し、その上にタングステンシリサイド４４を堆積
し、さらにその上にイオン打ち込みのスルー膜として薄
い酸化膜１０２を堆積する。ホト工程によりホトレジス
ト１０１を論理回路部およびメモリセル部のｎチャネル
ＭＯＳＦＥＴおよびメモリセル部のｐチャネルＭＯＳＦ
ＥＴの形成領域にパターニングし、それをマスクにｎ型
の不純物（リンなど）をイオン打込みしてｎ型ゲート電
極３１，３３を形成する（図２５）。

【００８９】（７）ホト工程によりホトレジスト１０１
を論理回路部のｐチャネルＭＯＳＦＥＴの形成領域にパ
ターニングし、それをマスクにｐ型の不純物（リンな
ど）をイオン打込みしてｐ型ゲート電極３２を形成する
（図２６）。

【００９０】（８）公知の方法によりゲート電極を加工
し（図２７）、さらに公知の方法により金属配線や層間
絶縁膜を形成する。

【００９１】本実施例における（２）〜（５）のホト工
程およびイオン打ち込み工程は本実施例の順序に限られ
ず、任意の順序で処理して構わない。また、（６），
（７）のホト工程およびイオン打ち込み工程も順序を入
れ替えることができる。

【００９２】本実施例では、論理回路とメモリセルで、
ウエル形成のためのホト工程としきい電圧調整のイオン
打込みのためのホト工程を違えており、それぞれのＭＯ
ＳＦＥＴに対して最適なウエルプロファイルおよびしき
い電圧が得られる。すなわち、高速動作が必要な論理回
路部のＭＯＳＦＥＴはしきい電圧を低くして電流を増や
したり、ウエルの濃度を低くして接合容量を小さくする
といった設計が可能である。また、メモリセル部は、Ｍ
ＯＳＦＥＴのしきい電圧を高くしてリーク電流を小さく
することにより消費電力を小さく抑さえる、あるいは、
メモリセル部のウエルの濃度を高くして接合容量を増や
したり雑音電荷に対するバリアを高くしてソフトエラー
耐量を向上させるといった設計が可能である。したがっ
て、第５の実施例よりも工程数は増加するが、論理回路
とメモリセルのさらなる高性能化が可能である。

【００９３】以上、第５の実施例ではｎ型基板、第６の
実施例ではｐ型基板を用いた例に関して説明したが、本
発明は、どちらの導電型の基板を用いても適用できるこ
とはもちろんである。また、第５および第６の実施例で
は、第２の実施例の構造であるポリサイドゲート構造を
実現する製造方法に関して説明したが、第１の実施例の
構造である多結晶シリコンゲート構造、第３の実施例の
構造であるサリサイド構造に関しても同様の製造方法が
適用できることはもちろんである。また、メモリセル部
のゲート電極をｐ型にすれば、第４の実施例の構造に関
しても同様の製造方法が適用できることはもちろんであ
る。

【００９４】また、本発明の半導体集積回路装置を製造
する方法としては、本実施例で述べた以外にも、ウエル
のイオン打込み工程は表面チャネル型と埋込みチャネル
型のＭＯＳＦＥＴで共通化してしきい電圧の調節のため
のイオン打込み工程のみを違える方法や、逆にしきい電
圧の調節のためのイオン打込み工程は論理回路とメモリ
セルで共通化してウエルのイオン打込み工程のみを違え
る方法などが考えられる。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
論理回路を構成するｎチャネルＭＯＳＦＥＴとｐチャネ
ルＭＯＳＦＥＴは短チャネルで高い性能が得られる表面
チャネル型であり、一方、メモリセルを構成するｎチャ
ネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴは同一の導
電性のゲート電極であるので直接接続してもｐｎ接合が
できたりあるいはｐ型の不純物とｎ型の不純物が多結晶
シリコン内を相互拡散してお互いのＭＯＳＦＥＴの特性
変動を引き起こすなどの問題は全く無いので、製造プロ
セスを複雑にすることなく高性能な論理回路と高集積な
フルＣＭＯＳ型メモリセルアレイを同一チップ内に集積
した半導体集積回路装置が得られる。

【００９６】また、本発明によれば、ウエルおよびしき
い電圧調整のためのイオン打込みのためのホト工程を共
通化し、表面チャネル型ＭＯＳＦＥＴと埋込みチャネル
型ＭＯＳＦＥＴのウエルおよびしきい電圧調整のための
イオン打込み、または、論理回路を構成するＭＯＳＦＥ
ＴとメモリセルのＭＯＳＦＥＴのウエルおよびしきい電
圧調整のためのイオン打込みを別々のイオン打込み工程
で形成するので、それぞれのＭＯＳＦＥＴに対して最適
なウエルプロファイルおよびしきい電圧が最小限のプロ
セス工程数の増加で得られ、高性能な論理回路と高集積
なフルＣＭＯＳ型メモリセルアレイを同一チップ内に集
積した半導体集積回路装置に好適な製造方法が得られ
る。

【図面の簡単な説明】

【図１】本発明に係わる半導体集積回路装置の第１の実
施例を示す断面図。

【図２】本発明に係わる半導体集積回路装置の第１の実
施例を示す断面図。

【図３】本発明に係わる半導体集積回路装置の第２の実
施例を示す断面図。

【図４】本発明に係わる半導体集積回路装置の第２の実
施例を示す断面図。

【図５】本発明に係わる半導体集積回路装置の第３の実
施例を示す断面図。

【図６】本発明に係わる半導体集積回路装置の第３の実
施例を示す断面図。

【図７】本発明に係わる半導体集積回路装置の第４の実
施例を示す断面図。

【図８】本発明に係わる半導体集積回路装置の第４の実
施例を示す断面図。

【図９】本発明に係わる半導体集積回路装置の製造方法
の第５の実施例を示す断面図。

【図１０】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１１】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１２】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１３】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１４】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１５】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１６】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１７】本発明に係わる半導体集積回路装置の製造方
法の第５の実施例を示す断面図。

【図１８】本発明に係わる半導体集積回路装置の製造方
法の第６のの実施例を示す断面図。

【図１９】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２０】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２１】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２２】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２３】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２４】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２５】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２６】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【図２７】本発明に係わる半導体集積回路装置の製造方
法の第６の実施例を示す断面図。

【符号の説明】１…ｎ型基板、２…ｐ型基板、１１…論理回路部ｐウエ
ル、１２…論理回路部ｎウエル、１３…メモリセル部ｐ
ウエル、１４…メモリセル部ｎウエル、２１…フィール
ド酸化膜、２２…ゲート酸化膜、２３…層間絶縁膜、３
１，３３…ｎ型多結晶シリコンゲート電極、３２，３４
…ｐ型多結晶シリコンゲート電極、３５…ノンドープ多
結晶シリコン、５１…ｐ型チャネル層、９１…金属配
線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/11 (72)発明者大木長斗司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者石田浩東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された第１の第１導電型
ＭＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴ
とで構成され、前記第１の第１導電型ＭＯＳＦＥＴと前
記第１の第２導電型ＭＯＳＦＥＴのゲート電極が同一の
導電型である第１の回路と、半導体基板に形成された第
２の第１導電型ＭＯＳＦＥＴ、および、第２の第２導電
型ＭＯＳＦＥＴとで構成され、前記第２の第１導電型Ｍ
ＯＳＦＥＴと前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が相補の導電型である第２の回路とを、具備する
ことを特徴とする半導体集積回路装置。
【請求項２】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項１に
記載の半導体集積回路装置。
【請求項３】半導体基板に形成された第１の第１導電型
ＭＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴ
とで構成され、前記第１の第１導電型ＭＯＳＦＥＴが表
面チャネル型であり、前記第１の第２導電型ＭＯＳＦＥ
Ｔが埋込みチャネル型である第１の回路と、半導体基板
に形成された第２の第１導電型ＭＯＳＦＥＴ、および、
第２の第２導電型ＭＯＳＦＥＴとで構成され、前記第２
の第１導電型ＭＯＳＦＥＴと前記第２の第２導電型ＭＯ
ＳＦＥＴが共に表面チャネル型である第２の回路とを、
具備することを特徴とする半導体集積回路装置。
【請求項４】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項３に
記載の半導体集積回路装置。
【請求項５】半導体基板に形成された第１の第１導電型
ＭＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴ
とで構成され、前記第１の第１導電型ＭＯＳＦＥＴが表
面チャネル型であり、前記第１の第２導電型ＭＯＳＦＥ
Ｔが埋込みチャネル型である第１の回路と、半導体基板
に形成された第２の第１導電型ＭＯＳＦＥＴ、および、
第２の第２導電型ＭＯＳＦＥＴとで構成され、前記第２
の第１導電型ＭＯＳＦＥＴと前記第２の第２導電型ＭＯ
ＳＦＥＴが共に埋込みチャネル型である第２の回路と
を、具備することを特徴とする半導体集積回路装置。
【請求項６】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項５に
記載の半導体集積回路装置。
【請求項７】半導体基板に形成された、第１導電型のゲ
ート電極を持つ、２つの第１導電型のトランスファＭＯ
ＳＦＥＴおよび２つの第１導電型のドライバＭＯＳＦＥ
Ｔおよび２つの第２導電型の負荷ＭＯＳＦＥＴとで構成
されるメモリセル複数個よりなるメモリセルアレイと、
少なくとも第１導電型のゲート電極を持つ第１導電型の
ＭＯＳＦＥＴおよび第２導電型のゲート電極を持つ第２
導電型のＭＯＳＦＥＴを構成要素として持つ論理回路と
を、具備することを特徴とする半導体集積回路装置。
【請求項８】半導体基板に形成された２つの表面チャネ
ル型の第１導電型トランスファＭＯＳＦＥＴおよび２つ
の表面チャネル型の第１導電型ドライバＭＯＳＦＥＴお
よび２つの埋込みチャネル型の第２導電型負荷ＭＯＳＦ
ＥＴとで構成されるメモリセル複数個よりなるメモリセ
ルアレイと、少なくとも表面チャネル型の第１導電型Ｍ
ＯＳＦＥＴおよび表面チャネル型の第２導電型ＭＯＳＦ
ＥＴを構成要素として持つ論理回路とを、具備すること
を特徴とする半導体集積回路装置。
【請求項９】半導体基板内の第１の第２導電型の領域に
形成された第１の第１導電型ＭＯＳＦＥＴ、および、第
１の第１導電型の領域に形成された第１の第２導電型Ｍ
ＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯＳ
ＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート電
極が第１導電型である第１の回路と、半導体基板内の第
２の第２導電型の領域に形成された第２の第１導電型Ｍ
ＯＳＦＥＴ、および、第２の第１導電型の領域に形成さ
れた第２の第２導電型ＭＯＳＦＥＴとで構成され、前記
第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導電
型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲート
電極が第２導電型である第２の回路とを、具備すること
を特徴とする半導体集積回路装置。
【請求項１０】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項９に
記載の半導体集積回路装置。
【請求項１１】半導体基板内の第１の第２導電型の領域
に形成された第１の第１導電型ＭＯＳＦＥＴ、および、
第１の第１導電型の領域に形成された第１の第２導電型
ＭＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯ
ＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート
電極が第１導電型である第１の回路と、半導体基板内の
第２の第２導電型の領域に形成された第２の第１導電型
ＭＯＳＦＥＴ、および、第２の第１導電型の領域に形成
された第２の第２導電型ＭＯＳＦＥＴとで構成され、前
記第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導
電型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が第２導電型である第２の回路とを、具備する半
導体集積回路装置の製造方法において、前記第１および
第２の第２導電型の領域をパターニングして第１のホト
レジスト領域を形成するための第１のホト工程と、前記
第１のホトレジスト領域をマスクとして前記第１および
第２の第２導電型の領域を形成するための第１のイオン
打ち込み工程と、前記第１の第１導電型の領域をパター
ニングして第２のホトレジスト領域を形成するための第
２のホト工程と、前記第２のホトレジスト領域をマスク
として前記第１の第１導電型の領域を形成するための第
２のイオン打ち込み工程と、前記第２の第１導電型の領
域をパターニングして第３のホトレジスト領域を形成す
るための第３のホト工程と、前記第３のホトレジスト領
域をマスクとして前記第２の第１導電型の領域を形成す
るための第３のイオン打ち込み工程と、前記第１および
第２の第１導電型ＭＯＳＦＥＴ、および、第１の第２導
電型ＭＯＳＦＥＴの第１導電型のゲート電極の領域をパ
ターニングして第２のホトレジスト領域を形成するため
の第４のホト工程と、前記第４のホトレジスト領域をマ
スクとして前記第１および第２の第１導電型ＭＯＳＦＥ
Ｔ、および、第１の第２導電型ＭＯＳＦＥＴの第１導電
型のゲート電極を形成するための第４のイオン打ち込み
工程と、前記第２の第２導電型ＭＯＳＦＥＴの第２導電
型のゲート電極の領域をパターニングして第５のホトレ
ジスト領域を形成するための第５のホト工程と、前記第
５のホトレジスト領域をマスクとして前記第２の第２導
電型ＭＯＳＦＥＴの第２導電型のゲート電極を形成する
ための第５のイオン打ち込み工程とを、具備することを
特徴とする半導体集積回路装置の製造方法。
【請求項１２】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項１１
に記載の半導体集積回路装置の製造方法。
【請求項１３】半導体基板内の第１の第２導電型の領域
に形成された第１の第１導電型ＭＯＳＦＥＴ、および、
第１の第１導電型の領域に形成された第１の第２導電型
ＭＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯ
ＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート
電極が第１導電型である第１の回路と、半導体基板内の
第２の第２導電型の領域に形成された第２の第１導電型
ＭＯＳＦＥＴ、および、第２の第１導電型の領域に形成
された第２の第２導電型ＭＯＳＦＥＴとで構成され、前
記第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導
電型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が第２導電型である第２の回路とを、具備する、
半導体集積回路装置の製造方法において、前記第１およ
び第２の第２導電型の領域をパターニングして第１のホ
トレジスト領域を形成するための第１のホト工程と、前
記第１のホトレジスト領域をマスクとして前記第１の第
１導電型ＭＯＳＦＥＴ、および、前記第２の第１導電型
ＭＯＳＦＥＴのしきい電圧を調整するための第１のイオ
ン打ち込み工程と、前記第１の第１導電型の領域をパタ
ーニングして第２のホトレジスト領域を形成するための
第２のホト工程と、前記第２のホトレジスト領域をマス
クとして前記第１の第２導電型ＭＯＳＦＥＴのしきい電
圧を調整するための第２のイオン打ち込み工程と、前記
第２の第１導電型の領域をパターニングして第３のホト
レジスト領域を形成するための第３のホト工程と、前記
第３のホトレジスト領域をマスクとして前記第２の第２
導電型ＭＯＳＦＥＴのしきい電圧を調整するための第３
のイオン打ち込み工程と、前記第１および第２の第１導
電型ＭＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦ
ＥＴの第１導電型のゲート電極の領域をパターニングし
て第２のホトレジスト領域を形成するための第４のホト
工程と、前記第４のホトレジスト領域をマスクとして前
記第１および第２の第１導電型ＭＯＳＦＥＴ、および、
第１の第２導電型ＭＯＳＦＥＴの第１導電型のゲート電
極を形成するための第４のイオン打ち込み工程と、前記
第２の第２導電型ＭＯＳＦＥＴの第２導電型のゲート電
極の領域をパターニングして第５のホトレジスト領域を
形成するための第５のホト工程と、前記第５のホトレジ
スト領域をマスクとして前記第２の第２導電型ＭＯＳＦ
ＥＴの第２導電型のゲート電極を形成するための第５の
イオン打ち込み工程とを、具備することを特徴とする半
導体集積回路装置の製造方法。
【請求項１４】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項１３
に記載の半導体集積回路装置の製造方法。
【請求項１５】半導体基板内の第１の第２導電型の領域
に形成された第１の第１導電型ＭＯＳＦＥＴ、および、
第１の第１導電型の領域に形成された第１の第２導電型
ＭＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯ
ＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート
電極が第１導電型である第１の回路と、半導体基板内の
第２の第２導電型の領域に形成された第２の第１導電型
ＭＯＳＦＥＴ、および、第２の第１導電型の領域に形成
された第２の第２導電型ＭＯＳＦＥＴとで構成され、前
記第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導
電型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が第２導電型である第２の回路とを、具備する、
半導体集積回路装置の製造方法において、前記第１およ
び第２の第２導電型の領域をパターニングして第１のホ
トレジスト領域を形成するための第１のホト工程と、前
記第１のホトレジスト領域をマスクとして、前記第１お
よび第２の第２導電型の領域を形成するための第１のイ
オン打ち込み工程、および、前記第１の第１導電型ＭＯ
ＳＦＥＴおよび前記第２の第１導電型ＭＯＳＦＥＴのし
きい電圧を調整するための第２のイオン打ち込み工程
と、前記第１の第１導電型の領域をパターニングして第
２のホトレジスト領域を形成するための第２のホト工程
と、前記第２のホトレジスト領域をマスクとして、前記
第１の第１導電型の領域を形成するための第３のイオン
打ち込み工程、および、前記第１の第２導電型ＭＯＳＦ
ＥＴのしきい電圧を調整するための第４のイオン打ち込
み工程と、前記第２の第１導電型の領域をパターニング
して第３のホトレジスト領域を形成するための第３のホ
ト工程と、前記第３のホトレジスト領域をマスクとし
て、前記第２の第１導電型の領域を形成するための第５
のイオン打ち込み工程、および、前記第２の第２導電型
ＭＯＳＦＥＴのしきい電圧を調整するための第６のイオ
ン打ち込み工程と、前記第１および第２の第１導電型Ｍ
ＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦＥＴの
第１導電型のゲート電極の領域をパターニングして第２
のホトレジスト領域を形成するための第４のホト工程
と、前記第４のホトレジスト領域をマスクとして前記第
１および第２の第１導電型ＭＯＳＦＥＴ、および、第１
の第２導電型ＭＯＳＦＥＴの第１導電型のゲート電極を
形成するための第７のイオン打ち込み工程と、前記第２
の第２導電型ＭＯＳＦＥＴの第２導電型のゲート電極の
領域をパターニングして第５のホトレジスト領域を形成
するための第５のホト工程と、前記第５のホトレジスト
領域をマスクとして前記第２の第２導電型ＭＯＳＦＥＴ
の第２導電型のゲート電極を形成するための第８のイオ
ン打ち込み工程とを、具備することを特徴とする半導体
集積回路装置の製造方法。
【請求項１６】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項１５
に記載の半導体集積回路装置の製造方法。
【請求項１７】半導体基板内の第１の第２導電型の領域
に形成された第１の第１導電型ＭＯＳＦＥＴ、および、
第１の第１導電型の領域に形成された第１の第２導電型
ＭＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯ
ＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート
電極が第１導電型である第１の回路と、半導体基板内の
第２の第２導電型の領域に形成された第２の第１導電型
ＭＯＳＦＥＴ、および、第２の第１導電型の領域に形成
された第２の第２導電型ＭＯＳＦＥＴとで構成され、前
記第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導
電型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が第２導電型である第２の回路とを、具備する、
半導体集積回路装置の製造方法において、前記第１の第
２導電型の領域をパターニングして第１のホトレジスト
領域を形成するための第１のホト工程と、前記第１のホ
トレジスト領域をマスクとして前記第１第２導電型の領
域を形成するための第１のイオン打ち込み工程と、前記
第２の第２導電型の領域をパターニングして第１のホト
レジスト領域を形成するための第２のホト工程と、前記
第２のホトレジスト領域をマスクとして前記第２第２導
電型の領域を形成するための第２のイオン打ち込み工程
と、前記第１の第１導電型の領域をパターニングして第
３のホトレジスト領域を形成するための第３のホト工程
と、前記第３のホトレジスト領域をマスクとして前記第
１の第１導電型の領域を形成するための第３のイオン打
ち込み工程と、前記第２の第１導電型の領域をパターニ
ングして第４のホトレジスト領域を形成するための第４
のホト工程と、前記第３のホトレジスト領域をマスクと
して前記第２の第１導電型の領域を形成するための第４
のイオン打ち込み工程と、前記第１および第２の第１導
電型ＭＯＳＦＥＴ、および、第１の第２導電型ＭＯＳＦ
ＥＴの第１導電型のゲート電極の領域をパターニングし
て第２のホトレジスト領域を形成するための第５のホト
工程と、前記第５のホトレジスト領域をマスクとして前
記第１および第２の第１導電型ＭＯＳＦＥＴ、および、
第１の第２導電型ＭＯＳＦＥＴの第１導電型のゲート電
極を形成するための第５のイオン打ち込み工程と、前記
第２の第２導電型ＭＯＳＦＥＴの第２導電型のゲート電
極の領域をパターニングして第６のホトレジスト領域を
形成するための第６のホト工程と、前記第５のホトレジ
スト領域をマスクとして前記第２の第２導電型ＭＯＳＦ
ＥＴの第２導電型のゲート電極を形成するための第６の
イオン打ち込み工程とを、具備する、半導体集積回路装
置の製造方法。
【請求項１８】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項１７
に記載の半導体集積回路装置の製造方法。
【請求項１９】半導体基板内の第１の第２導電型の領域
に形成された第１の第１導電型ＭＯＳＦＥＴ、および、
第１の第１導電型の領域に形成された第１の第２導電型
ＭＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯ
ＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート
電極が第１導電型である第１の回路と、半導体基板内の
第２の第２導電型の領域に形成された第２の第１導電型
ＭＯＳＦＥＴ、および、第２の第１導電型の領域に形成
された第２の第２導電型ＭＯＳＦＥＴとで構成され、前
記第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導
電型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が第２導電型である第２の回路とを、具備する、
半導体集積回路装置の製造方法において、前記第１の第
２導電型の領域をパターニングして第１のホトレジスト
領域を形成するための第１のホト工程と、前記第１のホ
トレジスト領域をマスクとして前記第１の第１導電型Ｍ
ＯＳＦＥＴのしきい電圧を調整するための第１のイオン
打ち込み工程と、前記第２の第２導電型の領域をパター
ニングして第２のホトレジスト領域を形成するための第
２のホト工程と、前記第２のホトレジスト領域をマスク
として前記第２の第１導電型ＭＯＳＦＥＴのしきい電圧
を調整するための第２のイオン打ち込み工程と、前記第
１の第１導電型の領域をパターニングして第３のホトレ
ジスト領域を形成するための第３のホト工程と、前記第
３のホトレジスト領域をマスクとして前記第１の第２導
電型ＭＯＳＦＥＴのしきい電圧を調整するための第３の
イオン打ち込み工程と、前記第２の第１導電型の領域を
パターニングして第４のホトレジスト領域を形成するた
めの第４のホト工程と、前記第４のホトレジスト領域を
マスクとして前記第２の第２導電型ＭＯＳＦＥＴのしき
い電圧を調整するための第４のイオン打ち込み工程と、
前記第１および第２の第１導電型ＭＯＳＦＥＴ、およ
び、第１の第２導電型ＭＯＳＦＥＴの第１導電型のゲー
ト電極の領域をパターニングして第２のホトレジスト領
域を形成するための第５のホト工程と、前記第５のホト
レジスト領域をマスクとして前記第１および第２の第１
導電型ＭＯＳＦＥＴ、および、第１の第２導電型ＭＯＳ
ＦＥＴの第１導電型のゲート電極を形成するための第５
のイオン打ち込み工程と、前記第２の第２導電型ＭＯＳ
ＦＥＴの第２導電型のゲート電極の領域をパターニング
して第６のホトレジスト領域を形成するための第６のホ
ト工程と、前記第５のホトレジスト領域をマスクとして
前記第２の第２導電型ＭＯＳＦＥＴの第２導電型のゲー
ト電極を形成するための第６のイオン打ち込み工程と
を、具備することを特徴とする半導体集積回路装置の製
造方法。
【請求項２０】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項１９
に記載の半導体集積回路装置の製造方法。
【請求項２１】半導体基板内の第１の第２導電型の領域
に形成された第１の第１導電型ＭＯＳＦＥＴ、および、
第１の第１導電型の領域に形成された第１の第２導電型
ＭＯＳＦＥＴとで構成され、前記第１の第１導電型ＭＯ
ＳＦＥＴと前記第１の第２導電型ＭＯＳＦＥＴのゲート
電極が第１導電型である第１の回路と、半導体基板内の
第２の第２導電型の領域に形成された第２の第１導電型
ＭＯＳＦＥＴ、および、第２の第１導電型の領域に形成
された第２の第２導電型ＭＯＳＦＥＴとで構成され、前
記第２の第１導電型ＭＯＳＦＥＴのゲート電極が第１導
電型であり、前記第２の第２導電型ＭＯＳＦＥＴのゲー
ト電極が第２導電型である第２の回路とを、具備する、
半導体集積回路装置の製造方法において、前記第１の第
２導電型の領域をパターニングして第１のホトレジスト
領域を形成するための第１のホト工程と、前記第１のホ
トレジスト領域をマスクとして、前記第１の第２導電型
の領域を形成するための第１のイオン打ち込み工程、お
よび、前記第１の第１導電型ＭＯＳＦＥＴのしきい電圧
を調整するための第２のイオン打ち込み工程と、前記第
２の第２導電型の領域をパターニングして第２のホトレ
ジスト領域を形成するための第２のホト工程と、前記第
２のホトレジスト領域をマスクとして、前記第２の第２
導電型の領域を形成するための第３のイオン打ち込み工
程、および、前記第２の第１導電型ＭＯＳＦＥＴのしき
い電圧を調整するための第４のイオン打ち込み工程と、
前記第１の第１導電型の領域をパターニングして第３の
ホトレジスト領域を形成するための第３のホト工程と、
前記第３のホトレジスト領域をマスクとして、前記第１
の第１導電型の領域を形成するための第５のイオン打ち
込み工程、および、前記第１の第２導電型ＭＯＳＦＥＴ
のしきい電圧を調整するための第６のイオン打ち込み工
程と、前記第２の第１導電型の領域をパターニングして
第４のホトレジスト領域を形成するための第４のホト工
程と、前記第４のホトレジスト領域をマスクとして、前
記第２の第１導電型の領域を形成するための第７のイオ
ン打ち込み工程、および、前記第２の第２導電型ＭＯＳ
ＦＥＴのしきい電圧を調整するための第８のイオン打ち
込み工程と、前記第１および第２の第１導電型ＭＯＳＦ
ＥＴ、および、第１の第２導電型ＭＯＳＦＥＴの第１導
電型のゲート電極の領域をパターニングして第２のホト
レジスト領域を形成するための第５のホト工程と、前記
第５のホトレジスト領域をマスクとして前記第１および
第２の第１導電型ＭＯＳＦＥＴ、および、第１の第２導
電型ＭＯＳＦＥＴの第１導電型のゲート電極を形成する
ための第９のイオン打ち込み工程と、前記第２の第２導
電型ＭＯＳＦＥＴの第２導電型のゲート電極の領域をパ
ターニングして第６のホトレジスト領域を形成するため
の第６のホト工程と、前記第５のホトレジスト領域をマ
スクとして前記第２の第２導電型ＭＯＳＦＥＴの第２導
電型のゲート電極を形成するための第１０のイオン打ち
込み工程とを、具備することを特徴とする半導体集積回
路装置の製造方法。
【請求項２２】前記第１の回路がメモリセルアレイであ
り、前記第２の回路が論理回路である、前記請求項２１
に記載の半導体集積回路装置の製造方法。