JPH0817040B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0817040B2 JPH0817040B2 JP61247641A JP24764186A JPH0817040B2 JP H0817040 B2 JPH0817040 B2 JP H0817040B2 JP 61247641 A JP61247641 A JP 61247641A JP 24764186 A JP24764186 A JP 24764186A JP H0817040 B2 JPH0817040 B2 JP H0817040B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関するものであり、特に、試
験時間の大幅な短縮が可能な半導体メモリに関するもの
である。
験時間の大幅な短縮が可能な半導体メモリに関するもの
である。
従来のこの種の半導体メモリは、試験時に複数個のメ
モリセルに一括して情報を書き込む手段と、試験時に入
力する期待値情報と前記複数個のメモリセルからの読出
し情報を一括して比較する手段とを有していなかった。
従って、従来のこの種の半導体メモリの試験では、メモ
リセルアレイ内の各メモリセルに対して情報の書込みと
読出しを行ない、読み出された情報と期待値情報の一致
検出に係る比較をメモリテスタ側で行なっていた。この
ことは、例えば「熊野谷正樹著，マルチビットテストモ
ード付90ナノ秒１メガビットDRAM,アイ・イー・イー・
イー，固体回路国際会議,240〜241頁,1985年」（1985IE
EE,International Solid State Circuits Conference,p
p.240〜241,A 90ns 1Mbit DRAM with multi bit test m
ode,KUMANOYA）に記載されている。
モリセルに一括して情報を書き込む手段と、試験時に入
力する期待値情報と前記複数個のメモリセルからの読出
し情報を一括して比較する手段とを有していなかった。
従って、従来のこの種の半導体メモリの試験では、メモ
リセルアレイ内の各メモリセルに対して情報の書込みと
読出しを行ない、読み出された情報と期待値情報の一致
検出に係る比較をメモリテスタ側で行なっていた。この
ことは、例えば「熊野谷正樹著，マルチビットテストモ
ード付90ナノ秒１メガビットDRAM,アイ・イー・イー・
イー，固体回路国際会議,240〜241頁,1985年」（1985IE
EE,International Solid State Circuits Conference,p
p.240〜241,A 90ns 1Mbit DRAM with multi bit test m
ode,KUMANOYA）に記載されている。
また、従来の半導体メモリにおいては、試験は各メモ
リセル毎の比較動作で行なわれるため、半導体メモリの
大容量化による試験時間の著しい増加を伴うことにな
る。例えば、最も簡単な試験パターンのひとつである
「MSCAN」や隣接間干渉障害の検出に有効な「CHECKERBO
ARD」を用いてサイクル時間300nsで試験を行なった場
合、メモリ容量が256kb（キロビット）の半導体メモリ
の試験時間は各々0.3秒で済む。
リセル毎の比較動作で行なわれるため、半導体メモリの
大容量化による試験時間の著しい増加を伴うことにな
る。例えば、最も簡単な試験パターンのひとつである
「MSCAN」や隣接間干渉障害の検出に有効な「CHECKERBO
ARD」を用いてサイクル時間300nsで試験を行なった場
合、メモリ容量が256kb（キロビット）の半導体メモリ
の試験時間は各々0.3秒で済む。
しかし、メモリ容量が16Mb（メガビット）に増大する
と、その試験時間は各々20秒にも達する。これら試験時
間の増加は半導体メモリのコスト増加を引き起こし、ひ
いては量産化を阻害させるという問題を有していた。
と、その試験時間は各々20秒にも達する。これら試験時
間の増加は半導体メモリのコスト増加を引き起こし、ひ
いては量産化を阻害させるという問題を有していた。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、半導体メモリが大容量化して
も、試験時間の増加を伴わず、コスト増加とならず、従
って量産化を阻害させない半導体メモリを得ることにあ
る。
その目的とするところは、半導体メモリが大容量化して
も、試験時間の増加を伴わず、コスト増加とならず、従
って量産化を阻害させない半導体メモリを得ることにあ
る。
本発明は、試験情報の書込みを指示する試験パターン
書込み制御信号に応じて、ワード線により選択された複
数個のメモリセルに、外部端子から印加された「０」ま
たは「１」の試験情報を一括して書込む一括書込手段
と、ワード線により選択された複数個のメモリセルに書
込まれた試験情報と外部端子から印加された「０」また
は「１」の期待値情報とを一括して比較する一括比較手
段とを備え、一括書込手段は、通常動作時にビット線に
対して任意のデータを出力することによりアドレス入力
に対応するメモリセルにデータを書込むデータ書込み手
段とは別個に、各ビット線ごとに設けられ、試験パター
ン書込み制御信号に応じて、対応するビット線に試験情
報を出力することにより、メモリセルに試験情報を書込
む試験パターン書込み制御ゲートを有し、一括比較手段
は、各ビット線ごとに設けられ、対応するメモリセルか
らビット線に読出された試験情報に応じてオン／オフ動
作するトランジスタからなり、このトランジスタに期待
値情報を入力することにより、オン／オフ動作に応じて
試験情報と期待値情報との比較結果を出力する比較回路
と、各比較回路から出力されたすべての比較結果がそれ
ぞれ対応する試験情報と期待値情報との一致を示す場合
に、ワード線に対する試験結果が正常であると判定出力
する判定回路とを有することを特徴とするものである。
書込み制御信号に応じて、ワード線により選択された複
数個のメモリセルに、外部端子から印加された「０」ま
たは「１」の試験情報を一括して書込む一括書込手段
と、ワード線により選択された複数個のメモリセルに書
込まれた試験情報と外部端子から印加された「０」また
は「１」の期待値情報とを一括して比較する一括比較手
段とを備え、一括書込手段は、通常動作時にビット線に
対して任意のデータを出力することによりアドレス入力
に対応するメモリセルにデータを書込むデータ書込み手
段とは別個に、各ビット線ごとに設けられ、試験パター
ン書込み制御信号に応じて、対応するビット線に試験情
報を出力することにより、メモリセルに試験情報を書込
む試験パターン書込み制御ゲートを有し、一括比較手段
は、各ビット線ごとに設けられ、対応するメモリセルか
らビット線に読出された試験情報に応じてオン／オフ動
作するトランジスタからなり、このトランジスタに期待
値情報を入力することにより、オン／オフ動作に応じて
試験情報と期待値情報との比較結果を出力する比較回路
と、各比較回路から出力されたすべての比較結果がそれ
ぞれ対応する試験情報と期待値情報との一致を示す場合
に、ワード線に対する試験結果が正常であると判定出力
する判定回路とを有することを特徴とするものである。
本発明においては、半導体メモリ試験時、特定の数種
類の試験パターンに関してワード線対応又はワード線の
一部対応の一括書込みおよび一括比較を行なうことがで
きる。
類の試験パターンに関してワード線対応又はワード線の
一部対応の一括書込みおよび一括比較を行なうことがで
きる。
第１図は本発明の第１の実施例の構成を示したもので
ある。第１図は、同一メモリセルアレイ内のビット線対
がセンス回路に接続する折返し形ビット線構成を対象
に、一括書込みおよび一括比較の単位がワード線の場合
の例である。図中、１はメモリセルアレイ、2,2′はワ
ード線、3a,3b,3a′,3b′はメモリセルで、例えばワー
ド線２に接続された全メモリセルを簡略化して２個で表
わしている。4,4′はビット線で、同様に簡略化して２
対で表わしている。なおここで、BL1と▲▼,BL2
と▲▼が各々ビット線対を形成し、ダミーセル
（図示せず）とセンス回路７の作用により、BL1と▲
▼には反対の情報が生じる。また、５はロウデコー
ダ、６はワードドライバ、７はセンス回路、８はビット
線対応の試験パターン書込み制御ゲート、９は試験パタ
ーン書込み制御線、10は試験パターン書込み制御端子、
11,12は試験パターン書込み線、13,14は試験パターン書
込み端子で、試験パターン書込み線11,12に互いに反転
した試験パターンが印加される。さらに、15はビット線
対対応の比較回路、16は複数個の比較回路15の出力情報
をもとにワード線対応の一致検出を行なうNOR回路（判
定回路）、17はNOR回路の16の出力ノード、18は一括比
較結果の出力端子、19は比較回路15の出力ノードであ
る。
ある。第１図は、同一メモリセルアレイ内のビット線対
がセンス回路に接続する折返し形ビット線構成を対象
に、一括書込みおよび一括比較の単位がワード線の場合
の例である。図中、１はメモリセルアレイ、2,2′はワ
ード線、3a,3b,3a′,3b′はメモリセルで、例えばワー
ド線２に接続された全メモリセルを簡略化して２個で表
わしている。4,4′はビット線で、同様に簡略化して２
対で表わしている。なおここで、BL1と▲▼,BL2
と▲▼が各々ビット線対を形成し、ダミーセル
（図示せず）とセンス回路７の作用により、BL1と▲
▼には反対の情報が生じる。また、５はロウデコー
ダ、６はワードドライバ、７はセンス回路、８はビット
線対応の試験パターン書込み制御ゲート、９は試験パタ
ーン書込み制御線、10は試験パターン書込み制御端子、
11,12は試験パターン書込み線、13,14は試験パターン書
込み端子で、試験パターン書込み線11,12に互いに反転
した試験パターンが印加される。さらに、15はビット線
対対応の比較回路、16は複数個の比較回路15の出力情報
をもとにワード線対応の一致検出を行なうNOR回路（判
定回路）、17はNOR回路の16の出力ノード、18は一括比
較結果の出力端子、19は比較回路15の出力ノードであ
る。
このような構成において、試験パターン書込み制御ゲ
ート８、試験パターン書込み制御線９、試験パターン書
込み制御端子10、試験パターン書込み線11,12、試験パ
ターン書込み端子13,14等は一括書込手段を構成し、試
験パターン書込み制御線９、試験パターン書込み制御端
子10、試験パターン書込み線11,12、試験パターン書込
み端子13,14、比較回路15、NOR回路16、出力端子18等は
一括比較手段を構成する。
ート８、試験パターン書込み制御線９、試験パターン書
込み制御端子10、試験パターン書込み線11,12、試験パ
ターン書込み端子13,14等は一括書込手段を構成し、試
験パターン書込み制御線９、試験パターン書込み制御端
子10、試験パターン書込み線11,12、試験パターン書込
み端子13,14、比較回路15、NOR回路16、出力端子18等は
一括比較手段を構成する。
ここで、試験パターン書込み制御端子10は、試験パタ
ーン書込み時のみ「Ｈ」レベルが印加され、それ以外の
場合は「Ｌ」レベルになっている。試験パターン書込み
端子13,14は、試験時のみ「Ｈ」レベル又は「Ｌ」レベ
ルが印加され、それ以外の場合はオープン状態になって
いる。図中、抵抗を介しての電源電圧Vccの供給は、こ
のオープン状態で試験パターン書込み線11,12を共に
「Ｌ」レベルにするためのものである。一括比較結果の
出力端子18は、プリチャージ時および一括比較結果とし
て全ビット良が得られた場合に「Ｌ」レベル、一括比較
結果として不良ビットが得られた場合に「Ｈ」レベルと
なる。またワードドライバ６に印加されるΦWはワード
線駆動クロック、センス回路７に印加されるΦSAはセン
ス回路駆動クロック、NOR回路16内のΦPはプリチャージ
クロックである。
ーン書込み時のみ「Ｈ」レベルが印加され、それ以外の
場合は「Ｌ」レベルになっている。試験パターン書込み
端子13,14は、試験時のみ「Ｈ」レベル又は「Ｌ」レベ
ルが印加され、それ以外の場合はオープン状態になって
いる。図中、抵抗を介しての電源電圧Vccの供給は、こ
のオープン状態で試験パターン書込み線11,12を共に
「Ｌ」レベルにするためのものである。一括比較結果の
出力端子18は、プリチャージ時および一括比較結果とし
て全ビット良が得られた場合に「Ｌ」レベル、一括比較
結果として不良ビットが得られた場合に「Ｈ」レベルと
なる。またワードドライバ６に印加されるΦWはワード
線駆動クロック、センス回路７に印加されるΦSAはセン
ス回路駆動クロック、NOR回路16内のΦPはプリチャージ
クロックである。
次に第１の実施例による試験の一例を第２図に示すタ
イミング図を用いて説明する。まずワード線対応の試験
パターン一括書込みは以下の通りに行なう。第２図
（ａ）に示すプリチャージクロックΦPを「Ｌ」レベル
とし、ロウデコーダ５を動作させて唯一のワード線２を
選択する。次に第２図（ｂ）に示すワード線駆動クロッ
クΦWを「Ｈ」レベルとし、ワードドライバ６を動作さ
せて選択されたワード線２を「Ｈ」レベルに立ち上げ
る。ワード線２につながる全メモリセルの情報がビット
線上に現れた後、第２図（ｃ）に示すセンス回路駆動ク
ロックΦSAを「Ｈ」レベルにしてセンス回路７を動作さ
せる。センス回路７の動作によりビット線の電圧レベル
が確定した後、第２図（ｄ）に示すように、試験パター
ン書込み端子13,14に試験パターンに応じた「Ｈ」レベ
ル又は「Ｌ」レベルを印加する。次に第２図（ｅ）に示
すように、試験パターン書込み制御端子10に「Ｈ」レベ
ルを印加して、上記試験パターンに応じた電圧レベルを
ビット線上に伝達させる。この時点でワード線２は
「Ｈ」レベルを保持しており、ワード線対応の試験パタ
ーン一括書込みが行なわれる。次に試験パターン書込み
制御端子10を「Ｌ」レベル、さらに試験パターン書込み
端子13,14を「Ｈ」レベルにした後、通常のメモリ動作
と同様なタイミングでワード線駆動クロックΦW，セン
ス回路駆動クロックΦSAを「Ｌ」レベルとして一連の書
込み動作を終了する。
イミング図を用いて説明する。まずワード線対応の試験
パターン一括書込みは以下の通りに行なう。第２図
（ａ）に示すプリチャージクロックΦPを「Ｌ」レベル
とし、ロウデコーダ５を動作させて唯一のワード線２を
選択する。次に第２図（ｂ）に示すワード線駆動クロッ
クΦWを「Ｈ」レベルとし、ワードドライバ６を動作さ
せて選択されたワード線２を「Ｈ」レベルに立ち上げ
る。ワード線２につながる全メモリセルの情報がビット
線上に現れた後、第２図（ｃ）に示すセンス回路駆動ク
ロックΦSAを「Ｈ」レベルにしてセンス回路７を動作さ
せる。センス回路７の動作によりビット線の電圧レベル
が確定した後、第２図（ｄ）に示すように、試験パター
ン書込み端子13,14に試験パターンに応じた「Ｈ」レベ
ル又は「Ｌ」レベルを印加する。次に第２図（ｅ）に示
すように、試験パターン書込み制御端子10に「Ｈ」レベ
ルを印加して、上記試験パターンに応じた電圧レベルを
ビット線上に伝達させる。この時点でワード線２は
「Ｈ」レベルを保持しており、ワード線対応の試験パタ
ーン一括書込みが行なわれる。次に試験パターン書込み
制御端子10を「Ｌ」レベル、さらに試験パターン書込み
端子13,14を「Ｈ」レベルにした後、通常のメモリ動作
と同様なタイミングでワード線駆動クロックΦW，セン
ス回路駆動クロックΦSAを「Ｌ」レベルとして一連の書
込み動作を終了する。
このようにして、ワード線を2,2′と順次選択し、試
験パターン書込み端子13,14に印加する「Ｈ」レベル，
「Ｌ」レベルを順次入れ換えることにより、「MSCAN」
の試験パターンが一括して書き込める。つまり第１図で
は、全メモリセル3a,3b,3a′,3b′に「Ｈ」レベル又は
「Ｌ」レベルの情報が書き込まれる。またワード線を2,
2′と順次選択して、試験パターン書込み端子13,14に印
加する「Ｈ」レベル，「Ｌ」レベルを２ワード線毎に入
れ替えることにより、「CHECKERBOARD」の試験パターン
が一括して書き込める。つまり第１図では、メモリセル
3a,3bに「Ｈ」レベル又は「Ｌ」レベル、メモリセル3
a′,3b′に「Ｌ」レベル又は「Ｈ」レベルの情報が書き
込まれる。
験パターン書込み端子13,14に印加する「Ｈ」レベル，
「Ｌ」レベルを順次入れ換えることにより、「MSCAN」
の試験パターンが一括して書き込める。つまり第１図で
は、全メモリセル3a,3b,3a′,3b′に「Ｈ」レベル又は
「Ｌ」レベルの情報が書き込まれる。またワード線を2,
2′と順次選択して、試験パターン書込み端子13,14に印
加する「Ｈ」レベル，「Ｌ」レベルを２ワード線毎に入
れ替えることにより、「CHECKERBOARD」の試験パターン
が一括して書き込める。つまり第１図では、メモリセル
3a,3bに「Ｈ」レベル又は「Ｌ」レベル、メモリセル3
a′,3b′に「Ｌ」レベル又は「Ｈ」レベルの情報が書き
込まれる。
また、上記の書込み動作の説明から明らかなように、
第１の実施例の試験によれば、メモリセルアレイ内のメ
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。なおこの一括書込みを容易にする
ため、試験パターン書込み制御端子10に「Ｈ」レベルを
印加する際、センス回路駆動クロックΦSAを一時「Ｌ」
レベルとし、センス回路７のラッチを解除してもよい。
また試験パターン書込み制御端子10からの電圧印加によ
り十分ビット線の電圧レベルが確定する場合は、必ずし
もセンス回路７を動作させる必要はない。
第１の実施例の試験によれば、メモリセルアレイ内のメ
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。なおこの一括書込みを容易にする
ため、試験パターン書込み制御端子10に「Ｈ」レベルを
印加する際、センス回路駆動クロックΦSAを一時「Ｌ」
レベルとし、センス回路７のラッチを解除してもよい。
また試験パターン書込み制御端子10からの電圧印加によ
り十分ビット線の電圧レベルが確定する場合は、必ずし
もセンス回路７を動作させる必要はない。
次にワード線対応の一括比較のシーケンスについて説
明する。まずプリチャージ期間中はプリチャージクロッ
クΦPが「Ｈ」レベルであり、一括比較結果の出力ノー
ド17を「Ｈ」レベルにプリチャージしている。その後セ
ンス回路７を動作させるタイミングまでは前記書込み動
作と同様に行なう。次にビット線の電圧レベル確定後、
試験パターン書込み端子13,14に前記書込み動作の試験
パターンとは反対の電圧レベルを印加する。なおこの
時、試験パターン書込み制御端子10は「Ｌ」レベルを保
持させておく。その結果、比較動作時に試験パターン書
込み端子13,14に印加した試験パターンの電圧レベルと
メモリセルから読み出されてビット線上に現れた電圧レ
ベルとが一致した場合、すなわちメモリセルから読み出
されたデータが誤っている場合、比較回路15の出力ノー
ド19が「Ｈ」レベルとなり、NOR回路16の出力ノード17
を「Ｈ」レベルから「Ｌ」レベルに変化させる。従っ
て、一括比較結果の出力端子18の「Ｌ」レベルから
「Ｈ」レベルへの変化を観測することにより、選択ワー
ド線に接続された全メモリセルの中に不良ビットが存在
していることが検出される。これを第２図（ｆ）に示
す。第２図（ｆ）において実線の「Ｈ」レベルは不良ビ
ットがある場合を示し、点線の「Ｌ」レベルは全ビット
良又は書込み中の場合を示す。
明する。まずプリチャージ期間中はプリチャージクロッ
クΦPが「Ｈ」レベルであり、一括比較結果の出力ノー
ド17を「Ｈ」レベルにプリチャージしている。その後セ
ンス回路７を動作させるタイミングまでは前記書込み動
作と同様に行なう。次にビット線の電圧レベル確定後、
試験パターン書込み端子13,14に前記書込み動作の試験
パターンとは反対の電圧レベルを印加する。なおこの
時、試験パターン書込み制御端子10は「Ｌ」レベルを保
持させておく。その結果、比較動作時に試験パターン書
込み端子13,14に印加した試験パターンの電圧レベルと
メモリセルから読み出されてビット線上に現れた電圧レ
ベルとが一致した場合、すなわちメモリセルから読み出
されたデータが誤っている場合、比較回路15の出力ノー
ド19が「Ｈ」レベルとなり、NOR回路16の出力ノード17
を「Ｈ」レベルから「Ｌ」レベルに変化させる。従っ
て、一括比較結果の出力端子18の「Ｌ」レベルから
「Ｈ」レベルへの変化を観測することにより、選択ワー
ド線に接続された全メモリセルの中に不良ビットが存在
していることが検出される。これを第２図（ｆ）に示
す。第２図（ｆ）において実線の「Ｈ」レベルは不良ビ
ットがある場合を示し、点線の「Ｌ」レベルは全ビット
良又は書込み中の場合を示す。
次に、上記試験パターンの電圧レベルとメモリセルか
らの読出しデータとが一致する動作の具体例について説
明する。一括書込みにおいて、試験パターン書込端子13
を「Ｌ」レベルに設定し、「Ｈ」レベルのデータをメモ
リセル3aに書き込んだ場合を例として説明する。この場
合、一括比較においては、試験パターン書込み端子13に
は「Ｈ」レベル、試験パターン書込み端子14には「Ｌ」
レベルが印加され、メモリセル3aからのデータと比較さ
れる。一括比較においてメモリセル3aから読み出された
データのレベルが誤って「Ｌ」レベルであった場合、ビ
ット線BL1すなわち比較回路15の上段のトランジスタ15a
のゲートは「Ｌ」レベルとなり、トランジスタ15aはオ
フとなる。この場合、ビット線▲▼のレベルはダ
ミーセルとセンス回路７の作用により「Ｈ」レベルとな
り、比較回路15の下段のトランジスタ15bのゲートは
「Ｈ」レベルとなる。これによりトランジスタ15bはオ
ンとなり、試験パターン書込み端子14を「Ｌ」レベルと
することによって比較回路15に印加された「Ｈ」レベル
が出力ノード19に現れ、NOR回路16の出力ノード17を
「Ｈ」レベルから「Ｌ」レベルに変化させる。なお、以
上の動作は試験パターン書込み端子13,14が書込み時に
おいて「Ｌ」レベル，「Ｈ」レベルの場合について説明
したが、試験パターン書込み端子13,14が書込み時にお
いて「Ｈ」レベル，「Ｌ」レベルの場合も同様の動作と
なる。
らの読出しデータとが一致する動作の具体例について説
明する。一括書込みにおいて、試験パターン書込端子13
を「Ｌ」レベルに設定し、「Ｈ」レベルのデータをメモ
リセル3aに書き込んだ場合を例として説明する。この場
合、一括比較においては、試験パターン書込み端子13に
は「Ｈ」レベル、試験パターン書込み端子14には「Ｌ」
レベルが印加され、メモリセル3aからのデータと比較さ
れる。一括比較においてメモリセル3aから読み出された
データのレベルが誤って「Ｌ」レベルであった場合、ビ
ット線BL1すなわち比較回路15の上段のトランジスタ15a
のゲートは「Ｌ」レベルとなり、トランジスタ15aはオ
フとなる。この場合、ビット線▲▼のレベルはダ
ミーセルとセンス回路７の作用により「Ｈ」レベルとな
り、比較回路15の下段のトランジスタ15bのゲートは
「Ｈ」レベルとなる。これによりトランジスタ15bはオ
ンとなり、試験パターン書込み端子14を「Ｌ」レベルと
することによって比較回路15に印加された「Ｈ」レベル
が出力ノード19に現れ、NOR回路16の出力ノード17を
「Ｈ」レベルから「Ｌ」レベルに変化させる。なお、以
上の動作は試験パターン書込み端子13,14が書込み時に
おいて「Ｌ」レベル，「Ｈ」レベルの場合について説明
したが、試験パターン書込み端子13,14が書込み時にお
いて「Ｈ」レベル，「Ｌ」レベルの場合も同様の動作と
なる。
以上述べてきた一括書込み・一括比較の試験方法で
は、試験パターンとして「MSCAN」，「CHECKERBOARD」
を例に示してきたが、「MARCHING」を用いた試験も可能
である。これは、全メモリセルに対するバックグラウン
ドデータの書込みおよび引き続いて行われる読出しデー
タの一括比較を「MSCAN」使用時と同様に実施し、さら
に試験パターン書込み端子13,14に与える電圧レベルを
反転させて「MSCAN」使用時と同様に一括書込み・一括
比較を行うシーケンスにより実現できる。ただし本発明
では、ワード線につながるこれらメモリセルに一括して
同じレベルの情報を書き込むため、従来の試験方法にお
いて検出可能であったコラムアドレス系の不良検出が不
可能である。したがって、このコラムアドレス系の不良
検出に関しては、例えばメモリセルアレイ１内の１本ま
たは数本のワード線につながる全メモリセルを対象にし
た「MARCHING」による試験を別途実施することになる。
は、試験パターンとして「MSCAN」，「CHECKERBOARD」
を例に示してきたが、「MARCHING」を用いた試験も可能
である。これは、全メモリセルに対するバックグラウン
ドデータの書込みおよび引き続いて行われる読出しデー
タの一括比較を「MSCAN」使用時と同様に実施し、さら
に試験パターン書込み端子13,14に与える電圧レベルを
反転させて「MSCAN」使用時と同様に一括書込み・一括
比較を行うシーケンスにより実現できる。ただし本発明
では、ワード線につながるこれらメモリセルに一括して
同じレベルの情報を書き込むため、従来の試験方法にお
いて検出可能であったコラムアドレス系の不良検出が不
可能である。したがって、このコラムアドレス系の不良
検出に関しては、例えばメモリセルアレイ１内の１本ま
たは数本のワード線につながる全メモリセルを対象にし
た「MARCHING」による試験を別途実施することになる。
以上述べてきたように、第１の実施例の試験方法によ
ればワード線対応に一括書込みおよび一括比較が行なえ
るため、試験時間を従来の半導体メモリの1/nに短縮す
ることができる。ただし、ここでｎはワード線に接続さ
れる一括書込み・一括比較が行なわれるメモリセル数で
あり、通常500又は1000以上の大きな値を採る。
ればワード線対応に一括書込みおよび一括比較が行なえ
るため、試験時間を従来の半導体メモリの1/nに短縮す
ることができる。ただし、ここでｎはワード線に接続さ
れる一括書込み・一括比較が行なわれるメモリセル数で
あり、通常500又は1000以上の大きな値を採る。
第３図は本発明の第２の実施例の構成を示したもので
ある。第３図は、センス回路を挟んで異なったメモリセ
ルアレイ内のビット線でビット線対を形成するオープン
ビット線構成を対象に、一括書込みおよび一括比較の単
位がワード線の場合の例である。図中、１′はメモリセ
ルアレイ、4L,4L′,4R,4R′はビット線で、4Lと4R,4L′
と4R′が各々ビット線対を形成する。16′はワード線対
応の一致検出を行なうNOR回路、17′はNOR回路16′の出
力ノード、20,20′はビット線対応の試験パターン書込
み制御ゲート、21,21′はビット線対応の比較回路、22,
23,24,25は試験パターン書込み線、26はNOR回路16,16′
の出力情報をもとにワード線対応の一致検出を行なうOR
回路、27,28,29,30は試験パターン書込み端子31,31′は
比較回路21,21′の出力ノードである。第３図において
第１図と同一部分又は相当部分には同一符号が付してあ
る。
ある。第３図は、センス回路を挟んで異なったメモリセ
ルアレイ内のビット線でビット線対を形成するオープン
ビット線構成を対象に、一括書込みおよび一括比較の単
位がワード線の場合の例である。図中、１′はメモリセ
ルアレイ、4L,4L′,4R,4R′はビット線で、4Lと4R,4L′
と4R′が各々ビット線対を形成する。16′はワード線対
応の一致検出を行なうNOR回路、17′はNOR回路16′の出
力ノード、20,20′はビット線対応の試験パターン書込
み制御ゲート、21,21′はビット線対応の比較回路、22,
23,24,25は試験パターン書込み線、26はNOR回路16,16′
の出力情報をもとにワード線対応の一致検出を行なうOR
回路、27,28,29,30は試験パターン書込み端子31,31′は
比較回路21,21′の出力ノードである。第３図において
第１図と同一部分又は相当部分には同一符号が付してあ
る。
ここで試験パターン書込み端子27,28,29,30は試験時
のみ「Ｈ」レベル又は「Ｌ」レベルが印加され、それ以
外の場合はオープン状態になっている。なお、第１図に
示したロウデコーダ5,ワードドライバ6,ワード線駆動ク
ロックΦWおよびセンス回路駆動クロックΦSAはこの第
２の実施例においても同様に必要であるが、第３図では
省略している。
のみ「Ｈ」レベル又は「Ｌ」レベルが印加され、それ以
外の場合はオープン状態になっている。なお、第１図に
示したロウデコーダ5,ワードドライバ6,ワード線駆動ク
ロックΦWおよびセンス回路駆動クロックΦSAはこの第
２の実施例においても同様に必要であるが、第３図では
省略している。
第２の実施例による試験は、試験パターンの一括書込
みおよび一括比較の制御方法が異なる点等を除けば、第
１の実施例と同様である。第２の実施例において、「CH
ECKERBOARD」の試験パターン一括書込みは、試験パター
ン書込み端子27,29に「Ｈ」レベル又は「Ｌ」レベル、
試験パターン書込み端子28,30に「Ｌ」レベル又は
「Ｈ」レベルを印加し、ワード線の順次選択とともに、
これら端子に印加する「Ｈ」レベル，「Ｌ」レベルを順
次入れ換えることにより達成される。「MSCAN」の試験
パターン一括書込みは、試験パターン書込み端子27,28
に「Ｈ」レベル又は「Ｌ」レベル、29,30に「Ｌ」レベ
ル又は「Ｈ」レベルを印加し、これら端子に印加された
電圧レベルを固定してワード線を順次選択することによ
り達成される。また、「MARCHING」に関しては、前記第
１の実施例に記載の手法に準じて、同様に実施できる。
みおよび一括比較の制御方法が異なる点等を除けば、第
１の実施例と同様である。第２の実施例において、「CH
ECKERBOARD」の試験パターン一括書込みは、試験パター
ン書込み端子27,29に「Ｈ」レベル又は「Ｌ」レベル、
試験パターン書込み端子28,30に「Ｌ」レベル又は
「Ｈ」レベルを印加し、ワード線の順次選択とともに、
これら端子に印加する「Ｈ」レベル，「Ｌ」レベルを順
次入れ換えることにより達成される。「MSCAN」の試験
パターン一括書込みは、試験パターン書込み端子27,28
に「Ｈ」レベル又は「Ｌ」レベル、29,30に「Ｌ」レベ
ル又は「Ｈ」レベルを印加し、これら端子に印加された
電圧レベルを固定してワード線を順次選択することによ
り達成される。また、「MARCHING」に関しては、前記第
１の実施例に記載の手法に準じて、同様に実施できる。
一方、これら試験パターンの一括比較は上記と反対の
電圧レベルを各々の端子に印加し、通常の読出し動作で
ビット線上に現れる電圧レベルと比較することで行なわ
れる。また、NOR回路16および16′の出力情報のOR処理
結果を用いて不良ビットの検出を行なっている点が第１
の実施例と異なる。一括比較結果の出力端子18はプリチ
ャージ時および一括比較結果として全ビット良が得られ
た場合に「Ｌ」レベル、一括比較結果として不良ビット
が得られた場合に「Ｈ」レベルとなる。
電圧レベルを各々の端子に印加し、通常の読出し動作で
ビット線上に現れる電圧レベルと比較することで行なわ
れる。また、NOR回路16および16′の出力情報のOR処理
結果を用いて不良ビットの検出を行なっている点が第１
の実施例と異なる。一括比較結果の出力端子18はプリチ
ャージ時および一括比較結果として全ビット良が得られ
た場合に「Ｌ」レベル、一括比較結果として不良ビット
が得られた場合に「Ｈ」レベルとなる。
第２の実施例の試験によれば、メモリセルアレイ内の
メモリセルの物理的配置が論理アドレス配置と異なる半
導体メモリにおいても、これらの試験パターンを正しく
書き込むことができる。また第１の実施例の場合に述べ
たセンス回路７に係るラッチの解除等はこの第２の実施
例の場合も同様に成り立つ。この第２の実施例の試験に
よれば、ワード線対応に一括書込みおよび一括比較が行
なえるため、試験時間を従来の半導体メモリにおける時
間の1/nに短縮することができる。ただし、ここでｎは
ワード線に接続される一括書込みおよび一括比較が行な
われるメモリセル数であり、通常500又は1000以上の大
きな値を採る。
メモリセルの物理的配置が論理アドレス配置と異なる半
導体メモリにおいても、これらの試験パターンを正しく
書き込むことができる。また第１の実施例の場合に述べ
たセンス回路７に係るラッチの解除等はこの第２の実施
例の場合も同様に成り立つ。この第２の実施例の試験に
よれば、ワード線対応に一括書込みおよび一括比較が行
なえるため、試験時間を従来の半導体メモリにおける時
間の1/nに短縮することができる。ただし、ここでｎは
ワード線に接続される一括書込みおよび一括比較が行な
われるメモリセル数であり、通常500又は1000以上の大
きな値を採る。
第４図は、第３図における試験パターン書込み制御ゲ
ート20と比較回路21および試験パターン書込み制御ゲー
ト20′と比較回路21′に挟まれた試験パターン書込み部
分および試験パターン書込み端子を含む回路系の別の構
成例を抜粋したものである。この構成の特徴は第３図の
構成に比べ、試験パターン選択端子を新設することによ
り試験パターン書込み端子数を半分に減少させた点にあ
る。図中、32,32′,33,33′は試験パターン書込み線、3
4,34′,35,35′は試験パターン選択線、36,37は試験パ
ターン書込み端子、38は試験パターン選択端子、39は試
験パターン選択ゲートで、ビット線１本おきに設けられ
る。また第４図において第３図と同一部分又は相当部分
には同一符号が付してある。
ート20と比較回路21および試験パターン書込み制御ゲー
ト20′と比較回路21′に挟まれた試験パターン書込み部
分および試験パターン書込み端子を含む回路系の別の構
成例を抜粋したものである。この構成の特徴は第３図の
構成に比べ、試験パターン選択端子を新設することによ
り試験パターン書込み端子数を半分に減少させた点にあ
る。図中、32,32′,33,33′は試験パターン書込み線、3
4,34′,35,35′は試験パターン選択線、36,37は試験パ
ターン書込み端子、38は試験パターン選択端子、39は試
験パターン選択ゲートで、ビット線１本おきに設けられ
る。また第４図において第３図と同一部分又は相当部分
には同一符号が付してある。
ここで試験パターン書込み端子36,37は試験時のみ
「Ｈ」レベル又は「Ｌ」レベルが印加され、それ以外の
場合はオープン状態になっている。
「Ｈ」レベル又は「Ｌ」レベルが印加され、それ以外の
場合はオープン状態になっている。
第４図の構成による試験方法は、試験パターンの一括
書込みおよび一括比較の制御方法が異なる点を除けば、
第２の実施例と同様である。この構成において、「CHEC
KERBOARD」の試験パターン一括書込みは、試験パターン
書込み端子36に「Ｈ」レベル又は「Ｌ」レベル、試験パ
ターン書込み端子37に「Ｌ」レベル又は「Ｈ」レベル、
試験パターン選択端子38に「Ｈ」レベルを印加し、ワー
ド線の順次選択とともに、端子36,37に印加する「Ｈ」
レベル，「Ｌ」レベルを順次入れ換えることにより達成
される。「MSCAN」の試験パターン一括書込みは、試験
パターン書込み端子36に「Ｈ」レベル又は「Ｌ」レベ
ル、試験パターン書込み端子37に「Ｌ」レベル又は
「Ｈ」レベル、試験パターン選択端子38に「Ｌ」レベル
を印加し、これら端子に印加された電圧レベルを固定し
てワード線を順次選択することにより達成される。ま
た、「MARCHING」に関しては、前記第２の実施例に記載
の手法に準じて、同様に実施できる。
書込みおよび一括比較の制御方法が異なる点を除けば、
第２の実施例と同様である。この構成において、「CHEC
KERBOARD」の試験パターン一括書込みは、試験パターン
書込み端子36に「Ｈ」レベル又は「Ｌ」レベル、試験パ
ターン書込み端子37に「Ｌ」レベル又は「Ｈ」レベル、
試験パターン選択端子38に「Ｈ」レベルを印加し、ワー
ド線の順次選択とともに、端子36,37に印加する「Ｈ」
レベル，「Ｌ」レベルを順次入れ換えることにより達成
される。「MSCAN」の試験パターン一括書込みは、試験
パターン書込み端子36に「Ｈ」レベル又は「Ｌ」レベ
ル、試験パターン書込み端子37に「Ｌ」レベル又は
「Ｈ」レベル、試験パターン選択端子38に「Ｌ」レベル
を印加し、これら端子に印加された電圧レベルを固定し
てワード線を順次選択することにより達成される。ま
た、「MARCHING」に関しては、前記第２の実施例に記載
の手法に準じて、同様に実施できる。
一方、これら試験パターンの一括比較は、前記と反対
の電圧レベルを端子36,37に印加し、通常の読出し動作
でビット線上に現れる電圧レベルと比較することで行な
われる。第４図の構成による試験方法を用いることによ
る試験時間の短縮効果等は第１および第２の実施例と同
様である。
の電圧レベルを端子36,37に印加し、通常の読出し動作
でビット線上に現れる電圧レベルと比較することで行な
われる。第４図の構成による試験方法を用いることによ
る試験時間の短縮効果等は第１および第２の実施例と同
様である。
なお、第３図に示したオープンビット線構成におい
て、センス回路ピッチ内にメモリセルアレイ１′から１
への通過ビット線が配置可能で且つ第１図における試験
パターン書込み制御ゲート８および比較回路15が配置可
能な場合、メモリセルアレイ１側のNOR回路16のみを設
ければよいことは明らかである。また、この構成を採る
ことによる試験時間の短縮効果等は第１および第２の実
施例と同様である。
て、センス回路ピッチ内にメモリセルアレイ１′から１
への通過ビット線が配置可能で且つ第１図における試験
パターン書込み制御ゲート８および比較回路15が配置可
能な場合、メモリセルアレイ１側のNOR回路16のみを設
ければよいことは明らかである。また、この構成を採る
ことによる試験時間の短縮効果等は第１および第２の実
施例と同様である。
第５図は本発明の第３の実施例の構成を示しており、
超大容量の半導体メモリを対象とした高密度メモリセル
アレイ構成に適用したものである。このメモリセルアレ
イ構成の特徴は次の通りである。
超大容量の半導体メモリを対象とした高密度メモリセル
アレイ構成に適用したものである。このメモリセルアレ
イ構成の特徴は次の通りである。
メモリセル面積の縮小に伴うセンス回路ピッチの減少
を緩和させるために、センス回路をメモリセルアレイの
両側に分散配置させた。
を緩和させるために、センス回路をメモリセルアレイの
両側に分散配置させた。
ビット線容量を減少させるためにビット線を分割し
た。
た。
メモリセルが接続せず且つビット線と異なった配線層
で形成したメインビット線を設け、このメインビット線
と上記ビット線を電気的に接続させた。
で形成したメインビット線を設け、このメインビット線
と上記ビット線を電気的に接続させた。
第５図は折返し形ビット線構成を基本とし、メモリセ
ルアレイ１を２つのサブアレイ40,40′に分割した構成
例をメインビット線対一対分のみ表わしたものである。
この構成により、センス回路７をメモリセルアレイ１の
左右に配置させることでセンス回路ピッチをメモリセル
ピッチの４倍にまで拡げることができる。図中、８′は
ビット線対対応の試験パターン書込み制御ゲート、15′
はビット線対対応の比較回路、19′は比較回路15′の出
力ノード、41,41′,42,42′はメインビット線、43,44,4
5はメインビット線に係るスイッチ、46,47,48,49はビッ
ト線とメインビット線をつなぐスイッチである。また第
５図において第１図，第３図と同一部分又は相当部分に
は同一符号が付してある。なお第１図に示したロウデコ
ーダ5,ワードドライバ6,ワード線駆動クロックΦWおよ
びセンス回路駆動クロックΦSAはこの第３の実施例にお
いても同様に必要であるが、第５図では省略している。
ルアレイ１を２つのサブアレイ40,40′に分割した構成
例をメインビット線対一対分のみ表わしたものである。
この構成により、センス回路７をメモリセルアレイ１の
左右に配置させることでセンス回路ピッチをメモリセル
ピッチの４倍にまで拡げることができる。図中、８′は
ビット線対対応の試験パターン書込み制御ゲート、15′
はビット線対対応の比較回路、19′は比較回路15′の出
力ノード、41,41′,42,42′はメインビット線、43,44,4
5はメインビット線に係るスイッチ、46,47,48,49はビッ
ト線とメインビット線をつなぐスイッチである。また第
５図において第１図，第３図と同一部分又は相当部分に
は同一符号が付してある。なお第１図に示したロウデコ
ーダ5,ワードドライバ6,ワード線駆動クロックΦWおよ
びセンス回路駆動クロックΦSAはこの第３の実施例にお
いても同様に必要であるが、第５図では省略している。
第５図の構成による通常のメモリ動作として、図中の
ワード線２選択時の読出し動作を例として以下に述べ
る。まず、ワード線２の選択とほぼ同じタイミングでス
イッチ43,45,46,47のみをオンさせる。その結果、メモ
リセル3aの情報がスイッチ46,43を経由して左側のセン
ス回路７に伝達され、増幅される。また、メモリセル3b
の情報はスイッチ47,45を経由して右側のセンス回路７
に伝達され、増幅される。その後、マルチプレクサおよ
びデータ出力回路（共に図示せず）を動作させ、読出し
対象のメモリセル情報のみを読み出す。
ワード線２選択時の読出し動作を例として以下に述べ
る。まず、ワード線２の選択とほぼ同じタイミングでス
イッチ43,45,46,47のみをオンさせる。その結果、メモ
リセル3aの情報がスイッチ46,43を経由して左側のセン
ス回路７に伝達され、増幅される。また、メモリセル3b
の情報はスイッチ47,45を経由して右側のセンス回路７
に伝達され、増幅される。その後、マルチプレクサおよ
びデータ出力回路（共に図示せず）を動作させ、読出し
対象のメモリセル情報のみを読み出す。
次に第３の実施例による試験の一例について説明す
る。まず、ワード線対応の試験パターン一括書込みを、
対象となるワード線が図中２の場合を例として以下に説
明する。ワード線２の選択と共にスイッチ43,45,46,47
をオンさせる。メモリセル3aの情報がスイッチ46,43、
メモリセル3bの情報がスイッチ47,45を経てメインビッ
ト線41,41′上に現れた後、左右のセンス回路７を動作
させる。ここでスイッチ44がオフ状態にあるため、メモ
リセル3aの情報およびメモリセル3bの情報が現れるメイ
ンビット線41および41′は電気的にしゃ断されている。
センス回路７の動作によりそれぞれのメインビット線の
電圧レベルが確定した後、試験パターン書込み端子13,1
4に試験パターンに応じた「Ｈ」レベル又は「Ｌ」レベ
ルを印加する。次に試験パターン書込み制御端子10に
「Ｈ」レベルを印加して、上記試験パターンに応じた電
圧レベルをそれぞれ試験パターンに応じた電圧レベルを
それぞれ試験パターン書込み制御ゲート8,スイッチ43,4
6および試験パターン書込み制御ゲート８′，スイッチ4
5,47経由でビット線4,4′上に伝達させる。この時点で
ワード線２は「Ｈ」レベルを保持しているため、ワード
線対応の試験パターン一括書込みが行なわれる。次に、
試験パターン書込み制御端子10を「Ｌ」レベル、さらに
試験パターン書込み端子13,14を「Ｈ」レベルにした
後、通常のメモリ動作と同様のタイミングでワード線を
非選択状態にして一連の書込み動作を終了する。このよ
うにして、ワード線を2,2′と順次選択し、試験パター
ン書込み端子13,14に印加する「Ｈ」レベル，「Ｌ」レ
ベルを順次入れ換えることにより「MSCAN」の試験パタ
ーンが一括して書き込める。つまり第５図では、全メモ
リセル3a,3b,3a′,3b′に「Ｈ」レベル又は「「Ｌ」レ
ベルの情報が書き込まれる。またワード線を2,2′と順
次選択して、試験パターン書込み端子13,14に印加する
「Ｈ」レベル，「Ｌ」レベルを２ワード線毎に入れ替え
ることにより「CHECKERBOARD」の試験パターンが一括し
て書き込める。つまり第５図では、メモリセル3aと3bに
「Ｈ」レベル又は「Ｌ」レベル、メモリセル3a′,3b′
に「Ｌ」レベル又は「Ｈ」レベルの情報が書き込まれ
る。また、「MARCHING」に関しては、前記第２の実施例
に記載の手法に準じて、同様に実施できる。
る。まず、ワード線対応の試験パターン一括書込みを、
対象となるワード線が図中２の場合を例として以下に説
明する。ワード線２の選択と共にスイッチ43,45,46,47
をオンさせる。メモリセル3aの情報がスイッチ46,43、
メモリセル3bの情報がスイッチ47,45を経てメインビッ
ト線41,41′上に現れた後、左右のセンス回路７を動作
させる。ここでスイッチ44がオフ状態にあるため、メモ
リセル3aの情報およびメモリセル3bの情報が現れるメイ
ンビット線41および41′は電気的にしゃ断されている。
センス回路７の動作によりそれぞれのメインビット線の
電圧レベルが確定した後、試験パターン書込み端子13,1
4に試験パターンに応じた「Ｈ」レベル又は「Ｌ」レベ
ルを印加する。次に試験パターン書込み制御端子10に
「Ｈ」レベルを印加して、上記試験パターンに応じた電
圧レベルをそれぞれ試験パターンに応じた電圧レベルを
それぞれ試験パターン書込み制御ゲート8,スイッチ43,4
6および試験パターン書込み制御ゲート８′，スイッチ4
5,47経由でビット線4,4′上に伝達させる。この時点で
ワード線２は「Ｈ」レベルを保持しているため、ワード
線対応の試験パターン一括書込みが行なわれる。次に、
試験パターン書込み制御端子10を「Ｌ」レベル、さらに
試験パターン書込み端子13,14を「Ｈ」レベルにした
後、通常のメモリ動作と同様のタイミングでワード線を
非選択状態にして一連の書込み動作を終了する。このよ
うにして、ワード線を2,2′と順次選択し、試験パター
ン書込み端子13,14に印加する「Ｈ」レベル，「Ｌ」レ
ベルを順次入れ換えることにより「MSCAN」の試験パタ
ーンが一括して書き込める。つまり第５図では、全メモ
リセル3a,3b,3a′,3b′に「Ｈ」レベル又は「「Ｌ」レ
ベルの情報が書き込まれる。またワード線を2,2′と順
次選択して、試験パターン書込み端子13,14に印加する
「Ｈ」レベル，「Ｌ」レベルを２ワード線毎に入れ替え
ることにより「CHECKERBOARD」の試験パターンが一括し
て書き込める。つまり第５図では、メモリセル3aと3bに
「Ｈ」レベル又は「Ｌ」レベル、メモリセル3a′,3b′
に「Ｌ」レベル又は「Ｈ」レベルの情報が書き込まれ
る。また、「MARCHING」に関しては、前記第２の実施例
に記載の手法に準じて、同様に実施できる。
また、前記の書込み動作の説明から明らかなように、
第３の実施例の試験によれば、メモリセルアレイ内のメ
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。なおこの一括書込みを容易にする
ため、試験パターン書込み制御端子10に「Ｈ」レベルを
印加する際、センス回路７のラッチを解除してもよい。
また、試験パターン書込み制御端子10からの電圧印加に
より充分ビット線4,4′の電圧レベルが確定する場合は
必ずしもセンス回路７を動作させる必要はない。
第３の実施例の試験によれば、メモリセルアレイ内のメ
モリセルの物理的配置が論理アドレス配置と異なる半導
体メモリにおいても、これらの試験パターンを正しく書
き込むことができる。なおこの一括書込みを容易にする
ため、試験パターン書込み制御端子10に「Ｈ」レベルを
印加する際、センス回路７のラッチを解除してもよい。
また、試験パターン書込み制御端子10からの電圧印加に
より充分ビット線4,4′の電圧レベルが確定する場合は
必ずしもセンス回路７を動作させる必要はない。
次にワード線対応の一括比較のシーケンスについて説
明する。まず、プリチャージ期間中は一括比較結果の出
力ノード17,17′を「Ｈ」レベルにプリチャージしてい
る。その後センス回路７を動作させるタイミングまでは
前記書込み動作と同様に行なう。次に、メインビット線
の電圧レベル確定後、試験パターン書込み端子13,14に
前記書込み動作の試験パターンとは反対の電圧レベルを
印加する。その結果、比較動作時に試験パターン書込み
端子13,14に印加した試験パターンの電圧レベルとメモ
リセルから読み出されてメインビット線上に現れた電圧
レベルとが一致した場合、比較回路15,15′の出力ノー
ド19,19′が「Ｈ」レベルとなり、NOR回路16,16′の出
力ノード17,17′を「Ｈ」レベルから「Ｌ」レベルに変
化させる。従って、一括比較結果の出力端子18の「Ｌ」
レベルから「Ｈ」レベルへの変化を観測することによ
り、選択ワード線に接続された全メモリセルの中に不良
ビットが存在していることが検出される。以上述べてき
たように、第３の実施例の試験によればワード線対応に
一括書込みおよび一括比較が行なえるため、試験時間を
従来の半導体メモリの1/nに短縮することができる。た
だし、ここでｎはワード線に接続される一括書込み・一
括比較が行なわれるメモリセル数であり、通常500又は1
000以上の大きな値を採る。
明する。まず、プリチャージ期間中は一括比較結果の出
力ノード17,17′を「Ｈ」レベルにプリチャージしてい
る。その後センス回路７を動作させるタイミングまでは
前記書込み動作と同様に行なう。次に、メインビット線
の電圧レベル確定後、試験パターン書込み端子13,14に
前記書込み動作の試験パターンとは反対の電圧レベルを
印加する。その結果、比較動作時に試験パターン書込み
端子13,14に印加した試験パターンの電圧レベルとメモ
リセルから読み出されてメインビット線上に現れた電圧
レベルとが一致した場合、比較回路15,15′の出力ノー
ド19,19′が「Ｈ」レベルとなり、NOR回路16,16′の出
力ノード17,17′を「Ｈ」レベルから「Ｌ」レベルに変
化させる。従って、一括比較結果の出力端子18の「Ｌ」
レベルから「Ｈ」レベルへの変化を観測することによ
り、選択ワード線に接続された全メモリセルの中に不良
ビットが存在していることが検出される。以上述べてき
たように、第３の実施例の試験によればワード線対応に
一括書込みおよび一括比較が行なえるため、試験時間を
従来の半導体メモリの1/nに短縮することができる。た
だし、ここでｎはワード線に接続される一括書込み・一
括比較が行なわれるメモリセル数であり、通常500又は1
000以上の大きな値を採る。
なお、第５図における試験パターン書込み制御ゲート
8,比較回路15,NOR回路16等をセンス回路対応に設けず、
いずれか一方のセンス回路側にのみ設け、さらにOR回路
26を介さずに出力ノード17を直接一括比較結果の出力端
子18と接続する構成も同様に本発明の範疇に属する。こ
の場合、ワード線に接続するメモリセルの半分が一括書
込みおよび一括比較の対象となるため、試験時間は従来
の半導体メモリの2/nに短縮する。ただし、ここでｎは
ワード線に接続される一括書込み・一括比較が行なわれ
るメモリセル数である。
8,比較回路15,NOR回路16等をセンス回路対応に設けず、
いずれか一方のセンス回路側にのみ設け、さらにOR回路
26を介さずに出力ノード17を直接一括比較結果の出力端
子18と接続する構成も同様に本発明の範疇に属する。こ
の場合、ワード線に接続するメモリセルの半分が一括書
込みおよび一括比較の対象となるため、試験時間は従来
の半導体メモリの2/nに短縮する。ただし、ここでｎは
ワード線に接続される一括書込み・一括比較が行なわれ
るメモリセル数である。
また本発明は第５図におけるセンス回路７の配置に限
定されない。従って例えば、センス回路７をサブアレイ
40,40′対応に設けた構成も本発明の範疇に属する。
定されない。従って例えば、センス回路７をサブアレイ
40,40′対応に設けた構成も本発明の範疇に属する。
さらに本発明は第５図におけるメインビット線とビッ
ト線の接続関係にも限定されない。従って例えば、試験
パターン書込み制御ゲート８等を一方のセンス回路側に
のみ設けた前記メモリセルアレイ構成では、第５図中の
メインビット線に係るスイッチ43,44,45が不要となる
が、本発明はそのようなメモリセルアレイ構成に関して
も有効である。
ト線の接続関係にも限定されない。従って例えば、試験
パターン書込み制御ゲート８等を一方のセンス回路側に
のみ設けた前記メモリセルアレイ構成では、第５図中の
メインビット線に係るスイッチ43,44,45が不要となる
が、本発明はそのようなメモリセルアレイ構成に関して
も有効である。
さらに本発明は第５図で示したような折返し形ビット
線構成を基本とした高密度メモリセルアレイ構成にも限
定されない。例えばオープンビット線構成を基本とした
高密度メモリセルアレイ構成への適用例を第６図に示
す。第６図では第５図と同様に、メモリセルアレイ１を
２つのサブアレイ40,40′に分割した構成例をメインビ
ット線対一対分のみ表わしている。また図面を簡略化す
るため、各種スイッチはトランジスタの代わりにバース
イッチで表わしている。図中、50,50′,51,51′,53,5
3′,54,54′はビット線とメインビット線をつなぐスイ
ッチ、52,52′はメインビット線に係るスイッチであ
る。また第６図において第１図，第３図，第５図と同一
部分又は相当部分には同一符号が付してある。なお第１
図に示したロウデコーダ5,ワードドライバ6,ワード線駆
動クロックΦWおよびセンス回路駆動クロックΦSAはこ
の実施例においても同様に必要であるが、第６図では省
略している。
線構成を基本とした高密度メモリセルアレイ構成にも限
定されない。例えばオープンビット線構成を基本とした
高密度メモリセルアレイ構成への適用例を第６図に示
す。第６図では第５図と同様に、メモリセルアレイ１を
２つのサブアレイ40,40′に分割した構成例をメインビ
ット線対一対分のみ表わしている。また図面を簡略化す
るため、各種スイッチはトランジスタの代わりにバース
イッチで表わしている。図中、50,50′,51,51′,53,5
3′,54,54′はビット線とメインビット線をつなぐスイ
ッチ、52,52′はメインビット線に係るスイッチであ
る。また第６図において第１図，第３図，第５図と同一
部分又は相当部分には同一符号が付してある。なお第１
図に示したロウデコーダ5,ワードドライバ6,ワード線駆
動クロックΦWおよびセンス回路駆動クロックΦSAはこ
の実施例においても同様に必要であるが、第６図では省
略している。
第６図の構成による試験方法を前記第３の実施例（第
５図）に準じて説明すると以下の通りとなる。まず、ワ
ード線対応の試験パターン一括書込みを、対象となるワ
ード線が図中２の場合を例に説明する。ワード線２の選
択と共にスイッチ50,51′をオンさせる。メモリセル3a
の情報がスイッチ50、メモリセル3bの情報がスイッチ5
1′を経てメインビット線41,42′上に現れた後、左右の
センス回路７を動作させる。ここでスイッチ52,52′が
オフ状態にあるため、メインビット線41と41′および42
と42′は電気的にしゃ断されている。センス回路７の動
作によりそれぞれのメインビット線の電圧レベルが確定
した後、試験パターン書込み端子27,28,29,30に試験パ
ターンに応じた「Ｈ」レベル又は「Ｌ」レベルを印加す
る。次に、試験パターン書込み制御端子10に「Ｈ」レベ
ルを印加して、前記試験パターンに応じた電圧レベルを
それぞれ試験パターン書込み制御ゲート8,スイッチ50お
よび試験パターン書込み制御ゲート８′、スイッチ51′
経由でビット線4,4′上に伝達させる。この時点でワー
ド線２は「Ｈ」レベルを保持しているため、ワード線対
応の試験パターン一括書込みが行なわれる。次に、試験
パターン書込み制御端子10を「Ｌ」レベル、さらに試験
パターン書込み端子27〜30をすべて「Ｈ」レベルにした
後、通常のメモリ動作と同様のタイミングでワード線を
非選択状態にして一連の書込み動作を完了する。このよ
うにして、試験パターン書込み端子27,30に「Ｈ」レベ
ル又は「Ｌ」レベル、28,29に「Ｌ」レベル又は「Ｈ」
レベルを印加し、ワード線の順次選択と共にこれら端子
に印加する「Ｈ」レベル，「Ｌ」レベルを順次入れ換え
ることにより「CHECKERBOARD」の試験パターンが一括し
て書き込める。また、試験パターン書込み端子27,29に
「Ｈ」レベル又は「Ｌ」レベル、28,30に「Ｌ」レベル
又は「Ｈ」レベルを印加し、これら端子に印加された電
圧レベルを固定してワード線を順次選択することにより
「MSCAN」試験パターンが一括して書き込める。また、
「MARCHING」に関しては、前記第２の実施例に記載の手
法に準じて、同様に実施できる。
５図）に準じて説明すると以下の通りとなる。まず、ワ
ード線対応の試験パターン一括書込みを、対象となるワ
ード線が図中２の場合を例に説明する。ワード線２の選
択と共にスイッチ50,51′をオンさせる。メモリセル3a
の情報がスイッチ50、メモリセル3bの情報がスイッチ5
1′を経てメインビット線41,42′上に現れた後、左右の
センス回路７を動作させる。ここでスイッチ52,52′が
オフ状態にあるため、メインビット線41と41′および42
と42′は電気的にしゃ断されている。センス回路７の動
作によりそれぞれのメインビット線の電圧レベルが確定
した後、試験パターン書込み端子27,28,29,30に試験パ
ターンに応じた「Ｈ」レベル又は「Ｌ」レベルを印加す
る。次に、試験パターン書込み制御端子10に「Ｈ」レベ
ルを印加して、前記試験パターンに応じた電圧レベルを
それぞれ試験パターン書込み制御ゲート8,スイッチ50お
よび試験パターン書込み制御ゲート８′、スイッチ51′
経由でビット線4,4′上に伝達させる。この時点でワー
ド線２は「Ｈ」レベルを保持しているため、ワード線対
応の試験パターン一括書込みが行なわれる。次に、試験
パターン書込み制御端子10を「Ｌ」レベル、さらに試験
パターン書込み端子27〜30をすべて「Ｈ」レベルにした
後、通常のメモリ動作と同様のタイミングでワード線を
非選択状態にして一連の書込み動作を完了する。このよ
うにして、試験パターン書込み端子27,30に「Ｈ」レベ
ル又は「Ｌ」レベル、28,29に「Ｌ」レベル又は「Ｈ」
レベルを印加し、ワード線の順次選択と共にこれら端子
に印加する「Ｈ」レベル，「Ｌ」レベルを順次入れ換え
ることにより「CHECKERBOARD」の試験パターンが一括し
て書き込める。また、試験パターン書込み端子27,29に
「Ｈ」レベル又は「Ｌ」レベル、28,30に「Ｌ」レベル
又は「Ｈ」レベルを印加し、これら端子に印加された電
圧レベルを固定してワード線を順次選択することにより
「MSCAN」試験パターンが一括して書き込める。また、
「MARCHING」に関しては、前記第２の実施例に記載の手
法に準じて、同様に実施できる。
また、前記の説明から明らかなように、第６図の実施
例の試験によれば、メモリセルアレイ内のメモリセルの
物理的配置が論理アドレス配置と異なる半導体メモリに
おいても、これらの試験パターンを正しく書き込むこと
ができる。なおこの一括書込みを容易にするため、試験
パターン書込み制御端子10に「Ｈ」レベルを印加する
際、センス回路７のラッチを解除してもよい。また、試
験パターン書込み制御端子10からの電圧印加により充分
ビット線4,4′の電圧レベルが確定する場合は必ずしも
センス回路７を動作させる必要はない。
例の試験によれば、メモリセルアレイ内のメモリセルの
物理的配置が論理アドレス配置と異なる半導体メモリに
おいても、これらの試験パターンを正しく書き込むこと
ができる。なおこの一括書込みを容易にするため、試験
パターン書込み制御端子10に「Ｈ」レベルを印加する
際、センス回路７のラッチを解除してもよい。また、試
験パターン書込み制御端子10からの電圧印加により充分
ビット線4,4′の電圧レベルが確定する場合は必ずしも
センス回路７を動作させる必要はない。
次にワード線対応の一括比較のシーケンスについて説
明する。まず、センス回路７を動作させるタイミングま
では前記書込み動作と同様に行なう。次に、メインビッ
ト線の電圧レベル確定後、試験パターン書込み端子27〜
30に前記書込み動作の試験パターンとは反対の電圧レベ
ルを印加する。その結果、上記印加された反対の電圧レ
ベルと通常の読出し動作でメインビット線上に現れた電
圧レベルとが一致した場合、比較回路15,15′の出力ノ
ード19,19′が「Ｈ」レベルとなり、NOR回路16,16′の
出力ノード17,17′を「Ｈ」レベルから「Ｌ」レベルに
変化させる。従って、一括比較結果の出力端子18の
「Ｌ」レベルから「Ｈ」レベルへの変化を観測すること
により、選択ワード線に接続された全メモリセルの中に
不良ビットが存在していることが検出される。
明する。まず、センス回路７を動作させるタイミングま
では前記書込み動作と同様に行なう。次に、メインビッ
ト線の電圧レベル確定後、試験パターン書込み端子27〜
30に前記書込み動作の試験パターンとは反対の電圧レベ
ルを印加する。その結果、上記印加された反対の電圧レ
ベルと通常の読出し動作でメインビット線上に現れた電
圧レベルとが一致した場合、比較回路15,15′の出力ノ
ード19,19′が「Ｈ」レベルとなり、NOR回路16,16′の
出力ノード17,17′を「Ｈ」レベルから「Ｌ」レベルに
変化させる。従って、一括比較結果の出力端子18の
「Ｌ」レベルから「Ｈ」レベルへの変化を観測すること
により、選択ワード線に接続された全メモリセルの中に
不良ビットが存在していることが検出される。
以上述べてきたように、第６図に示す実施例の試験に
よればワード線対応に一括書込みおよび一括比較が行な
えるため、試験時間を従来の半導体メモリの1/nに短縮
することができる。ただし、ここでｎはワード線に接続
される一括書込み・一括比較が行なわれるメモリセル数
であり、通常500又は1000以上の大きな値を採る。
よればワード線対応に一括書込みおよび一括比較が行な
えるため、試験時間を従来の半導体メモリの1/nに短縮
することができる。ただし、ここでｎはワード線に接続
される一括書込み・一括比較が行なわれるメモリセル数
であり、通常500又は1000以上の大きな値を採る。
なお、第６図における試験パターン書込み制御ゲート
8,比較回路15,NOR回路16,試験パターン書込み線22およ
び23,試験パターン書込み端子27および28等をいずれか
一方のセンス回路側にのみ設け、さらにOR回路26を介さ
ずに出力ノード17を直接一括比較結果の出力端子18と接
続する構成も同様に本発明の範疇に属する。この場合、
ワード線に接続するメモリセルの半分が一括書込みおよ
び一括比較の対象となるため、試験時間は従来の半導体
メモリ2/nに短縮する。ただし、ここでｎはワード線に
接続される一括書込み・一括比較が行なわれるメモリセ
ル数である。
8,比較回路15,NOR回路16,試験パターン書込み線22およ
び23,試験パターン書込み端子27および28等をいずれか
一方のセンス回路側にのみ設け、さらにOR回路26を介さ
ずに出力ノード17を直接一括比較結果の出力端子18と接
続する構成も同様に本発明の範疇に属する。この場合、
ワード線に接続するメモリセルの半分が一括書込みおよ
び一括比較の対象となるため、試験時間は従来の半導体
メモリ2/nに短縮する。ただし、ここでｎはワード線に
接続される一括書込み・一括比較が行なわれるメモリセ
ル数である。
また本発明は第６図におけるメインビット線とビット
線の接続関係にも限定されない。従って例えば、ビット
線の両端に設けられたスイッチのいずれか一組のみを用
いてメインビット線と電気的に接続させたメモリセルア
レイ構成に関しても本発明は有効である。
線の接続関係にも限定されない。従って例えば、ビット
線の両端に設けられたスイッチのいずれか一組のみを用
いてメインビット線と電気的に接続させたメモリセルア
レイ構成に関しても本発明は有効である。
第７図は、第１図，第５図，第６図における比較回路
15とビット線4,4′又はメインビット線41,42の接続関係
を変えた別の回路構成例である。この構成の特徴は、比
較回路15内のトランジスタのゲートに対してビット線4,
4′又はメインビット線41,42を交差接続させた点であ
る。この構成をとることにより、ワード線対応の一括比
較時に、書込み動作時の試験パターンと同一の（反転情
報でない）電圧レベルを試験パターン書込み端子に印加
することができる。従って、試験時に一括書込み動作と
一括比較動作を意識することなく所望の試験パターンが
印加できるという利点がある。またさらに、第１図，第
３図，第５図，第６図，第７図における試験パターン書
込み制御ゲート8,8′,20,20′、試験パターン書込み制
御線９、試験パターン書込み制御端子10、試験パターン
書込み線11,12,22,23,24,25および試験パターン書込み
端子13,14,27〜30は図中の構成に限定されない。従って
例えば、第１図における試験パターン書込み線11,12を
１本に、試験パターン書込み端子13,14を１個にまと
め、代わりに試験パターン書込み制御線９を２本に、試
験パターン書込み制御端子10を２個にし、かつ試験パタ
ーン書込み制御ゲート8,8′内の２個のトランジスタを
この２本の試験パターン書込み制御線９で別個に制御し
てもよい。
15とビット線4,4′又はメインビット線41,42の接続関係
を変えた別の回路構成例である。この構成の特徴は、比
較回路15内のトランジスタのゲートに対してビット線4,
4′又はメインビット線41,42を交差接続させた点であ
る。この構成をとることにより、ワード線対応の一括比
較時に、書込み動作時の試験パターンと同一の（反転情
報でない）電圧レベルを試験パターン書込み端子に印加
することができる。従って、試験時に一括書込み動作と
一括比較動作を意識することなく所望の試験パターンが
印加できるという利点がある。またさらに、第１図，第
３図，第５図，第６図，第７図における試験パターン書
込み制御ゲート8,8′,20,20′、試験パターン書込み制
御線９、試験パターン書込み制御端子10、試験パターン
書込み線11,12,22,23,24,25および試験パターン書込み
端子13,14,27〜30は図中の構成に限定されない。従って
例えば、第１図における試験パターン書込み線11,12を
１本に、試験パターン書込み端子13,14を１個にまと
め、代わりに試験パターン書込み制御線９を２本に、試
験パターン書込み制御端子10を２個にし、かつ試験パタ
ーン書込み制御ゲート8,8′内の２個のトランジスタを
この２本の試験パターン書込み制御線９で別個に制御し
てもよい。
なお本発明の実施例はすべてワード線対応の一括書込
みおよび一括比較の方法について採り上げたが、例えば
複数のワード線をまとめて多重選択することにより、数
回の書込み動作でメモリセルアレイ内の全メモリセルに
試験パターンを書き込むことも可能である。従って本発
明は一括書込みおよび一括比較の単位がワード線対応に
は限定されない。単数または複数のワード線単位あるい
はワード線の一部単位でもよい。また本発明は半導体メ
モリとしてダイナミックRAMに限定されることなく、ス
タティックRAM,ROM等へも全く同様に適用できることは
言うまでもない。
みおよび一括比較の方法について採り上げたが、例えば
複数のワード線をまとめて多重選択することにより、数
回の書込み動作でメモリセルアレイ内の全メモリセルに
試験パターンを書き込むことも可能である。従って本発
明は一括書込みおよび一括比較の単位がワード線対応に
は限定されない。単数または複数のワード線単位あるい
はワード線の一部単位でもよい。また本発明は半導体メ
モリとしてダイナミックRAMに限定されることなく、ス
タティックRAM,ROM等へも全く同様に適用できることは
言うまでもない。
以上説明したように本発明は、選択されたワード線に
接続された複数個のメモリセルに一括して外部端子から
「０」又は「１」の試験情報を書き込み、上記選択され
たワード線に接続された複数個のメモリセルに書き込ま
れた試験情報と上記選択されたワード線に接続された複
数個のメモリセルに外部端子から印加された「０」又は
「１」の期待値情報との比較を一括して行なうことによ
り、書込み・比較の時間を大幅に短縮することができる
ので、試験時間の大幅な短縮が可能な半導体メモリを実
現できる効果がある。
接続された複数個のメモリセルに一括して外部端子から
「０」又は「１」の試験情報を書き込み、上記選択され
たワード線に接続された複数個のメモリセルに書き込ま
れた試験情報と上記選択されたワード線に接続された複
数個のメモリセルに外部端子から印加された「０」又は
「１」の期待値情報との比較を一括して行なうことによ
り、書込み・比較の時間を大幅に短縮することができる
ので、試験時間の大幅な短縮が可能な半導体メモリを実
現できる効果がある。
また、複数のワード線を多重選択させることにすれ
ば、１回又は数回の書込み動作で特定の試験パターンを
全メモリセルに書き込むことができるので、上記と同様
の効果を奏する。
ば、１回又は数回の書込み動作で特定の試験パターンを
全メモリセルに書き込むことができるので、上記と同様
の効果を奏する。
第１図は本発明の第１の実施例を示す構成図、第２図は
試験時におけるタイミングを示すタイミング図、第３図
は本発明の第２の実施例を示す構成図、第４図はその変
形例を示す構成図、第５図は本発明の第３の実施例を示
す構成図、第６図はその変形例を示す構成図、第７図は
第１図，第５図，第６図における比較回路とビット線又
はメインビット線の接続関係を変えた別の回路構成例を
示す構成図である。 1,1′……メモリセルアレイ、2,2′……ワード線、3a,3
b,3a′,3b′……メモリセル、4,4′……ビット線、５…
…ロウデコーダ、６……ワードドライバ、７……センス
回路、８……試験パターン書込み制御ゲート、９……試
験パターン書込み制御線、10……試験パターン書込み制
御端子、11,12……試験パターン書込み線、13,14……試
験パターン書込み端子、15……比較回路、15a,15b……
トランジスタ、16……NOR回路、17,19……出力ノード、
18……出力端子。
試験時におけるタイミングを示すタイミング図、第３図
は本発明の第２の実施例を示す構成図、第４図はその変
形例を示す構成図、第５図は本発明の第３の実施例を示
す構成図、第６図はその変形例を示す構成図、第７図は
第１図，第５図，第６図における比較回路とビット線又
はメインビット線の接続関係を変えた別の回路構成例を
示す構成図である。 1,1′……メモリセルアレイ、2,2′……ワード線、3a,3
b,3a′,3b′……メモリセル、4,4′……ビット線、５…
…ロウデコーダ、６……ワードドライバ、７……センス
回路、８……試験パターン書込み制御ゲート、９……試
験パターン書込み制御線、10……試験パターン書込み制
御端子、11,12……試験パターン書込み線、13,14……試
験パターン書込み端子、15……比較回路、15a,15b……
トランジスタ、16……NOR回路、17,19……出力ノード、
18……出力端子。
Claims (2)
- 【請求項１】情報を記憶する複数個のメモリセルをマト
リクス状に配設し、前記複数個のメモリセルの情報のや
りとりを行う複数本のビット線と前記複数個のメモリセ
ルを選択する複数本のワード線とを有する半導体メモリ
において、 試験情報の書込みを指示する試験パターン書込み制御信
号に応じて、ワード線により選択された複数個のメモリ
セルに、外部端子から印加された「０」または「１」の
試験情報を一括して書込む一括書込手段と、 ワード線により選択された複数個のメモリセルに書込ま
れた試験情報と外部端子から印加された「０」または
「１」の期待値情報とを一括して比較する一括比較手段
とを備え、 前記一括書込手段は、 通常動作時にビット線に対して任意のデータを出力する
ことによりアドレス入力に対応するメモリセルに前記デ
ータを書込むデータ書込み手段とは別個に、各ビット線
ごとに設けられ、前記試験パターン書込み制御信号に応
じて、対応するビット線に前記試験情報を出力すること
により、前記メモリセルに前記試験情報を書込む試験パ
ターン書込み制御ゲートを有し、 前記一括比較手段は、 各ビット線ごとに設けられ、対応するメモリセルからビ
ット線に読出された前記試験情報に応じてオン／オフ動
作するトランジスタからなり、このトランジスタに前記
期待値情報を入力することにより、前記オン／オフ動作
に応じて前記試験情報と前記期待値情報との比較結果を
出力する比較回路と、 前記各比較回路から出力されたすべての比較結果がそれ
ぞれ対応する前記試験情報と前記期待値情報との一致を
示す場合に、前記ワード線に対する試験結果が正常であ
ると判定出力する判定回路とを有することを特徴とする
半導体メモリ。 - 【請求項２】期待値情報は、 試験情報またはその反転情報であることを特徴とする特
許請求の範囲第１項記載の半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247641A JPH0817040B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体メモリ |
| EP87115295A EP0264893B1 (en) | 1986-10-20 | 1987-10-19 | Semiconductor memory |
| DE3751002T DE3751002T2 (de) | 1986-10-20 | 1987-10-19 | Halbleiterspeicher. |
| KR1019870011614A KR900004312B1 (ko) | 1986-10-20 | 1987-10-20 | 반도체메모리와 그 시험방법 |
| US07/837,667 US5400342A (en) | 1986-10-20 | 1992-02-14 | Semiconductor memory having test circuit and test method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247641A JPH0817040B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102094A JPS63102094A (ja) | 1988-05-06 |
| JPH0817040B2 true JPH0817040B2 (ja) | 1996-02-21 |
Family
ID=17166518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247641A Expired - Fee Related JPH0817040B2 (ja) | 1986-10-20 | 1986-10-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817040B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01294299A (ja) * | 1988-05-20 | 1989-11-28 | Nec Corp | 半導体メモリの組込み検査方式及び回路 |
| JP2616005B2 (ja) * | 1989-05-24 | 1997-06-04 | 日本電気株式会社 | 半導体メモリの組込み検査回路 |
| JP2518401B2 (ja) * | 1989-06-14 | 1996-07-24 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100367191B1 (ko) * | 1994-03-09 | 2003-04-10 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 테스트수단을구비한전자회로및메모리셀테스트방법 |
| JPH10228767A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4503142B2 (ja) * | 2000-06-14 | 2010-07-14 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7599242B2 (en) | 2005-09-28 | 2009-10-06 | Hynix Semiconductor Inc. | Test circuit for multi-port memory device |
| KR100842757B1 (ko) | 2005-09-28 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3276399D1 (en) * | 1982-09-22 | 1987-06-25 | Itt Ind Gmbh Deutsche | Electrically programmable memory matrix |
| JPS59119597A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-10-20 JP JP61247641A patent/JPH0817040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63102094A (ja) | 1988-05-06 |
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