JPH08172190A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08172190A JPH08172190A JP6317111A JP31711194A JPH08172190A JP H08172190 A JPH08172190 A JP H08172190A JP 6317111 A JP6317111 A JP 6317111A JP 31711194 A JP31711194 A JP 31711194A JP H08172190 A JPH08172190 A JP H08172190A
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- conductivity type
- layer
- type region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ゲート・ソース間用ツェナーダイオードとゲー
ト・ドレイン間ツェナーダイオードを一体に配置でき、
スペース効率を良くする。 【構成】１平面を有する多結晶シリコン７の中央部にＮ
型領域を形成し、Ｎ型領域を包囲するようにＰ型領域と
Ｎ型領域を交互に複数設ける。略中央部と最外部との中
間部のＮ型領域をパワーＭＯＳＦＥＴ（電界型トランジ
スタ）のドレイン配線１７に接続し、多結晶シリコン７
の最外部のＮ型領域をパワーＭＯＳＦＥＴのソース配線
１２に接続する。中央部と最外部との中間部のＮ型領域
をパワーＭＯＳＦＥＴのゲート配線１１に接続する。
ト・ドレイン間ツェナーダイオードを一体に配置でき、
スペース効率を良くする。 【構成】１平面を有する多結晶シリコン７の中央部にＮ
型領域を形成し、Ｎ型領域を包囲するようにＰ型領域と
Ｎ型領域を交互に複数設ける。略中央部と最外部との中
間部のＮ型領域をパワーＭＯＳＦＥＴ（電界型トランジ
スタ）のドレイン配線１７に接続し、多結晶シリコン７
の最外部のＮ型領域をパワーＭＯＳＦＥＴのソース配線
１２に接続する。中央部と最外部との中間部のＮ型領域
をパワーＭＯＳＦＥＴのゲート配線１１に接続する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、詳
しくはゲートパッド周辺にクランプダイオード及びツェ
ナーダイオードの両者を配置できるダイオードゲート構
造に関するものである。
しくはゲートパッド周辺にクランプダイオード及びツェ
ナーダイオードの両者を配置できるダイオードゲート構
造に関するものである。
【０００２】
【従来の技術】従来から高い破壊電圧や電流から半導体
デバイスを保護するために種々の方法が提案されてい
る。例えばパワーＭＯＳＦＥＴにより、インダクタンス
負荷を駆動する場合、オフ時に発生する高い逆起電力に
よりデバイスがブレークダウンを生じ、破壊に至ること
がある。その対策としてゲート・ドレイン間にクランプ
ダイオードを挿入し、一定以上の電圧がデバイスへ印加
されると、デバイスをオン状態にしてブレークダウンを
回避する方法が提案されている（特開平２−１８５０６
９号公報）。
デバイスを保護するために種々の方法が提案されてい
る。例えばパワーＭＯＳＦＥＴにより、インダクタンス
負荷を駆動する場合、オフ時に発生する高い逆起電力に
よりデバイスがブレークダウンを生じ、破壊に至ること
がある。その対策としてゲート・ドレイン間にクランプ
ダイオードを挿入し、一定以上の電圧がデバイスへ印加
されると、デバイスをオン状態にしてブレークダウンを
回避する方法が提案されている（特開平２−１８５０６
９号公報）。
【０００３】ゲート・ドレイン間のクランプダイオード
は、設定電圧以上の過電圧がドレイン端子に印加される
と、ゲート電位を上昇させ、パワーＭＯＳＦＥＴのチャ
ネルをオンにして過電圧による破壊を回避するものであ
る。このクランプダイオードの設置場所としてはチップ
内に専用場所を設けることが考えられるが、以下の理由
からゲートパッド周辺に配置することが最も望ましい。
は、設定電圧以上の過電圧がドレイン端子に印加される
と、ゲート電位を上昇させ、パワーＭＯＳＦＥＴのチャ
ネルをオンにして過電圧による破壊を回避するものであ
る。このクランプダイオードの設置場所としてはチップ
内に専用場所を設けることが考えられるが、以下の理由
からゲートパッド周辺に配置することが最も望ましい。
【０００４】一つの理由としては、過電圧が印加された
場合、特定のセルに電流が集中しないようにパワーＭＯ
Ｓを構成するすべての単位セルが同時にオンする必要が
ある。このため、一般的に、パワーＭＯＳＦＥＴはゲー
ト電圧の印加とともにすべてのセルが極力同時にオンと
なるような平面レイアウト（ゲート配線の引き回し等）
の工夫がなされている。すなわち、クランプダイオード
をゲートパッド周辺に配置することは、クランプダイオ
ードの特性を十二分に引き出すことが可能となる。
場合、特定のセルに電流が集中しないようにパワーＭＯ
Ｓを構成するすべての単位セルが同時にオンする必要が
ある。このため、一般的に、パワーＭＯＳＦＥＴはゲー
ト電圧の印加とともにすべてのセルが極力同時にオンと
なるような平面レイアウト（ゲート配線の引き回し等）
の工夫がなされている。すなわち、クランプダイオード
をゲートパッド周辺に配置することは、クランプダイオ
ードの特性を十二分に引き出すことが可能となる。
【０００５】又、他の理由として多結晶シリコンダイオ
ードは電流容量を高めるため、長い接合長を有する必要
があり、通常チップ面積の大きなロスにつながる。しか
し、ゲートパッド周辺はチップ面積をほとんど増大させ
ず、接合長の長い多結晶シリコンダイオードを設置する
ことが可能である。
ードは電流容量を高めるため、長い接合長を有する必要
があり、通常チップ面積の大きなロスにつながる。しか
し、ゲートパッド周辺はチップ面積をほとんど増大させ
ず、接合長の長い多結晶シリコンダイオードを設置する
ことが可能である。
【０００６】しかし、特開平２−１９２１７０号公報に
見られるようにパワーＭＯＳＦＥＴを静電破壊から防止
するためのゲート・ソース間ツェナダイオードをゲート
パッド周辺に配置する技術は公知である。このゲート・
ソース間にゲート保護用のバック・トゥ・バック多結晶
シリコンダイオードを設けた従来例を図９及び図１０に
示す。
見られるようにパワーＭＯＳＦＥＴを静電破壊から防止
するためのゲート・ソース間ツェナダイオードをゲート
パッド周辺に配置する技術は公知である。このゲート・
ソース間にゲート保護用のバック・トゥ・バック多結晶
シリコンダイオードを設けた従来例を図９及び図１０に
示す。
【０００７】図９はパワーＭＯＳＦＥＴの配線及び保護
素子付パワーＭＯＳＦＥＴの模式的な平面図、図１０は
同じくＭＯＳＦＥＴのセル及び保護ダイオードを示すＡ
−Ａ線断面図である。
素子付パワーＭＯＳＦＥＴの模式的な平面図、図１０は
同じくＭＯＳＦＥＴのセル及び保護ダイオードを示すＡ
−Ａ線断面図である。
【０００８】図中、５１はＮ型ドレイン基板、５２はＮ
型ドレイン基板５１上に設けたフィールドＰ層、５３は
フィールドＰ層５２及びＮ型ドレイン基板５１表面層に
設けられた絶縁酸化膜である。フィールドＰ層５２の周
囲においてＮ型ドレイン基板５１の表層部には複数のＰ
ウエル５４が設けられている。Ｐウエル５４の表層部に
はＮ+ 型からなるソースＮ層５５が設けられている。そ
して、前記ソースＮ層５５の端はチャネルを構成するよ
うになる。又、前記基板５１上にはＳｉＯ2 からなる層
間絶縁膜５６が設けられている。ゲート酸化膜６６及び
絶縁酸化膜５３上には多結晶シリコン層５７が設けられ
ている。ゲート酸化膜６６上に設けられた多結晶シリコ
ン層５７はパワーＭＯＳＦＥＴのゲート５８となる。酸
化絶縁膜５３上の多結晶シリコン層５７は内側から外側
に向かって無端枠状のＮ+ 型層、Ｐ+ 型層が交互に区画
されてバックトゥバックの保護ダイオード５９を構成し
ている。層間絶縁膜５６上にはアルミニウム（Ａｌ）か
らなるゲート配線６０及びソース配線６１が設けられて
いる。前記ソース配線６１は層間絶縁膜６１の開口６５
内のコンタクトを介してソースＮ層５５及びＰウェル５
４に接続されている。又、ゲート配線６０の図９で示さ
れている矩形がゲートボンディングパッド（ゲートパッ
ド）６２となる。ゲート配線６０は図９に示すように平
面Ｔ字状に形成され、その各端部においてゲート５８に
接続されている。
型ドレイン基板５１上に設けたフィールドＰ層、５３は
フィールドＰ層５２及びＮ型ドレイン基板５１表面層に
設けられた絶縁酸化膜である。フィールドＰ層５２の周
囲においてＮ型ドレイン基板５１の表層部には複数のＰ
ウエル５４が設けられている。Ｐウエル５４の表層部に
はＮ+ 型からなるソースＮ層５５が設けられている。そ
して、前記ソースＮ層５５の端はチャネルを構成するよ
うになる。又、前記基板５１上にはＳｉＯ2 からなる層
間絶縁膜５６が設けられている。ゲート酸化膜６６及び
絶縁酸化膜５３上には多結晶シリコン層５７が設けられ
ている。ゲート酸化膜６６上に設けられた多結晶シリコ
ン層５７はパワーＭＯＳＦＥＴのゲート５８となる。酸
化絶縁膜５３上の多結晶シリコン層５７は内側から外側
に向かって無端枠状のＮ+ 型層、Ｐ+ 型層が交互に区画
されてバックトゥバックの保護ダイオード５９を構成し
ている。層間絶縁膜５６上にはアルミニウム（Ａｌ）か
らなるゲート配線６０及びソース配線６１が設けられて
いる。前記ソース配線６１は層間絶縁膜６１の開口６５
内のコンタクトを介してソースＮ層５５及びＰウェル５
４に接続されている。又、ゲート配線６０の図９で示さ
れている矩形がゲートボンディングパッド（ゲートパッ
ド）６２となる。ゲート配線６０は図９に示すように平
面Ｔ字状に形成され、その各端部においてゲート５８に
接続されている。
【０００９】前記多結晶シリコンからなる保護ダイオー
ド５９の内周のＮ+ 型層（カソード部）は層間絶縁膜５
６の開口６３内のコンタクトを介して前記ゲート配線６
０に接続されている。又、保護ダイオード５９の最外周
のＮ+ 型層（カソード部）は層間絶縁膜５６の開口６４
内のコンタクトを介してソース配線６１に接続されてい
る。
ド５９の内周のＮ+ 型層（カソード部）は層間絶縁膜５
６の開口６３内のコンタクトを介して前記ゲート配線６
０に接続されている。又、保護ダイオード５９の最外周
のＮ+ 型層（カソード部）は層間絶縁膜５６の開口６４
内のコンタクトを介してソース配線６１に接続されてい
る。
【００１０】
【発明が解決しようとする課題】以上のように、ゲート
パッド周辺にはゲート・ソース間ツェナーダイオードが
配置されているため、図８に示す如く、ゲート・ドレイ
ン間ツェナーダイオード（クランプダイオード７２）は
ゲートパッド周辺に配置することが困難であり、パワー
ＭＯＳＦＥＴ部すなわち素子有効エリア７３の外側に専
用領域を設けてそこに配置していた。これは、素子の小
型化、高集積化にとって、都合が悪かった。なお、図８
はパワーＭＯＳＦＥＴの模式図を示し、７４はアルミ配
線、７５はソースパッドである。
パッド周辺にはゲート・ソース間ツェナーダイオードが
配置されているため、図８に示す如く、ゲート・ドレイ
ン間ツェナーダイオード（クランプダイオード７２）は
ゲートパッド周辺に配置することが困難であり、パワー
ＭＯＳＦＥＴ部すなわち素子有効エリア７３の外側に専
用領域を設けてそこに配置していた。これは、素子の小
型化、高集積化にとって、都合が悪かった。なお、図８
はパワーＭＯＳＦＥＴの模式図を示し、７４はアルミ配
線、７５はソースパッドである。
【００１１】この発明は、上記のような問題点を解消す
るためなされたものであって、ゲート・ソース間用ツェ
ナーダイオードとゲート・ドレイン間クランプダイオー
ドを一体に配置でき、スペース効率を良くすることがで
きる半導体装置を提供することにある。
るためなされたものであって、ゲート・ソース間用ツェ
ナーダイオードとゲート・ドレイン間クランプダイオー
ドを一体に配置でき、スペース効率を良くすることがで
きる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明は、少なくとも１平面を有する多結
晶シリコンの略中央部に一導電型領域を形成し、該一導
電型領域を包囲するように他導電型領域と一導電型領域
を交互に複数設け、前記略中央部の一導電型領域をトラ
ンジスタのソース又はドレインに接続し、最外部の一導
電型領域又は他導電型領域をトランジスタのドレイン又
はソースに接続し、前記略中央部と前記最外部との中間
部の一導電型領域又は他導電型領域をトランジスタのゲ
ートに接続した半導体装置をその要旨としている。
めに請求項１の発明は、少なくとも１平面を有する多結
晶シリコンの略中央部に一導電型領域を形成し、該一導
電型領域を包囲するように他導電型領域と一導電型領域
を交互に複数設け、前記略中央部の一導電型領域をトラ
ンジスタのソース又はドレインに接続し、最外部の一導
電型領域又は他導電型領域をトランジスタのドレイン又
はソースに接続し、前記略中央部と前記最外部との中間
部の一導電型領域又は他導電型領域をトランジスタのゲ
ートに接続した半導体装置をその要旨としている。
【００１３】請求項２の発明は、請求項１において、多
結晶シリコンの下側に絶縁膜を介して配置された半導体
層に一導電型領域と他導電型領域を形成するとともに、
前記一導電型領域と他導電型領域の境界を多結晶シリコ
ンの最外部の一導電型領域又は他導電型領域の下部にな
るように配置したこと半導体装置をその要旨としてい
る。
結晶シリコンの下側に絶縁膜を介して配置された半導体
層に一導電型領域と他導電型領域を形成するとともに、
前記一導電型領域と他導電型領域の境界を多結晶シリコ
ンの最外部の一導電型領域又は他導電型領域の下部にな
るように配置したこと半導体装置をその要旨としてい
る。
【００１４】
【作用】請求項１の発明によれば、多結晶シリコンの略
中央部の一導電型領域を包囲するように他導電型領域と
一導電型領域を交互に複数設けているため、チップ面積
をあまり増大させずに接合長の長いダイオードを得るこ
とができる。又、この他結晶シリコンの略中央部と最外
部の領域を各々トランジスタのソース又はドレインのい
ずれかに接続し、他結晶シリコンの略中央部と最外部の
中間の領域をトランジスタのゲートに接続することによ
り、トランジスタのゲート・ソース間及びゲート・ドレ
イン間の両方にダイオードを配置することが、チップ面
積をさほど増大させることなく、実現することができ
る。
中央部の一導電型領域を包囲するように他導電型領域と
一導電型領域を交互に複数設けているため、チップ面積
をあまり増大させずに接合長の長いダイオードを得るこ
とができる。又、この他結晶シリコンの略中央部と最外
部の領域を各々トランジスタのソース又はドレインのい
ずれかに接続し、他結晶シリコンの略中央部と最外部の
中間の領域をトランジスタのゲートに接続することによ
り、トランジスタのゲート・ソース間及びゲート・ドレ
イン間の両方にダイオードを配置することが、チップ面
積をさほど増大させることなく、実現することができ
る。
【００１５】請求項２の発明では、一導電型領域と他導
電型領域の境界が多結晶シリコンの最外部の一導電型領
域又は他導電型領域の下部になるように配置している。
この結果、その最外部の一導電型領域又は他導電型領域
の電位が低いため、耐圧低下の問題は生じない。
電型領域の境界が多結晶シリコンの最外部の一導電型領
域又は他導電型領域の下部になるように配置している。
この結果、その最外部の一導電型領域又は他導電型領域
の電位が低いため、耐圧低下の問題は生じない。
【００１６】
【実施例】以下、本発明を縦型パワーＭＯＳＦＥＴに具
体化した一実施例を図１〜図３に従って説明する。
体化した一実施例を図１〜図３に従って説明する。
【００１７】図１は縦型パワーＭＯＳＦＥＴの配線及び
保護素子付パワーＭＯＳＦＥＴの模式的な平面図、図２
は同じくＭＯＳＦＥＴのセル及び保護ダイオードを示す
Ａ−Ａ線断面図、図３は等価回路図である。
保護素子付パワーＭＯＳＦＥＴの模式的な平面図、図２
は同じくＭＯＳＦＥＴのセル及び保護ダイオードを示す
Ａ−Ａ線断面図、図３は等価回路図である。
【００１８】図２は、この実施例のダイオード構造が示
されている。本ダイオードは内側にクランプダイオー
ド、その外側にツェナーダイオードが配置されている。
以下、詳細に説明する。
されている。本ダイオードは内側にクランプダイオー
ド、その外側にツェナーダイオードが配置されている。
以下、詳細に説明する。
【００１９】図２中、１はＮ型ドレイン基板、２はＮ型
ドレイン基板１上に設けたフィールドＰ層、３はフィー
ルドＰ層２及びＮ型ドレイン基板１表面層に設けられた
絶縁酸化膜である。フィールドＰ層２の周囲においてＮ
型ドレイン基板１の表層部には複数のＰウエル４が設け
られている。Ｐウエル４の表層部にはＮ+ 型からなるソ
ースＮ層５が設けられている。そして、前記ソースＮ層
５の端はチャネルを構成するようになる。１５は図１に
示すように絶縁酸化膜３を開口した部分に設けられたド
レインＮ層である。
ドレイン基板１上に設けたフィールドＰ層、３はフィー
ルドＰ層２及びＮ型ドレイン基板１表面層に設けられた
絶縁酸化膜である。フィールドＰ層２の周囲においてＮ
型ドレイン基板１の表層部には複数のＰウエル４が設け
られている。Ｐウエル４の表層部にはＮ+ 型からなるソ
ースＮ層５が設けられている。そして、前記ソースＮ層
５の端はチャネルを構成するようになる。１５は図１に
示すように絶縁酸化膜３を開口した部分に設けられたド
レインＮ層である。
【００２０】又、前記基板１上にはＳｉＯ2 からなるゲ
ート酸化膜２０が設けられている。ゲート酸化膜２０及
び絶縁酸化膜３上には多結晶シリコン層７が設けられて
いる。ゲート酸化膜２０上に設けられた多結晶シリコン
層７はパワーＭＯＳＦＥＴのゲート８となる。酸化絶縁
膜３上の多結晶シリコン層７は内側から外側に向かって
最内周のＮ+ 型層を除いて無端枠状のＰ+ 型層、Ｎ+ 型
層が交互に８条に区画されている。前記最内周のＮ+ 型
層がこの発明の多結晶シリコンの略中央部に位置する一
導電型領域に相当する。又、Ｐ+ 型層がこの発明の他導
電型領域に相当する。前記Ｎ+ 型層は多結晶シリコン層
７にリン又はヒ素をドーピングすることにより形成さ
れ、Ｐ+ 型層は多結晶シリコン層７にボロンをドーピン
グすることにより形成されている。なお、この実施例で
は、８条の区画構造としたが、さらに多数条の区画構造
として所望の耐圧を得るようにしてもよい。
ート酸化膜２０が設けられている。ゲート酸化膜２０及
び絶縁酸化膜３上には多結晶シリコン層７が設けられて
いる。ゲート酸化膜２０上に設けられた多結晶シリコン
層７はパワーＭＯＳＦＥＴのゲート８となる。酸化絶縁
膜３上の多結晶シリコン層７は内側から外側に向かって
最内周のＮ+ 型層を除いて無端枠状のＰ+ 型層、Ｎ+ 型
層が交互に８条に区画されている。前記最内周のＮ+ 型
層がこの発明の多結晶シリコンの略中央部に位置する一
導電型領域に相当する。又、Ｐ+ 型層がこの発明の他導
電型領域に相当する。前記Ｎ+ 型層は多結晶シリコン層
７にリン又はヒ素をドーピングすることにより形成さ
れ、Ｐ+ 型層は多結晶シリコン層７にボロンをドーピン
グすることにより形成されている。なお、この実施例で
は、８条の区画構造としたが、さらに多数条の区画構造
として所望の耐圧を得るようにしてもよい。
【００２１】そして、最内周のＮ+ 型層と、同Ｎ+ 型層
から外周側に位置する複数のＰ+ 型層とＮ+ 型層の計６
条の交互の配置により、クランプダイオード９が構成さ
れている。又、前記最外周のＮ+ 型層（以下、ソース電
位部という）と隣接する内周側のＰ+ 型層及びさらに内
周側のＮ+ 型層とによりゲート・ソース間ツェナーダイ
オード１０が構成される。すなわち、多結晶シリコン層
７は中央にクランプダイオード９が配置され、外側にツ
ェナーダイオード１０が配置されている。
から外周側に位置する複数のＰ+ 型層とＮ+ 型層の計６
条の交互の配置により、クランプダイオード９が構成さ
れている。又、前記最外周のＮ+ 型層（以下、ソース電
位部という）と隣接する内周側のＰ+ 型層及びさらに内
周側のＮ+ 型層とによりゲート・ソース間ツェナーダイ
オード１０が構成される。すなわち、多結晶シリコン層
７は中央にクランプダイオード９が配置され、外側にツ
ェナーダイオード１０が配置されている。
【００２２】層間絶縁膜６上にはアルミニウム（Ａｌ）
からなるゲート配線１１、ソース配線１２及びドレイン
配線１７が設けられている。ゲート配線１１は図１に示
すように前記クランプダイオード９とツェナダイオード
１０を構成する最外周から３番目のＮ+ 型層（以下、ク
ランプダイオード９のゲート電位部又はツェナダイオー
ド１０のゲート電位部という）に対応するように逆コ字
状に引き回し形成されている。そして、逆コ字状のゲー
ト配線１１の両先端部からは引出線１１ａがチップの外
周縁部迄延出されるとともに、層間絶縁膜６に形成され
た開口６ａ内のコンタクトを介してゲート８に接続され
ている。又、ゲート配線１１における逆コ字状の中央部
からは引出線１１ｂがチップの外周縁部迄延出されると
ともに、同引出線１１ｂは層間絶縁膜６に形成された開
口６ｂ内のコンタクトを介してゲート８に接続されてい
る。さらに、ゲート配線１１の中央部からは幅広状のボ
ンディングパッド部１３が多結晶シリコン層７の略中央
において形成されている。図１においてボンディングパ
ッド部１３の先端部に図示されている矩形部分が実際の
ゲートパッドＧＰとなる。さらに、ゲート配線１１にお
いて逆コ字状をなす中央部は層間絶縁膜６の開口１４
（図１では逆コ字状の点線枠で示されている）を介して
クランプダイオード９のゲート電位部及びツェナダイオ
ード１０のゲート電位部と接続されている。
からなるゲート配線１１、ソース配線１２及びドレイン
配線１７が設けられている。ゲート配線１１は図１に示
すように前記クランプダイオード９とツェナダイオード
１０を構成する最外周から３番目のＮ+ 型層（以下、ク
ランプダイオード９のゲート電位部又はツェナダイオー
ド１０のゲート電位部という）に対応するように逆コ字
状に引き回し形成されている。そして、逆コ字状のゲー
ト配線１１の両先端部からは引出線１１ａがチップの外
周縁部迄延出されるとともに、層間絶縁膜６に形成され
た開口６ａ内のコンタクトを介してゲート８に接続され
ている。又、ゲート配線１１における逆コ字状の中央部
からは引出線１１ｂがチップの外周縁部迄延出されると
ともに、同引出線１１ｂは層間絶縁膜６に形成された開
口６ｂ内のコンタクトを介してゲート８に接続されてい
る。さらに、ゲート配線１１の中央部からは幅広状のボ
ンディングパッド部１３が多結晶シリコン層７の略中央
において形成されている。図１においてボンディングパ
ッド部１３の先端部に図示されている矩形部分が実際の
ゲートパッドＧＰとなる。さらに、ゲート配線１１にお
いて逆コ字状をなす中央部は層間絶縁膜６の開口１４
（図１では逆コ字状の点線枠で示されている）を介して
クランプダイオード９のゲート電位部及びツェナダイオ
ード１０のゲート電位部と接続されている。
【００２３】前記ソース配線１２は図１に示すように平
面Ｌ字状をなして一対設けられ、層間絶縁膜６の開口１
６内のコンタクトを介してソースＮ層５に接続されてい
る。又、ソース配線１２は層間絶縁膜６においてツェナ
ダイオード１０のソース電位部（最外周のＮ+ 型層）に
対応して形成された開口２１内のコンタクトを介して同
ソース電位部に接続されている。又、前記ドレイン配線
１７は図１に示すように前記ゲート配線１１のボンデイ
ングパッド１３の先端部を囲むように一端がコ字状に形
成されており、同部分においてコ字状の開口１８内のコ
ンタクトを介してクランプダイオード９のカソード部で
あるドレイン電位コンタクトに接続されている。すなわ
ち、コ字状の開口１８内のコンタクトは多結晶シリコン
層７の最内周のＮ+ 型層の周縁部に対して接続されてい
る。ドレイン配線１７の他端は層間絶縁膜６の開口１９
内のコンタクトを介してドレインＮ層１５に接続されて
いる。
面Ｌ字状をなして一対設けられ、層間絶縁膜６の開口１
６内のコンタクトを介してソースＮ層５に接続されてい
る。又、ソース配線１２は層間絶縁膜６においてツェナ
ダイオード１０のソース電位部（最外周のＮ+ 型層）に
対応して形成された開口２１内のコンタクトを介して同
ソース電位部に接続されている。又、前記ドレイン配線
１７は図１に示すように前記ゲート配線１１のボンデイ
ングパッド１３の先端部を囲むように一端がコ字状に形
成されており、同部分においてコ字状の開口１８内のコ
ンタクトを介してクランプダイオード９のカソード部で
あるドレイン電位コンタクトに接続されている。すなわ
ち、コ字状の開口１８内のコンタクトは多結晶シリコン
層７の最内周のＮ+ 型層の周縁部に対して接続されてい
る。ドレイン配線１７の他端は層間絶縁膜６の開口１９
内のコンタクトを介してドレインＮ層１５に接続されて
いる。
【００２４】さて、以上のように構成された半導体装置
の作用を説明する。上記のように構成された半導体装置
は図３の等価回路に示すものとなる。すなわち、パワー
ＭＯＳＦＥＴ（この実施例ではＮチャネルＭＯＳＦＥ
Ｔ）のドレイン・ゲート間にはクランプダイオード９が
接続され、ソース・ゲート間にはツェナダイオード１０
が接続されている。従って、このＭＯＳＦＥＴのドレイ
ン・ソース間において設定電圧以上の過電圧がドレイン
端子に印加されると、クランプダイオード９は、ゲート
電位を上昇させてパワーＭＯＳＦＥＴのチャネルをオン
にしてパワーＭＯＳＦＥＴのブレークダウンを防止す
る。そして、この実施例では、クランプダイオード９が
ボンディングパッド１３（実際のゲートパッドＧＰ）の
周囲に配置されている。このため、前記過電圧が印加さ
れたとき、特定のセルに電流が集中せず、パワーＭＯＳ
ＦＥＴを構成するすべての単位セルが同時にオンする。
の作用を説明する。上記のように構成された半導体装置
は図３の等価回路に示すものとなる。すなわち、パワー
ＭＯＳＦＥＴ（この実施例ではＮチャネルＭＯＳＦＥ
Ｔ）のドレイン・ゲート間にはクランプダイオード９が
接続され、ソース・ゲート間にはツェナダイオード１０
が接続されている。従って、このＭＯＳＦＥＴのドレイ
ン・ソース間において設定電圧以上の過電圧がドレイン
端子に印加されると、クランプダイオード９は、ゲート
電位を上昇させてパワーＭＯＳＦＥＴのチャネルをオン
にしてパワーＭＯＳＦＥＴのブレークダウンを防止す
る。そして、この実施例では、クランプダイオード９が
ボンディングパッド１３（実際のゲートパッドＧＰ）の
周囲に配置されている。このため、前記過電圧が印加さ
れたとき、特定のセルに電流が集中せず、パワーＭＯＳ
ＦＥＴを構成するすべての単位セルが同時にオンする。
【００２５】又、ゲート８に静電サージ電圧が印加した
場合、ツェナダイオード１０が導通し、パワーＭＯＳＦ
ＥＴの破壊を防止する。そして、この実施例では、ゲー
トパッドＧＰ周辺に多結晶シリコンダイオードが設けら
れているため、チップ面積を増大することがなく、接合
長が長い多結晶シリコンダイオードを得ることができ
る。さらに、ゲート・ソース間ツェナダイオード１０及
びクランプダイオード９がゲートパッドＧＰ周辺に配置
されているため、前記クランプダイオード９をパワーＭ
ＯＳＦＥＴ部の外部の周辺に専用領域を設ける必要がな
い。
場合、ツェナダイオード１０が導通し、パワーＭＯＳＦ
ＥＴの破壊を防止する。そして、この実施例では、ゲー
トパッドＧＰ周辺に多結晶シリコンダイオードが設けら
れているため、チップ面積を増大することがなく、接合
長が長い多結晶シリコンダイオードを得ることができ
る。さらに、ゲート・ソース間ツェナダイオード１０及
びクランプダイオード９がゲートパッドＧＰ周辺に配置
されているため、前記クランプダイオード９をパワーＭ
ＯＳＦＥＴ部の外部の周辺に専用領域を設ける必要がな
い。
【００２６】次に第１実施例と同様にパワーＭＯＳＦＥ
Ｔに具体化した第２実施例を図６及び図７に従って説明
する。図６は第１実施例と同様にパワーＭＯＳＦＥＴの
模式図であって、特にゲートパッド部の要部を示し、図
７は図６のＡ−Ａ線断面図である。
Ｔに具体化した第２実施例を図６及び図７に従って説明
する。図６は第１実施例と同様にパワーＭＯＳＦＥＴの
模式図であって、特にゲートパッド部の要部を示し、図
７は図６のＡ−Ａ線断面図である。
【００２７】なお、前記第１実施例と同一構成又は相当
する構成については同一符合を付してその説明を省略
し、相違点のみ説明する。なお、図７においてはＭＯＳ
ＦＥＴを構成する各セルはソース配線１２の対応部分の
下方位置に配置されているが、Ａ−Ａ線部分には存在し
ない。
する構成については同一符合を付してその説明を省略
し、相違点のみ説明する。なお、図７においてはＭＯＳ
ＦＥＴを構成する各セルはソース配線１２の対応部分の
下方位置に配置されているが、Ａ−Ａ線部分には存在し
ない。
【００２８】この実施例では、ソース配線１２が平面逆
コ字状に形成されている。又、ドレイン配線１７は層間
絶縁膜６の開口１８内のコンタクトを介して一端はチッ
プの終端縁にまで延出されている。ゲート配線１１はソ
ース配線１２の逆コ字状をなす中央部とドレイン配線１
７の間に介在するように配置されている。そして、多結
晶シリコン層７は中央部のＮ+ 型層を除いて内側から外
側に向かって無端枠状のＰ+ 型層、Ｎ+ 型層が交互に４
条に区画されている。
コ字状に形成されている。又、ドレイン配線１７は層間
絶縁膜６の開口１８内のコンタクトを介して一端はチッ
プの終端縁にまで延出されている。ゲート配線１１はソ
ース配線１２の逆コ字状をなす中央部とドレイン配線１
７の間に介在するように配置されている。そして、多結
晶シリコン層７は中央部のＮ+ 型層を除いて内側から外
側に向かって無端枠状のＰ+ 型層、Ｎ+ 型層が交互に４
条に区画されている。
【００２９】そして、最内周のＮ+ 型層と、同Ｎ+ 型層
から外周側に位置するＰ+ 型層とＮ + 型層の計２条の交
互の配置により、クランプダイオード９が構成されてい
る。又、最外周のＮ+ 型層（ソース電位部）３０と隣接
する内周側のＰ+ 型層及びさらに内周側のＮ+ 型層とに
よりゲート・ソース間ツェナーダイオード１０が構成さ
れる。すなわち、チップ中央部に形成された多結晶シリ
コン層７は中央にクランプダイオード９が配置され、外
側にツェナーダイオード１０が配置されている。
から外周側に位置するＰ+ 型層とＮ + 型層の計２条の交
互の配置により、クランプダイオード９が構成されてい
る。又、最外周のＮ+ 型層（ソース電位部）３０と隣接
する内周側のＰ+ 型層及びさらに内周側のＮ+ 型層とに
よりゲート・ソース間ツェナーダイオード１０が構成さ
れる。すなわち、チップ中央部に形成された多結晶シリ
コン層７は中央にクランプダイオード９が配置され、外
側にツェナーダイオード１０が配置されている。
【００３０】又、図７に示すようにＮ型ドレイン基板１
とフィールドＰ層２で形成されるＰＮ接合がソース配線
１２及びツェナダイオード１０のソース電位部３０の下
方に位置するように配置されている。
とフィールドＰ層２で形成されるＰＮ接合がソース配線
１２及びツェナダイオード１０のソース電位部３０の下
方に位置するように配置されている。
【００３１】さて、上記のように構成された半導体装置
の作用について説明する。一般にパワーＭＯＳＦＥＴに
おいては、絶縁酸化膜３下全面にフィールドＰ層を形成
し、パワーＭＯＳＦＥＴチップの終端部でフィールドプ
レート構造により、高耐圧化が図られている。この場
合、フィルードＰ層とＮ型ドレイン基板にて形成される
ＰＮ接合を横切るアルミニウム配線は必ずチップ内で最
も低い電位である必要がある。例えば、図４及び図５は
前記図６及び図７に対応する図であるが、フィルードＰ
層２とＮ型ドレイン基板１にて形成されるＰＮ接合の配
置のみが前記図６及び図７に示す構成と異なったもので
ある。この図５では、フィルードＰ層２の右端はドレイ
ン配線１７の下方位置に延出されている。チップ内で最
も高い電圧がかかる部位であるドレイン配線１７を、フ
ィルードＰ層２とＮ型ドレイン基板１にて形成されるＰ
Ｎ接合が横切ると、このＰＮ接合部分で耐圧が低下す
る。
の作用について説明する。一般にパワーＭＯＳＦＥＴに
おいては、絶縁酸化膜３下全面にフィールドＰ層を形成
し、パワーＭＯＳＦＥＴチップの終端部でフィールドプ
レート構造により、高耐圧化が図られている。この場
合、フィルードＰ層とＮ型ドレイン基板にて形成される
ＰＮ接合を横切るアルミニウム配線は必ずチップ内で最
も低い電位である必要がある。例えば、図４及び図５は
前記図６及び図７に対応する図であるが、フィルードＰ
層２とＮ型ドレイン基板１にて形成されるＰＮ接合の配
置のみが前記図６及び図７に示す構成と異なったもので
ある。この図５では、フィルードＰ層２の右端はドレイ
ン配線１７の下方位置に延出されている。チップ内で最
も高い電圧がかかる部位であるドレイン配線１７を、フ
ィルードＰ層２とＮ型ドレイン基板１にて形成されるＰ
Ｎ接合が横切ると、このＰＮ接合部分で耐圧が低下す
る。
【００３２】しかし、この実施例では、フィルードＰ層
２とＮ型ドレイン基板１間のＰＮ接合がツェナダイオー
ド１０のソース電位部３０の下方に形成されており、ド
レイン配線がゲートパッドＧＰを横切ってもソース電位
部３０はパワーＭＯＳチップ内で最も電位が低いため、
耐圧低下の問題が生じない。なお、前記第１実施例では
説明を省略したが、第１実施例においてもフィルードＰ
層２とＮ型ドレイン基板１間のＰＮ接合がツェナダイオ
ード１０のソース電位部３０の下方に形成されており、
第２実施例と同様の作用効果が得られる。
２とＮ型ドレイン基板１間のＰＮ接合がツェナダイオー
ド１０のソース電位部３０の下方に形成されており、ド
レイン配線がゲートパッドＧＰを横切ってもソース電位
部３０はパワーＭＯＳチップ内で最も電位が低いため、
耐圧低下の問題が生じない。なお、前記第１実施例では
説明を省略したが、第１実施例においてもフィルードＰ
層２とＮ型ドレイン基板１間のＰＮ接合がツェナダイオ
ード１０のソース電位部３０の下方に形成されており、
第２実施例と同様の作用効果が得られる。
【００３３】なお、この発明は下記のように具体化して
もよい。 （イ）前記第１実施例では、ＮチャネルＭＯＳＦＥＴに
具体化したが、例えば、ＰチャネルＭＯＳＦＥＴ、バイ
ポーラトランジスタ、サイリスタ、絶縁ゲートバイポー
ラトランジスタ等の同様なデバイスにおいて具体化して
もよい。
もよい。 （イ）前記第１実施例では、ＮチャネルＭＯＳＦＥＴに
具体化したが、例えば、ＰチャネルＭＯＳＦＥＴ、バイ
ポーラトランジスタ、サイリスタ、絶縁ゲートバイポー
ラトランジスタ等の同様なデバイスにおいて具体化して
もよい。
【００３４】（ロ）前記第１実施例では、ソース、ゲー
ト、ドレイン配線は多結晶シリコンダイオード領域のＮ
型領域とコンタクトしているが、Ｎ型領域もしくはＰ型
領域のどちらとコンタクトすることも可能である。
ト、ドレイン配線は多結晶シリコンダイオード領域のＮ
型領域とコンタクトしているが、Ｎ型領域もしくはＰ型
領域のどちらとコンタクトすることも可能である。
【００３５】（ハ）前記各実施例では１平面を有する多
結晶シリコンに具体化したが、２平面以上の多結晶シリ
コンに具体化してもよい。
結晶シリコンに具体化したが、２平面以上の多結晶シリ
コンに具体化してもよい。
【００３６】
【発明の効果】以上詳述したように、請求項１の発明に
よれば、ゲート・ソース間用ツェナーダイオードとゲー
ト・ドレイン用ツェナーダイオードとを一体に配置でき
るため、スペース効率が向上することができる。さら
に、ゲートパッド下を活用できるため、スペース効率が
良くすることができる。
よれば、ゲート・ソース間用ツェナーダイオードとゲー
ト・ドレイン用ツェナーダイオードとを一体に配置でき
るため、スペース効率が向上することができる。さら
に、ゲートパッド下を活用できるため、スペース効率が
良くすることができる。
【００３７】請求項２の発明では、一導電型領域と他導
電型領域の境界が多結晶シリコンの最外部の一導電型領
域又は他導電型領域の下部になるように配置している。
この結果、その最外部の一導電型領域又は他導電型領域
の電位は低いため、耐圧が低下することはない。
電型領域の境界が多結晶シリコンの最外部の一導電型領
域又は他導電型領域の下部になるように配置している。
この結果、その最外部の一導電型領域又は他導電型領域
の電位は低いため、耐圧が低下することはない。
【図１】 第１実施例の縦型パワーＭＯＳＦＥＴの模式
的な平面図。
的な平面図。
【図２】 図１のＡ−Ａ線断面図。
【図３】 等価回路図。
【図４】 従来例のパワーＭＯＳＦＥＴの模式図。
【図５】 図４のＡ−Ａ線断面図。
【図６】 第２実施例のパワーＭＯＳＦＥＴの模式図。
【図７】 図６のＡ−Ａ線断面図。
【図８】 従来例のパワーＭＯＳＦＥＴの模式図。
【図９】 従来のパワーＭＯＳＦＥＴの模式的な平面
図。
図。
【図１０】 図９のＡ−Ａ線断面図。
１はＮ型ドレイン基板、２はフィールドＰ層、３は絶縁
被膜、４はＰウエル、５はソースＮ層、６は層間絶縁
膜、７は多結晶シリコン層、８はゲート、９はクランプ
ダイオード、１０はツェナダイオード、１１はゲート配
線、１２はソース配線、１３はボンディングパッド、１
５はドレインＮ層、１７はドレイン配線、２０はゲート
酸化膜。
被膜、４はＰウエル、５はソースＮ層、６は層間絶縁
膜、７は多結晶シリコン層、８はゲート、９はクランプ
ダイオード、１０はツェナダイオード、１１はゲート配
線、１２はソース配線、１３はボンディングパッド、１
５はドレインＮ層、１７はドレイン配線、２０はゲート
酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 ３１１ Ｃ ３１１ Ｂ
Claims (2)
- 【請求項１】 少なくとも１平面を有する多結晶シリコ
ンの略中央部に一導電型領域を形成し、 該一導電型領域を包囲するように他導電型領域と一導電
型領域を交互に複数設け、 前記略中央部の一導電型領域をトランジスタのソース又
はドレインに接続し、 最外部の一導電型領域又は他導電型領域をトランジスタ
のドレイン又はソースに接続し、 前記略中央部と前記最外部との中間部の一導電型領域又
は他導電型領域をトランジスタのゲートに接続したこと
を特徴とする半導体装置。 - 【請求項２】 請求項１において、多結晶シリコンの下
側に絶縁膜を介して配置された半導体層に一導電型領域
と他導電型領域を形成するとともに、 前記一導電型領域と他導電型領域の境界を多結晶シリコ
ンの最外部の一導電型領域又は他導電型領域の下部にな
るように配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317111A JPH08172190A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317111A JPH08172190A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172190A true JPH08172190A (ja) | 1996-07-02 |
Family
ID=18084567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6317111A Pending JPH08172190A (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172190A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580121B2 (en) | 2001-01-10 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device containing at least one zener diode provided in chip periphery portion |
| JP2007142087A (ja) * | 2005-11-17 | 2007-06-07 | Nec Electronics Corp | 半導体装置 |
| US8981424B2 (en) | 2011-12-13 | 2015-03-17 | Renesas Electronics Corporation | Semiconductor device |
| US10566420B2 (en) | 2016-09-30 | 2020-02-18 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
-
1994
- 1994-12-20 JP JP6317111A patent/JPH08172190A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580121B2 (en) | 2001-01-10 | 2003-06-17 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device containing at least one zener diode provided in chip periphery portion |
| JP2007142087A (ja) * | 2005-11-17 | 2007-06-07 | Nec Electronics Corp | 半導体装置 |
| US8981424B2 (en) | 2011-12-13 | 2015-03-17 | Renesas Electronics Corporation | Semiconductor device |
| US9136262B2 (en) | 2011-12-13 | 2015-09-15 | Renesas Electronics Corporation | Semiconductor device |
| US10566420B2 (en) | 2016-09-30 | 2020-02-18 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
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