JPH0817316B2 - パルス供給回路 - Google Patents
パルス供給回路Info
- Publication number
- JPH0817316B2 JPH0817316B2 JP2142227A JP14222790A JPH0817316B2 JP H0817316 B2 JPH0817316 B2 JP H0817316B2 JP 2142227 A JP2142227 A JP 2142227A JP 14222790 A JP14222790 A JP 14222790A JP H0817316 B2 JPH0817316 B2 JP H0817316B2
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- JP
- Japan
- Prior art keywords
- pulse train
- input
- output
- control signal
- circuit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はパルス供給回路に関するものであり、例えば
ビデオテープレコーダのヘッドスイッチング用のパルス
列を供給する場合等に用いられるパルス供給回路に関す
るものである。
ビデオテープレコーダのヘッドスイッチング用のパルス
列を供給する場合等に用いられるパルス供給回路に関す
るものである。
従来の技術 ビデオテープレコーダにおいては第３図の如くヘッド
ドラム30に４個のビデオヘッドH1,H2,H3,H4を取り付け
て特殊再生を可能にしたものがある。互いに180°離れ
た位置に取り付けられたヘッドH1,H2は通常テープスピ
ードモード（SPモード）以外のテープスピードモードに
おいて使用され、同じく互いに180°離れた位置に取り
付けられたヘッドH3,H4は通常テープスピードモードに
おいて使用される。この場合、ヘッドH1,H2に対しヘッ
ドH3,H4は2H（Ｈは１水平期間）離れた位置に配されて
いる。
ドラム30に４個のビデオヘッドH1,H2,H3,H4を取り付け
て特殊再生を可能にしたものがある。互いに180°離れ
た位置に取り付けられたヘッドH1,H2は通常テープスピ
ードモード（SPモード）以外のテープスピードモードに
おいて使用され、同じく互いに180°離れた位置に取り
付けられたヘッドH3,H4は通常テープスピードモードに
おいて使用される。この場合、ヘッドH1,H2に対しヘッ
ドH3,H4は2H（Ｈは１水平期間）離れた位置に配されて
いる。
従って、通常テープスピードモード以外のテープスピ
ードモード時には第５図（ロ）に示すようなパルス列信
号によってヘッドH1,H2への切り換えが行なわれるのに
対し、通常テープスピードモード時には第５図（ニ）に
示すようにパルス列信号（ロ）に対し2Hでけ遅延したパ
ルス列信号によってヘッドH3,H4への切り換えが行なわ
れなければならない。前記パルス列信号（ロ）を働かせ
るか、パルス列信号（ニ）を働かせるかはコントロール
信号（モード信号）に応じて回路的に設定される。
ードモード時には第５図（ロ）に示すようなパルス列信
号によってヘッドH1,H2への切り換えが行なわれるのに
対し、通常テープスピードモード時には第５図（ニ）に
示すようにパルス列信号（ロ）に対し2Hでけ遅延したパ
ルス列信号によってヘッドH3,H4への切り換えが行なわ
れなければならない。前記パルス列信号（ロ）を働かせ
るか、パルス列信号（ニ）を働かせるかはコントロール
信号（モード信号）に応じて回路的に設定される。
第４図はこのようなヘッドスイッチングに使用される
パルス列を供給する従来のパルス供給回路を示してい
る。同図において、40は第５図（ロ）に示されるデュー
ティ50％の入力パルス列の立ち上がり及び立ち下がりか
ら、それぞれ2H分の時間をカウントするカウンタであ
り、その出力（第５図（ハ））はＤフリップフロップ41
のクロック端子に印加される。このＤフリップフロップ
41のＤ端子には入力パルス列（ロ）がそのまま入力され
る。その結果、Ｄフリップフロップ41のＱ端子には第５
図（ニ）に示すように入力パルス列（ロ）を2H遅延した
形のパルス列が生じる。ANDゲート43,44、インバータ4
2、NORゲート45は前記パルス列（ロ）と（ニ）の切り換
えを行なう切り換え回路を構成している。ANDゲート43
の一入力には入力パルス列（ロ）が与えられ、例入力に
はコントロール信号（第５図（イ））をインバータ42で
反転した信号が与えられる。一方、ANDゲート44の一入
力には前記コントロール信号（イ）の反転信号が与えら
れ、他入力にはＤフリップフロップ41の出力（ニ）が与
えられる。前記コントロール信号（イ）はモード信号で
あり、そのローレベルは通常テープスピードモード以外
のテープスピードモードで、ハイレベルは通常テープス
ピードモードである。
パルス列を供給する従来のパルス供給回路を示してい
る。同図において、40は第５図（ロ）に示されるデュー
ティ50％の入力パルス列の立ち上がり及び立ち下がりか
ら、それぞれ2H分の時間をカウントするカウンタであ
り、その出力（第５図（ハ））はＤフリップフロップ41
のクロック端子に印加される。このＤフリップフロップ
41のＤ端子には入力パルス列（ロ）がそのまま入力され
る。その結果、Ｄフリップフロップ41のＱ端子には第５
図（ニ）に示すように入力パルス列（ロ）を2H遅延した
形のパルス列が生じる。ANDゲート43,44、インバータ4
2、NORゲート45は前記パルス列（ロ）と（ニ）の切り換
えを行なう切り換え回路を構成している。ANDゲート43
の一入力には入力パルス列（ロ）が与えられ、例入力に
はコントロール信号（第５図（イ））をインバータ42で
反転した信号が与えられる。一方、ANDゲート44の一入
力には前記コントロール信号（イ）の反転信号が与えら
れ、他入力にはＤフリップフロップ41の出力（ニ）が与
えられる。前記コントロール信号（イ）はモード信号で
あり、そのローレベルは通常テープスピードモード以外
のテープスピードモードで、ハイレベルは通常テープス
ピードモードである。
発明が解決しようとする課題 しかしながら、この従来回路は複雑であるだけでな
く、コントロール信号（イ）が切り換わるタイミングに
より第５図（ホ）の46に示すようにハイレベルに挟まれ
た形のローレベル部分が生じる場合がある。このような
ローレベル部分46が生じると、T1でＢチャンネルからＡ
チャンネルへ切り換わった後、すぎにT2でＢチャンネル
へ切り換わり、更にまたすぐにT3でＡチャンネルに切り
換わるという如く、ＡチャンネルとＢチャンネルがモー
ドの切り換わり（即ちT2）付近で不要に切り換えられ
る。しかし、この場合はT2の直後でハイレベル（Ａチャ
ンネル）のままで、Ｂチャンネルに切り換わらないこと
が望ましい。尚、ＡチャンネルはヘッドH1またはH3によ
り再生されるチャンネルであり、Ｂチャンネルはヘッド
H2またはH4で再生されるチャンネルである。
く、コントロール信号（イ）が切り換わるタイミングに
より第５図（ホ）の46に示すようにハイレベルに挟まれ
た形のローレベル部分が生じる場合がある。このような
ローレベル部分46が生じると、T1でＢチャンネルからＡ
チャンネルへ切り換わった後、すぎにT2でＢチャンネル
へ切り換わり、更にまたすぐにT3でＡチャンネルに切り
換わるという如く、ＡチャンネルとＢチャンネルがモー
ドの切り換わり（即ちT2）付近で不要に切り換えられ
る。しかし、この場合はT2の直後でハイレベル（Ａチャ
ンネル）のままで、Ｂチャンネルに切り換わらないこと
が望ましい。尚、ＡチャンネルはヘッドH1またはH3によ
り再生されるチャンネルであり、Ｂチャンネルはヘッド
H2またはH4で再生されるチャンネルである。
本発明はこのような点に鑑みなされたものであって、
簡単な構成で実現されると共に、コントロール信号の切
り換えタイミングに応じた不要な出力変化が生じない新
規なパルス供給回路を提供することを目的とする。
簡単な構成で実現されると共に、コントロール信号の切
り換えタイミングに応じた不要な出力変化が生じない新
規なパルス供給回路を提供することを目的とする。
課題を解決するための手段 上記目的を達成するため本発明では、入力パルス列を
コントロール信号に応じてそのまま出力する状態と、所
定時間遅延したパルス列として出力する状態とを有する
パルス供給回路を、 入力パルス列のパルス反転点から前記所定時間計数す
るカウンタと、 前記カウンタの出力と前記コントロール信号の論理積
をとる論理積回路と、 前記論理積回路の出力をクロック端子に入力し前記入
力パルス列をＤ端子に入力するＤラッチ回路と、 から構成し、前記Ｄラッチ回路から出力パルス列を得
るようにしている。
コントロール信号に応じてそのまま出力する状態と、所
定時間遅延したパルス列として出力する状態とを有する
パルス供給回路を、 入力パルス列のパルス反転点から前記所定時間計数す
るカウンタと、 前記カウンタの出力と前記コントロール信号の論理積
をとる論理積回路と、 前記論理積回路の出力をクロック端子に入力し前記入
力パルス列をＤ端子に入力するＤラッチ回路と、 から構成し、前記Ｄラッチ回路から出力パルス列を得
るようにしている。
作用 このような構成によると、回路的にシンプルであると
共に、コントロール信号が切り換わったとき、出力に不
要な変化が生じない。
共に、コントロール信号が切り換わったとき、出力に不
要な変化が生じない。
実施例 以下、本発明の実施例を図面を参照しつつ説明する。
本発明を実施した第１図において、入力端子１には第２
図（ｂ）に示すデューティ50％のパルス列が与えられ
る。２は前記パルス列（ｂ）の立ち上がり及び立ち下が
りから、それぞれ2H分の時間をカウントするカウンタで
あり、その出力（第２図（ｃ））はインバータ３を通し
てNANDゲート４に印加される。このNANDゲート４にはコ
ントロール信号（ａ）（第２図参照）も印加される。そ
の結果、NANDゲート４からは第２図（ｅ）に示す信号が
出力される。この出力（ｅ）は次のＤラッチ回路６のク
ロック端子Ｌに与えられ、Ｄラッチ回路６のＤ端子には
入力端子１からパルス列信号（ｂ）が与えられる。そし
て、このＤラッチ回路６のＱ端子には第２図（ｄ）に示
す出力パルス列が生じる。ビデオテープレコーダの場
合、コントロール信号（ａ）はモーソ信号であり、ロー
レベルのとき通常テープスピードモード以外のテープス
ピードモードで、ハイレベルのとき通常テープスピード
モードである。本実施例ではコントロール信号の切り換
わりの際に出力信号がローレベルとハイレベルの間を不
所望に変化しない。従って、ビデオテープレコーダのモ
ード切り換え時に、ＡチャンネルとＢチャンネルが不所
望に切り換わらず安定した画像が得られる。
本発明を実施した第１図において、入力端子１には第２
図（ｂ）に示すデューティ50％のパルス列が与えられ
る。２は前記パルス列（ｂ）の立ち上がり及び立ち下が
りから、それぞれ2H分の時間をカウントするカウンタで
あり、その出力（第２図（ｃ））はインバータ３を通し
てNANDゲート４に印加される。このNANDゲート４にはコ
ントロール信号（ａ）（第２図参照）も印加される。そ
の結果、NANDゲート４からは第２図（ｅ）に示す信号が
出力される。この出力（ｅ）は次のＤラッチ回路６のク
ロック端子Ｌに与えられ、Ｄラッチ回路６のＤ端子には
入力端子１からパルス列信号（ｂ）が与えられる。そし
て、このＤラッチ回路６のＱ端子には第２図（ｄ）に示
す出力パルス列が生じる。ビデオテープレコーダの場
合、コントロール信号（ａ）はモーソ信号であり、ロー
レベルのとき通常テープスピードモード以外のテープス
ピードモードで、ハイレベルのとき通常テープスピード
モードである。本実施例ではコントロール信号の切り換
わりの際に出力信号がローレベルとハイレベルの間を不
所望に変化しない。従って、ビデオテープレコーダのモ
ード切り換え時に、ＡチャンネルとＢチャンネルが不所
望に切り換わらず安定した画像が得られる。
尚、上記Ｄラッチ回路はＬ端子に印加される電圧がハ
イレベルの期間はＤ端子の信号をそのまま出力し、Ｌ端
子に印加される電圧がローレベルになったとき、前の状
態をラッチするものである。
イレベルの期間はＤ端子の信号をそのまま出力し、Ｌ端
子に印加される電圧がローレベルになったとき、前の状
態をラッチするものである。
発明の効果 以上説明した通り、本発明によれば、コントロール信
号が切り換わったとき、出力パルス列に不要な変化が生
じないので、例えばビデオテープレコーダのテープスピ
ードモードの切換時にヘッドスイッチングが円滑になさ
れ、安定な画像を得ることができる。しかも、本発明の
パルス供給回路は構成がシンプルであり、コストダウン
を図ることもできる。
号が切り換わったとき、出力パルス列に不要な変化が生
じないので、例えばビデオテープレコーダのテープスピ
ードモードの切換時にヘッドスイッチングが円滑になさ
れ、安定な画像を得ることができる。しかも、本発明の
パルス供給回路は構成がシンプルであり、コストダウン
を図ることもできる。
第１図は本発明を実施したパルス供給回路の回路図であ
り、第２図はその動作を説明するためのタイミングチャ
ートである。第３図はビデオテープレコーダにおけるビ
デオヘッドの位置関係を示すヘッドドラムの平面図であ
る。第４図は従来例の回路図であり、第５図はその動作
を説明するためのタイミングチャートである。 １……入力端子、２……カウンタ、３……インバータ、
４……NANDゲート。６……Ｄラッチ回路、７……出力端
子、30……ヘッドドラム、（ａ）……コントロール信
号、（ｂ）……入力パルス列、（ｄ）……出力パルス
列。
り、第２図はその動作を説明するためのタイミングチャ
ートである。第３図はビデオテープレコーダにおけるビ
デオヘッドの位置関係を示すヘッドドラムの平面図であ
る。第４図は従来例の回路図であり、第５図はその動作
を説明するためのタイミングチャートである。 １……入力端子、２……カウンタ、３……インバータ、
４……NANDゲート。６……Ｄラッチ回路、７……出力端
子、30……ヘッドドラム、（ａ）……コントロール信
号、（ｂ）……入力パルス列、（ｄ）……出力パルス
列。
Claims (1)
- 【請求項１】入力パルス列をコントロール信号に応じて
そのまま出力する状態と、所定時間遅延したパルス列と
して出力する状態とを有するパルス供給回路において、 入力パルス列のパルス反転点から前記所定時間計数する
カウンタと、 前記カウンタの出力と前記コントロール信号の論理積を
とる論理積回路と、 前記論理積回路の出力をクロック端子に入力し前記入力
パルス列をＤ端子に入力するＤラッチ回路と、 から成り、前記Ｄラッチ回路から出力パルス列を得るよ
うにしたことを特徴とするパルス供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142227A JPH0817316B2 (ja) | 1990-05-31 | 1990-05-31 | パルス供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142227A JPH0817316B2 (ja) | 1990-05-31 | 1990-05-31 | パルス供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435521A JPH0435521A (ja) | 1992-02-06 |
| JPH0817316B2 true JPH0817316B2 (ja) | 1996-02-21 |
Family
ID=15310374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142227A Expired - Fee Related JPH0817316B2 (ja) | 1990-05-31 | 1990-05-31 | パルス供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817316B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844764B2 (en) * | 2003-01-15 | 2005-01-18 | Broadcom Corporation | System and method for generating two effective frequencies using a single clock |
-
1990
- 1990-05-31 JP JP2142227A patent/JPH0817316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435521A (ja) | 1992-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |