JPH0817354B2 - データ信号の多重化方法および装置 - Google Patents
データ信号の多重化方法および装置Info
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- JPH0817354B2 JPH0817354B2 JP3010316A JP1031691A JPH0817354B2 JP H0817354 B2 JPH0817354 B2 JP H0817354B2 JP 3010316 A JP3010316 A JP 3010316A JP 1031691 A JP1031691 A JP 1031691A JP H0817354 B2 JPH0817354 B2 JP H0817354B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1629—Format building algorithm
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0046—User Network Interface
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えば、時分割多重化
されたフレーム内の１つ以上の第１のデータ速度の信号
をより高い第２のデータ速度で動作する商用通信網によ
って送信するために、そのような第１のデータ速度の信
号を選択的に第２のデータ速度の信号に適合できるよう
にする処理を実施するためのプログラマブル（プログラ
ム可能な）マルチプレクサに関する。
されたフレーム内の１つ以上の第１のデータ速度の信号
をより高い第２のデータ速度で動作する商用通信網によ
って送信するために、そのような第１のデータ速度の信
号を選択的に第２のデータ速度の信号に適合できるよう
にする処理を実施するためのプログラマブル（プログラ
ム可能な）マルチプレクサに関する。
【０００２】
【従来の技術】近年、例えば、ＳＯＮＥＴ ＳＴＳ１の
５１．８４Ｍｂ／ｓおよびＳＯＮＥＴ ＳＴＳ３の１５
５．５２Ｍｂ／ｓの転送速度、１２０Ｍｂ／ｓ以上の高
品位テレビのプログラミング、およびＧｂ／ｓ以上のス
ーパーコンピュータの転送速度のような１０Ｍｂ／ｓか
ら１Ｇｂ／ｓの間のデータ速度による通信に対するかな
りの要求がある。このような用途においては、現在ある
電気通信網によってデータ・メッセージを直接送信する
ことはできない。そのような特殊化された用途のデータ
速度は、現在ある電気通信網によって使用されるデータ
速度には適合しない。従って、このような用途のデータ
・メッセージを遠隔地どうしで送信するには、それらの
遠隔地を連絡する個別の特別に設計した電気通信網を作
ることが必要になる。そのような遠隔地が、米国全土に
およぶような広範囲にわたって広がっている場合、長距
離であれ、短距離であれ、異なる特殊化された用途のそ
れぞれを支持するために施設を建設することは、開発費
ゆえに正当化されないこともある。
５１．８４Ｍｂ／ｓおよびＳＯＮＥＴ ＳＴＳ３の１５
５．５２Ｍｂ／ｓの転送速度、１２０Ｍｂ／ｓ以上の高
品位テレビのプログラミング、およびＧｂ／ｓ以上のス
ーパーコンピュータの転送速度のような１０Ｍｂ／ｓか
ら１Ｇｂ／ｓの間のデータ速度による通信に対するかな
りの要求がある。このような用途においては、現在ある
電気通信網によってデータ・メッセージを直接送信する
ことはできない。そのような特殊化された用途のデータ
速度は、現在ある電気通信網によって使用されるデータ
速度には適合しない。従って、このような用途のデータ
・メッセージを遠隔地どうしで送信するには、それらの
遠隔地を連絡する個別の特別に設計した電気通信網を作
ることが必要になる。そのような遠隔地が、米国全土に
およぶような広範囲にわたって広がっている場合、長距
離であれ、短距離であれ、異なる特殊化された用途のそ
れぞれを支持するために施設を建設することは、開発費
ゆえに正当化されないこともある。
【０００３】それに代わるもう１つの解決方法は、各用
途の基準を満たす特殊化されたデータ速度変換器を設計
することであろう。この事については、例えば１９８２
年３月３０日にエフ・フェリンガ（F.Fellinger）他に
発行された米国特許第4,322,844号にある。同特許で
は、送受信同期化器によって、第１の速度および第１の
フォーマットを有するデータ・フレームと第２の速度お
よび第２のフォーマットを有するデータ・フレームとの
間に双方向の速度変換を与える。このような同期化器で
は、第１フレーム期間に、第１フレームのデータが第１
の速度で、第２フレームのデータが第２の速度で、第１
および第２の別個のバッファ・メモリにそれぞれ格納さ
れ、第２フレーム期間に、データの各フレームが他方の
速度で読み出される。さらに、第２フレーム期間には、
第３フレームのデータが第２の速度で、第５４フレーム
のデータが第１の速度で第１および第２のバッファ・メ
モリにそれぞれ読み込まれ、第３フレーム期間に、もう
一方の速度で読み出される。１９８５年１２月１０日に
エル・アール・ノビック（L.R.Novick）に発行された米
国特許第4,558,445号に別の同期化器が示されている。
この特許では、交互に変化するデータ・ビットおよびデ
ータ境界ビットからなる混成データ・ストリームを付属
の速度変換器によって発生し、このような出力データ速
度に対する混成ストリームを同期化器によって増加させ
る。このような特殊化された装置は、高価であり、それ
ぞれ異なる用途に関係付けられた異なるデータ速度を変
換するには、新たな設計が必要となる。
途の基準を満たす特殊化されたデータ速度変換器を設計
することであろう。この事については、例えば１９８２
年３月３０日にエフ・フェリンガ（F.Fellinger）他に
発行された米国特許第4,322,844号にある。同特許で
は、送受信同期化器によって、第１の速度および第１の
フォーマットを有するデータ・フレームと第２の速度お
よび第２のフォーマットを有するデータ・フレームとの
間に双方向の速度変換を与える。このような同期化器で
は、第１フレーム期間に、第１フレームのデータが第１
の速度で、第２フレームのデータが第２の速度で、第１
および第２の別個のバッファ・メモリにそれぞれ格納さ
れ、第２フレーム期間に、データの各フレームが他方の
速度で読み出される。さらに、第２フレーム期間には、
第３フレームのデータが第２の速度で、第５４フレーム
のデータが第１の速度で第１および第２のバッファ・メ
モリにそれぞれ読み込まれ、第３フレーム期間に、もう
一方の速度で読み出される。１９８５年１２月１０日に
エル・アール・ノビック（L.R.Novick）に発行された米
国特許第4,558,445号に別の同期化器が示されている。
この特許では、交互に変化するデータ・ビットおよびデ
ータ境界ビットからなる混成データ・ストリームを付属
の速度変換器によって発生し、このような出力データ速
度に対する混成ストリームを同期化器によって増加させ
る。このような特殊化された装置は、高価であり、それ
ぞれ異なる用途に関係付けられた異なるデータ速度を変
換するには、新たな設計が必要となる。
【０００４】
【発明が解決しようとする課題】従って、従来の技術に
残された課題は、特殊化された用途においてデータ信号
を現存の電気通信網を介して経済的に送ることを可能と
する技術を提供し、もって高価な特殊化された短距離通
信網、長距離通信網、または特殊化されたデータ速度変
換器を作ることを避け、さらに、現存の通信網の未使用
の能力をさらに経済的に使用できるようにすることであ
る。
残された課題は、特殊化された用途においてデータ信号
を現存の電気通信網を介して経済的に送ることを可能と
する技術を提供し、もって高価な特殊化された短距離通
信網、長距離通信網、または特殊化されたデータ速度変
換器を作ることを避け、さらに、現存の通信網の未使用
の能力をさらに経済的に使用できるようにすることであ
る。
【０００５】
【課題を解決するための手段】従来の技術における前記
の課題は、プログラマブル・マルチプレクサに関する本
発明によって解決することができる。それぞれの到来デ
ータ速度の信号がその他の到来データ速度の信号とデー
タ速度が同じであったり違ったりする場合、本発明のプ
ログラマブル・マルチプレクサによって、１つ以上の到
来データ速度の信号の各々をより高い出力データ速度の
信号に適合させることができる。このとき、プログラマ
ブル・マルチプレクサは、そのような出力データ速度の
信号を、時分割多重（ＴＤＭ）信号のフレームに入れて
送るために、多重化する。動作について言えば、入力デ
ータ速度の各信号に対して割り当てられるべき容量タイ
ム・スロットが容量域の隣接する区分を占めるが、プロ
グラマブル・マルチプレクサは、その容量域を定義し、
さらに容量タイム・スロットを固定長の時間域デジタル
出力送信フレームへと割り当てる。この写像は、各入力
信号に関係付けられた時間域タイム・スロットがデジタ
ル出力送信フレームにおいてほぼ一様に分配されて、容
量域から時間域への写像が完了するように行われる。
の課題は、プログラマブル・マルチプレクサに関する本
発明によって解決することができる。それぞれの到来デ
ータ速度の信号がその他の到来データ速度の信号とデー
タ速度が同じであったり違ったりする場合、本発明のプ
ログラマブル・マルチプレクサによって、１つ以上の到
来データ速度の信号の各々をより高い出力データ速度の
信号に適合させることができる。このとき、プログラマ
ブル・マルチプレクサは、そのような出力データ速度の
信号を、時分割多重（ＴＤＭ）信号のフレームに入れて
送るために、多重化する。動作について言えば、入力デ
ータ速度の各信号に対して割り当てられるべき容量タイ
ム・スロットが容量域の隣接する区分を占めるが、プロ
グラマブル・マルチプレクサは、その容量域を定義し、
さらに容量タイム・スロットを固定長の時間域デジタル
出力送信フレームへと割り当てる。この写像は、各入力
信号に関係付けられた時間域タイム・スロットがデジタ
ル出力送信フレームにおいてほぼ一様に分配されて、容
量域から時間域への写像が完了するように行われる。
【０００６】その他の本発明の特徴は、添付図面を参照
しつつ以下の説明をたどる過程でさらに明かとなろう。
しつつ以下の説明をたどる過程でさらに明かとなろう。
【０００７】
【実施例】図１は、本発明による典型的な通信システム
である。送信端は、（１）送信データ・ポート部１０、
および（２）多重化部１５を備えている。送信データ・
ポート部１０は、複数Ｎ個のデータ・ポート１１1〜１
１Nおよび複数Ｎ個の同期化器（ＳＹＮＣ）１２1〜１２
Nを備え、各同期化器は、データ「ｄ」およびクロック
「ｃ」を受信するためのデータ・ポート１１の１つ１つ
に別々に結合されている。多重化部１５は、（ｉ）プロ
グラマブル・マルチプレクサ（ＰＭＵＸ）１６、および
ある種の通信システムでのみ必要となるオプションのパ
リティ計算器（ＰＡＲＩＴＹ）１７および符号化器（Ｃ
ＯＤＥＲ）１８を備えている。プログラマブル・マルチ
プレクサ１６は、例えばＮ個の他にＡおよびＢの入力ポ
ートを備えており、ＰＭＵＸ１６へのＮ個の入力ポート
は、クロック「ｃ」信号を関係付けられた同期化器１２
に与えるとともに同期化されたデータ信号を受信する同
期化器１２の別個の１つにそれぞれ結合され、典型的か
つ追加的なＡおよびＢのポートは、詳細に後述するよう
な所定の間接的（オーバーヘッド）信号を供給する。多
重化部１５からの多重化データ出力信号は、媒体１９を
介して、離れた位置にあり多重解除部２０を備えた受信
装置に送られる。多重解除部２０は、オプションの復号
器（ＤＥＣＯＤＥＲ）２１およびパリティ検査器（ＰＡ
ＲＩＴＹ）２２、ならびにフィード・フォワード・フレ
ーマ（ＦＲＡＭＥＲ）２４に相互接続されたプログラマ
ブル・デマルチプレクサ（ＰＤＥＭＵＸ）２３を備えて
いるが、復号器（ＤＥＣＯＤＥＲ）２１およびパリティ
検査器（ＰＡＲＩＴＹ）２２は、送信端における符号化
器１８およびパリティ計算器１７とは逆の機能を果た
す。ＰＤＥＭＵＸ２３は、（１）媒体１９からの入力多
重化データ信号（オプションの復号器２１およびパリテ
ィ検査器２２によって処理される場合もある）を受信す
る単一の入力ポートと、（２）複数Ｎ個の出力ポートと
を備え、受信した多重化信号をデータ「ｄ」およびクロ
ック「ｃ」の別個の経路に分離するように作用する。動
作において、フレーマ（ＦＲＡＭＥＲ）２４は、典型的
な０／１のフレーム符号を検出し、さらに、例えばＰＤ
ＥＭＵＸ２３のＲＡＭに格納された手順および受信した
データ・パケットに格納されているアドレスを用いて受
信した多重化データ信号を適切な出力ポートに渡すため
に、その受信した多重化データ信号をＰＤＥＭＵＸ２３
に多重解除させる。ＰＤＥＭＵＸ２３からのそれぞれＮ
個のデータ「ｄ」出力信号およびクロック「ｃ」出力信
号は、受信データ・ポート部２６に送られる。受信デー
タ・ポート部２６は、（ｉ）複数Ｎ個の非同期化器（Ｄ
ＥＳＹＮＣ）２７1〜２７N（各非同期化器２７が、ＰＤ
ＥＭＵＸ２３からＮ個の「ｄ」および「ｃ」の出力信号
の別個の１つを受信する）と、（ｉｉ）非同期化器２７
の別個の１つにそれぞれ関係付けられた複数Ｎ個のフィ
ード・フォワード・フェーズ・ロック・ループ（ＰＬ
Ｌ）回路２８1〜２８Nとを備えている。Ｎ個の非同期化
器２７1〜２７Nの各々からの「ｄ」および「ｃ」の出力
信号は、適切で別個の末端利用者装置に送るために受信
データ・ポート部２６の別個の出力ポート２９1〜２９N
に送られる。
である。送信端は、（１）送信データ・ポート部１０、
および（２）多重化部１５を備えている。送信データ・
ポート部１０は、複数Ｎ個のデータ・ポート１１1〜１
１Nおよび複数Ｎ個の同期化器（ＳＹＮＣ）１２1〜１２
Nを備え、各同期化器は、データ「ｄ」およびクロック
「ｃ」を受信するためのデータ・ポート１１の１つ１つ
に別々に結合されている。多重化部１５は、（ｉ）プロ
グラマブル・マルチプレクサ（ＰＭＵＸ）１６、および
ある種の通信システムでのみ必要となるオプションのパ
リティ計算器（ＰＡＲＩＴＹ）１７および符号化器（Ｃ
ＯＤＥＲ）１８を備えている。プログラマブル・マルチ
プレクサ１６は、例えばＮ個の他にＡおよびＢの入力ポ
ートを備えており、ＰＭＵＸ１６へのＮ個の入力ポート
は、クロック「ｃ」信号を関係付けられた同期化器１２
に与えるとともに同期化されたデータ信号を受信する同
期化器１２の別個の１つにそれぞれ結合され、典型的か
つ追加的なＡおよびＢのポートは、詳細に後述するよう
な所定の間接的（オーバーヘッド）信号を供給する。多
重化部１５からの多重化データ出力信号は、媒体１９を
介して、離れた位置にあり多重解除部２０を備えた受信
装置に送られる。多重解除部２０は、オプションの復号
器（ＤＥＣＯＤＥＲ）２１およびパリティ検査器（ＰＡ
ＲＩＴＹ）２２、ならびにフィード・フォワード・フレ
ーマ（ＦＲＡＭＥＲ）２４に相互接続されたプログラマ
ブル・デマルチプレクサ（ＰＤＥＭＵＸ）２３を備えて
いるが、復号器（ＤＥＣＯＤＥＲ）２１およびパリティ
検査器（ＰＡＲＩＴＹ）２２は、送信端における符号化
器１８およびパリティ計算器１７とは逆の機能を果た
す。ＰＤＥＭＵＸ２３は、（１）媒体１９からの入力多
重化データ信号（オプションの復号器２１およびパリテ
ィ検査器２２によって処理される場合もある）を受信す
る単一の入力ポートと、（２）複数Ｎ個の出力ポートと
を備え、受信した多重化信号をデータ「ｄ」およびクロ
ック「ｃ」の別個の経路に分離するように作用する。動
作において、フレーマ（ＦＲＡＭＥＲ）２４は、典型的
な０／１のフレーム符号を検出し、さらに、例えばＰＤ
ＥＭＵＸ２３のＲＡＭに格納された手順および受信した
データ・パケットに格納されているアドレスを用いて受
信した多重化データ信号を適切な出力ポートに渡すため
に、その受信した多重化データ信号をＰＤＥＭＵＸ２３
に多重解除させる。ＰＤＥＭＵＸ２３からのそれぞれＮ
個のデータ「ｄ」出力信号およびクロック「ｃ」出力信
号は、受信データ・ポート部２６に送られる。受信デー
タ・ポート部２６は、（ｉ）複数Ｎ個の非同期化器（Ｄ
ＥＳＹＮＣ）２７1〜２７N（各非同期化器２７が、ＰＤ
ＥＭＵＸ２３からＮ個の「ｄ」および「ｃ」の出力信号
の別個の１つを受信する）と、（ｉｉ）非同期化器２７
の別個の１つにそれぞれ関係付けられた複数Ｎ個のフィ
ード・フォワード・フェーズ・ロック・ループ（ＰＬ
Ｌ）回路２８1〜２８Nとを備えている。Ｎ個の非同期化
器２７1〜２７Nの各々からの「ｄ」および「ｃ」の出力
信号は、適切で別個の末端利用者装置に送るために受信
データ・ポート部２６の別個の出力ポート２９1〜２９N
に送られる。
【０００８】図１の各同期化器１２において、それぞれ
関係付けられた入力１１i からの「ｃ」導線上のクロッ
クは、ＰＭＵＸ１６からの関係付けられた「ｃ」導線上
のクロックに対し、例えばパルス充填同期化のような周
知の技術を用いて同期が取られる。この時、例えば固定
のフレーム・ビット、充填ビット、充填指示ビット、パ
リティ・ビットおよびテレメトリのような間接的な（オ
ーバーヘッド）ビットを含んだ同期化されたフレーム・
フォーマットが、受信されたデータに追加される。これ
らの間接的なビットのために、同期化器の入力と出力と
の間で公称速度が異なる。従って、従来の同期化器であ
れば、所定の範囲のデータ速度の入力データ・ストリー
ムを受信すると、それから他の同期化器の出力フレーム
と同じデータ速度を有する同期化器出力フレームを生成
する。しかし、本発明の同期化器は、特定のデータ速度
の出力フレームを生成し、媒体１９上の出力線速度の理
にかなう割合の速度まで入力データ・ストリームを充填
するようにプログラムすることが可能である。尚、その
理にかなう割合は、他の同期化器によって生じる割合と
同じであったり異なったりするが、各同期化器１２は、
入力信号のデータ速度に応じて媒体１９上の出力線速度
の任意の特定の割合まで充填することができる。そし
て、これらの同期化されたデータ速度が、ＰＭＵＸ１６
の別個の入力に供給される。
関係付けられた入力１１i からの「ｃ」導線上のクロッ
クは、ＰＭＵＸ１６からの関係付けられた「ｃ」導線上
のクロックに対し、例えばパルス充填同期化のような周
知の技術を用いて同期が取られる。この時、例えば固定
のフレーム・ビット、充填ビット、充填指示ビット、パ
リティ・ビットおよびテレメトリのような間接的な（オ
ーバーヘッド）ビットを含んだ同期化されたフレーム・
フォーマットが、受信されたデータに追加される。これ
らの間接的なビットのために、同期化器の入力と出力と
の間で公称速度が異なる。従って、従来の同期化器であ
れば、所定の範囲のデータ速度の入力データ・ストリー
ムを受信すると、それから他の同期化器の出力フレーム
と同じデータ速度を有する同期化器出力フレームを生成
する。しかし、本発明の同期化器は、特定のデータ速度
の出力フレームを生成し、媒体１９上の出力線速度の理
にかなう割合の速度まで入力データ・ストリームを充填
するようにプログラムすることが可能である。尚、その
理にかなう割合は、他の同期化器によって生じる割合と
同じであったり異なったりするが、各同期化器１２は、
入力信号のデータ速度に応じて媒体１９上の出力線速度
の任意の特定の割合まで充填することができる。そし
て、これらの同期化されたデータ速度が、ＰＭＵＸ１６
の別個の入力に供給される。
【０００９】図１に外見上類似した従来技術の構造で
は、送信データ・ポート部１０および多重化部１５を備
えているが、ＰＭＵＸ１６の代わりに従来のマルチプレ
クサを使用し、クロック同期した入力ポート１１1〜１
１Nからのデータを周期的にインタリーブするコミュー
テータ・インタリーバとして機能させている。後述のよ
うに、本発明のＰＭＵＸ１６は、周期的インタリーバと
して作用せずに、むしろ入力の容量域を出力の時間域に
割り当て、かつプログラム制御の下でＮ対１デジタル・
セレクタを与えるように作用して、任意の第１の入力デ
ータ速度（例えば、非標準的な速度）を任意の第２の出
力データ速度（現在の商用デジタル伝送網の速度）へと
適応的にインタフェースをとる。本発明のＰＭＵＸ１６
は、その入力に与えられる速度がＰＭＵＸの出力線容量
の３％から９７％の間である限り、如何なる速度の信号
も受け付けるように設計されている。用途による仕様変
更の必要が全くなければ、入力データと出力データとの
インタフェースをとる手順をＲＯＭの形でファームウェ
アに配置することができる。また、異なる用途に合うよ
うに仕様変更が必要な場合には、そのような手順は、Ｐ
ＭＵＸ１６に関係付けられたマイクロコンピュータまた
はコンピュータ（図示せず）のＲＡＭに配置することも
できる。ＰＭＵＸ１６のポート選択入力に適切なアドレ
スを所与の時間に印加することにより、同期化器１２1
〜１２Nからのデータ入力の任意の１つがＰＭＵＸ１６
の出力に現れるように選択することができる。従って、
ＰＭＵＸ１６の出力は、従来の技術のマルチプレクサの
ように入力を周期的にインタリーブすることに限定され
ず、任意の長さのパタンと成ることが可能である。
は、送信データ・ポート部１０および多重化部１５を備
えているが、ＰＭＵＸ１６の代わりに従来のマルチプレ
クサを使用し、クロック同期した入力ポート１１1〜１
１Nからのデータを周期的にインタリーブするコミュー
テータ・インタリーバとして機能させている。後述のよ
うに、本発明のＰＭＵＸ１６は、周期的インタリーバと
して作用せずに、むしろ入力の容量域を出力の時間域に
割り当て、かつプログラム制御の下でＮ対１デジタル・
セレクタを与えるように作用して、任意の第１の入力デ
ータ速度（例えば、非標準的な速度）を任意の第２の出
力データ速度（現在の商用デジタル伝送網の速度）へと
適応的にインタフェースをとる。本発明のＰＭＵＸ１６
は、その入力に与えられる速度がＰＭＵＸの出力線容量
の３％から９７％の間である限り、如何なる速度の信号
も受け付けるように設計されている。用途による仕様変
更の必要が全くなければ、入力データと出力データとの
インタフェースをとる手順をＲＯＭの形でファームウェ
アに配置することができる。また、異なる用途に合うよ
うに仕様変更が必要な場合には、そのような手順は、Ｐ
ＭＵＸ１６に関係付けられたマイクロコンピュータまた
はコンピュータ（図示せず）のＲＡＭに配置することも
できる。ＰＭＵＸ１６のポート選択入力に適切なアドレ
スを所与の時間に印加することにより、同期化器１２1
〜１２Nからのデータ入力の任意の１つがＰＭＵＸ１６
の出力に現れるように選択することができる。従って、
ＰＭＵＸ１６の出力は、従来の技術のマルチプレクサの
ように入力を周期的にインタリーブすることに限定され
ず、任意の長さのパタンと成ることが可能である。
【００１０】任意のインタリーブ・パタンを実現できる
ことは、最も重要なプログラム可能性であり、大まかな
速度適応調節を起こし、特定の入力ポートが例えばＰＭ
ＵＸ１６の出力線容量の半分を必要とする場合、ＰＭＵ
Ｘ１６が、その入力ポートに対する出力ビットまたはタ
イム・スロットの半分を割り当てるようにすることがで
きる。また、このような最も重要なプログラム可能性に
より、例えばＰＭＵＸ１６の入力Ｎ、ＡおよびＢから得
た固定のフレーム・ワードを適用することにより任意の
フレーム・フォーマットを作る可能性も生じる。例え
ば、入力ポートＡおよびＢがハード的に「０」および
「１」のビットにそれぞれ結線されていれば、要求どお
りの一定の０／１フレーム・ワードを生成するようにＰ
ＭＵＸ１６に入力ポートＡおよびＢを順番にアクセスさ
せることにより、所定の出力フレーム長を生成すること
ができる。従って、フレーム・フォーマットは、ＰＭＵ
Ｘ１６のポート選択入力にＲＡＭに格納された順番で伝
えることができる。しかし、大まかな速度調節は、それ
自体では連続的な調節範囲に対応できない。これは、そ
のような技術では一定の増分の容量しか生じ得ないから
である。容量の増分と実際に要求される入力データ速度
との間の隔たりの橋渡しは、同期化器１２1 〜１２M に
よって行うことができる。つまり、同期化器１２は、可
変量のオーバーヘッド（間接的データ）を追加すること
ができるという特徴を有するように設計されている。従
って、適切な量のオーバーヘッドを加える微調整処理に
よって、いかに要求された速度差も応じることができ
る。
ことは、最も重要なプログラム可能性であり、大まかな
速度適応調節を起こし、特定の入力ポートが例えばＰＭ
ＵＸ１６の出力線容量の半分を必要とする場合、ＰＭＵ
Ｘ１６が、その入力ポートに対する出力ビットまたはタ
イム・スロットの半分を割り当てるようにすることがで
きる。また、このような最も重要なプログラム可能性に
より、例えばＰＭＵＸ１６の入力Ｎ、ＡおよびＢから得
た固定のフレーム・ワードを適用することにより任意の
フレーム・フォーマットを作る可能性も生じる。例え
ば、入力ポートＡおよびＢがハード的に「０」および
「１」のビットにそれぞれ結線されていれば、要求どお
りの一定の０／１フレーム・ワードを生成するようにＰ
ＭＵＸ１６に入力ポートＡおよびＢを順番にアクセスさ
せることにより、所定の出力フレーム長を生成すること
ができる。従って、フレーム・フォーマットは、ＰＭＵ
Ｘ１６のポート選択入力にＲＡＭに格納された順番で伝
えることができる。しかし、大まかな速度調節は、それ
自体では連続的な調節範囲に対応できない。これは、そ
のような技術では一定の増分の容量しか生じ得ないから
である。容量の増分と実際に要求される入力データ速度
との間の隔たりの橋渡しは、同期化器１２1 〜１２M に
よって行うことができる。つまり、同期化器１２は、可
変量のオーバーヘッド（間接的データ）を追加すること
ができるという特徴を有するように設計されている。従
って、適切な量のオーバーヘッドを加える微調整処理に
よって、いかに要求された速度差も応じることができ
る。
【００１１】本発明によれば、ＰＭＵＸ１６において、
入力データ速度の特定の集合に対し容量域から時間域に
インタリーブ・パタンを展開する後に位数逆転法と称す
るものを使用する。この方法は、ポート１１が必要に見
合うほぼ均等な間隔でアクセスされるという原則に基づ
く。所与のデータ・ポートからのビットにほぼ一様に間
隔をおくことは、同期化器および非同期化器の内部の弾
性メモリに対する要求を最小化するだけでなく、出力デ
ータ・クロックにおける位相雑音を最小化するために
も、望ましいことである。位数逆転法の基本的な目的
は、位相域から時間域への写像を与えることである。
入力データ速度の特定の集合に対し容量域から時間域に
インタリーブ・パタンを展開する後に位数逆転法と称す
るものを使用する。この方法は、ポート１１が必要に見
合うほぼ均等な間隔でアクセスされるという原則に基づ
く。所与のデータ・ポートからのビットにほぼ一様に間
隔をおくことは、同期化器および非同期化器の内部の弾
性メモリに対する要求を最小化するだけでなく、出力デ
ータ・クロックにおける位相雑音を最小化するために
も、望ましいことである。位数逆転法の基本的な目的
は、位相域から時間域への写像を与えることである。
【００１２】図２に、以下においてそれぞれデータ・ポ
ートＡ〜Ｃと示す３つの入力データ・ポート１１1〜１
１3を備えたシステムに対する２段階位数逆転法の例を
示す。説明のため、容量域には、３０の連続した容量域
タイム・スロットから成る容量フレーム４０が含まれ、
それぞれの容量域タイム・スロット（ＣＴＳ）は、例え
ば１Ｍｂ／ｓの容量を表すものと仮定する。さらに、デ
ータ・ポートＡは８．８Ｍｂ／ｓのデータ速度、データ
・ポートＢは１４．８Ｍｂ／ｓのデータ速度、そしてデ
ータ・ポートＣは１．９Ｍｂ／ｓのデータ速度であると
仮定する。データ・ポートには整数の容量域タイム・ス
ロット（ＣＴＳ）しか割り当てることができないので、
データ・ポートＡには９ＣＴＳ、データ・ポートＢには
１５ＣＴＳ、そしてデータ・ポートＣには２ＣＴＳが割
り当てられることになる。個々のデータ・ポートＡ〜Ｃ
には、容量域フレームの隣接した区分が割り当てられ
る。図２に示したように、容量域フレーム４０に付いて
は、データ・ポートＡは、８．８Ｍｂ／ｓの容量条件を
満たすようにＣＴＳ０〜８が任意に割り当てられ、デー
タ・ポートＢは、１４．８Ｍｂ／ｓの容量条件を満たす
ようにＣＴＳ９〜２３が任意に割り当てられ、さらにデ
ータ・ポートＣは、１．９Ｍｂ／ｓの容量条件を満たす
ようにＣＴＳ２４〜２５が任意に割り当てられる。尚、
データ・ポートＡ〜Ｃには、別のデータ・ポートの要求
条件と重複しない容量域フレーム４０の０から２９のＣ
ＴＳの任意の部分を割り当てることが可能である。
ートＡ〜Ｃと示す３つの入力データ・ポート１１1〜１
１3を備えたシステムに対する２段階位数逆転法の例を
示す。説明のため、容量域には、３０の連続した容量域
タイム・スロットから成る容量フレーム４０が含まれ、
それぞれの容量域タイム・スロット（ＣＴＳ）は、例え
ば１Ｍｂ／ｓの容量を表すものと仮定する。さらに、デ
ータ・ポートＡは８．８Ｍｂ／ｓのデータ速度、データ
・ポートＢは１４．８Ｍｂ／ｓのデータ速度、そしてデ
ータ・ポートＣは１．９Ｍｂ／ｓのデータ速度であると
仮定する。データ・ポートには整数の容量域タイム・ス
ロット（ＣＴＳ）しか割り当てることができないので、
データ・ポートＡには９ＣＴＳ、データ・ポートＢには
１５ＣＴＳ、そしてデータ・ポートＣには２ＣＴＳが割
り当てられることになる。個々のデータ・ポートＡ〜Ｃ
には、容量域フレームの隣接した区分が割り当てられ
る。図２に示したように、容量域フレーム４０に付いて
は、データ・ポートＡは、８．８Ｍｂ／ｓの容量条件を
満たすようにＣＴＳ０〜８が任意に割り当てられ、デー
タ・ポートＢは、１４．８Ｍｂ／ｓの容量条件を満たす
ようにＣＴＳ９〜２３が任意に割り当てられ、さらにデ
ータ・ポートＣは、１．９Ｍｂ／ｓの容量条件を満たす
ようにＣＴＳ２４〜２５が任意に割り当てられる。尚、
データ・ポートＡ〜Ｃには、別のデータ・ポートの要求
条件と重複しない容量域フレーム４０の０から２９のＣ
ＴＳの任意の部分を割り当てることが可能である。
【００１３】本発明のビット逆転法の第１段階によれ
ば、容量域のＣＴＳアドレスを１組の数基から所定の数
の数字（例えば、００〜２９のＣＴＳに対しては３つの
数字）として分解する。さらに詳細には、使用するべき
数基を決定するためには、共に掛け合わせた場合に容量
域フレーム４０のＣＴＳの数を与えるような数の組み合
わせを使用すれば良い。例えば、容量域フレーム４０の
３０個のＣＴＳに対しては、掛け合わせて３０という値
を与える５と６、３と１０、２と１５、そして２と３と
５のような組み合わせである。次の計算には、これらの
組み合わせの何れも使用することができるが、この方法
の例としてより明快にするために、以下の例では数基
２、３、および５を使用する。一般に、単に５と６とい
うより、２と３と５のように多数の組み合わせの方が、
時間域フレーム４１における時間域タイム・スロット
（ＴＤＴＳ）の間のＣＴＳの分布が幾分さらに均等にな
る。しかし、分布の一様性を得るには、３つ因数は、独
立しているより、他の因数と組み合わせるのが最も良
い。従って、２、３および５という数体系を使用する場
合、数の範囲は、当分野で周知のように、それぞれ０〜
１、０〜２、および０〜４となる。代表的な数体系を選
ぶために容量域のＣＴＳ数を分解する場合、現在の位数
逆転法の第１段階では、次の式を用いる。 Ｘ＝Ｘ1・３・５＋Ｘ2・５＋Ｘ3 （１） ここで、Ｘは、ＣＴＳアドレス、Ｘ1からＸ3は、ＣＴＳ
アドレスＸを生成するために代入するべき整数である。
ば、容量域のＣＴＳアドレスを１組の数基から所定の数
の数字（例えば、００〜２９のＣＴＳに対しては３つの
数字）として分解する。さらに詳細には、使用するべき
数基を決定するためには、共に掛け合わせた場合に容量
域フレーム４０のＣＴＳの数を与えるような数の組み合
わせを使用すれば良い。例えば、容量域フレーム４０の
３０個のＣＴＳに対しては、掛け合わせて３０という値
を与える５と６、３と１０、２と１５、そして２と３と
５のような組み合わせである。次の計算には、これらの
組み合わせの何れも使用することができるが、この方法
の例としてより明快にするために、以下の例では数基
２、３、および５を使用する。一般に、単に５と６とい
うより、２と３と５のように多数の組み合わせの方が、
時間域フレーム４１における時間域タイム・スロット
（ＴＤＴＳ）の間のＣＴＳの分布が幾分さらに均等にな
る。しかし、分布の一様性を得るには、３つ因数は、独
立しているより、他の因数と組み合わせるのが最も良
い。従って、２、３および５という数体系を使用する場
合、数の範囲は、当分野で周知のように、それぞれ０〜
１、０〜２、および０〜４となる。代表的な数体系を選
ぶために容量域のＣＴＳ数を分解する場合、現在の位数
逆転法の第１段階では、次の式を用いる。 Ｘ＝Ｘ1・３・５＋Ｘ2・５＋Ｘ3 （１） ここで、Ｘは、ＣＴＳアドレス、Ｘ1からＸ3は、ＣＴＳ
アドレスＸを生成するために代入するべき整数である。
【００１４】図３には、各ＣＴＳアドレスを生成するた
めに、関係付けられた数基と掛け合わせる必要のあるＸ
1〜Ｘ3のいろいろな値を例示する図表を示す。例えば、
図２のフレーム４０においてＸ＝００であり、データ・
ポートＡの最初のＣＴＳを表している場合のＣＴＳアド
レスに対しては、Ｘ1〜Ｘ3は、Ｘ＝００を与えるために
式（１）においてゼロに等しくなければならない。同様
に、データ・ポートＢの最後のＣＴＳを表す図２のフレ
ーム４０のＸ＝２３なるＣＴＳアドレスに対しては、１
５＋５＋３＝２３となるためには、式（１）においてＸ
1およびＸ2は１に等しく、Ｘ3は３に等しい必要があ
る。
めに、関係付けられた数基と掛け合わせる必要のあるＸ
1〜Ｘ3のいろいろな値を例示する図表を示す。例えば、
図２のフレーム４０においてＸ＝００であり、データ・
ポートＡの最初のＣＴＳを表している場合のＣＴＳアド
レスに対しては、Ｘ1〜Ｘ3は、Ｘ＝００を与えるために
式（１）においてゼロに等しくなければならない。同様
に、データ・ポートＢの最後のＣＴＳを表す図２のフレ
ーム４０のＸ＝２３なるＣＴＳアドレスに対しては、１
５＋５＋３＝２３となるためには、式（１）においてＸ
1およびＸ2は１に等しく、Ｘ3は３に等しい必要があ
る。
【００１５】容量域フレーム４０で使用される各ＣＴＳ
に対して前記の第１段階を終了すると、第２段階では、
数基の順序とＸiの値とを反転することにより位数逆転
法を実施し、式（１）の生成と同様の要領で次の式を生
成する。 Ｙ＝Ｘ3・３・３＋Ｘ2・３＋Ｘ1 （２） ここで、Ｙは、図２の容量域フレーム４０のＣＴＳに対
し、３０のタイム・スロットからなる時間域フレーム４
１において割り当てられた代表のタイムス・ロットであ
る。例えば、データ・ポートＡに割り当てられた容量域
４０のＣＴＳ０６に対し、図３の図表によれば、式
（１）のＸ1が０に等しく、Ｘ2とＸ3がそれぞれ１に等
しければ、Ｘ＝０６となる。これらのＸiの値を式
（２）に代入すると、Ｙ＝０８となり、時間域フレーム
４１のタイム・スロット０８を表す。従って、フレーム
４０のＣＴＳ０６にあるデータは、この２段階位数逆転
法を用いて、時間域フレーム４１のタイム・スロット０
８におけるデータとして媒体１９によって伝送される。
同様に、図表から分かるように、ＣＴＳ０８と２３に割
り当てられたデータは、時間域フレーム４１のそれぞれ
のタイム・スロット２０および２１において媒体１９に
よって伝送される。このように、データ・ポートＡ〜Ｃ
のそれぞれに対しフレーム４０において隣接して割り当
てられた容量域タイム・スロットは、時間域フレーム４
１にわたって幾分一様に分配されるが、それらは、未使
用のＣＴＳである。
に対して前記の第１段階を終了すると、第２段階では、
数基の順序とＸiの値とを反転することにより位数逆転
法を実施し、式（１）の生成と同様の要領で次の式を生
成する。 Ｙ＝Ｘ3・３・３＋Ｘ2・３＋Ｘ1 （２） ここで、Ｙは、図２の容量域フレーム４０のＣＴＳに対
し、３０のタイム・スロットからなる時間域フレーム４
１において割り当てられた代表のタイムス・ロットであ
る。例えば、データ・ポートＡに割り当てられた容量域
４０のＣＴＳ０６に対し、図３の図表によれば、式
（１）のＸ1が０に等しく、Ｘ2とＸ3がそれぞれ１に等
しければ、Ｘ＝０６となる。これらのＸiの値を式
（２）に代入すると、Ｙ＝０８となり、時間域フレーム
４１のタイム・スロット０８を表す。従って、フレーム
４０のＣＴＳ０６にあるデータは、この２段階位数逆転
法を用いて、時間域フレーム４１のタイム・スロット０
８におけるデータとして媒体１９によって伝送される。
同様に、図表から分かるように、ＣＴＳ０８と２３に割
り当てられたデータは、時間域フレーム４１のそれぞれ
のタイム・スロット２０および２１において媒体１９に
よって伝送される。このように、データ・ポートＡ〜Ｃ
のそれぞれに対しフレーム４０において隣接して割り当
てられた容量域タイム・スロットは、時間域フレーム４
１にわたって幾分一様に分配されるが、それらは、未使
用のＣＴＳである。
【００１６】代わりに３段階位数逆転法を用いて、図４
および図５に示すように、容量域フレーム４０のＣＴＳ
のより均一な分布を与えることができる。この３段階位
数逆転法では、式（１）を用いる前述の２段階法の第１
段階が、３段階位数逆転法の第１段階として繰り返され
る。Ｘが００から２９のそれぞれに匹敵するのに必要な
Ｘ1〜Ｘ3の値を図５の図表に再び示す。３段階位数逆転
法の第２段階では、図５の上部の小さな図表に示したよ
うに、決定したＸ1〜Ｘ3の値を相当するＹ1〜Ｙ3の値へ
と変換することが必要となる。さらに詳細には、Ｘ1に
対する０および１の値は、Ｙ1に対する０および１にそ
れぞれ相当し、Ｘ2に対する０、１および２の値は、Ｙ2
に対する０、２および１にそれぞれ相当し、Ｘ3に対す
る０、１、２、３および４の値は、Ｙ3に対する０、
２、４、１および３にそれぞれ相当する。
および図５に示すように、容量域フレーム４０のＣＴＳ
のより均一な分布を与えることができる。この３段階位
数逆転法では、式（１）を用いる前述の２段階法の第１
段階が、３段階位数逆転法の第１段階として繰り返され
る。Ｘが００から２９のそれぞれに匹敵するのに必要な
Ｘ1〜Ｘ3の値を図５の図表に再び示す。３段階位数逆転
法の第２段階では、図５の上部の小さな図表に示したよ
うに、決定したＸ1〜Ｘ3の値を相当するＹ1〜Ｙ3の値へ
と変換することが必要となる。さらに詳細には、Ｘ1に
対する０および１の値は、Ｙ1に対する０および１にそ
れぞれ相当し、Ｘ2に対する０、１および２の値は、Ｙ2
に対する０、２および１にそれぞれ相当し、Ｘ3に対す
る０、１、２、３および４の値は、Ｙ3に対する０、
２、４、１および３にそれぞれ相当する。
【００１７】前記の位数逆転値は、モジュラ演算によっ
て決定したものである。例えば、Ｙ3の値は、次の式か
ら決定される。 Ｙ3＝Ｘ3・２（mod５） ここで、 ２＝integer［５／２］ 同様に、 Ｙ1＝Ｘ1・１（mod２） Ｙ2＝Ｘ2・２（mod３） このようにＸnからＹnへの写像を決定するためにモジュ
ラ演算を選択したのは、単に説明のためであり、本発明
の範囲を制限するものではない。
て決定したものである。例えば、Ｙ3の値は、次の式か
ら決定される。 Ｙ3＝Ｘ3・２（mod５） ここで、 ２＝integer［５／２］ 同様に、 Ｙ1＝Ｘ1・１（mod２） Ｙ2＝Ｘ2・２（mod３） このようにＸnからＹnへの写像を決定するためにモジュ
ラ演算を選択したのは、単に説明のためであり、本発明
の範囲を制限するものではない。
【００１８】３段階位数逆転法の第３段階では、次の式
を用いる。 Ｙ＝Ｙ3・３・２＋Ｙ2・２＋Ｙ1 （３） この式は、式（２）と同様に導かれるが、式（２）のＸ
iの値にＹiを代入したものである。図５の下方部分は、
容量域フレーム４０におけるＸに対するＣＴＳアドレス
の図４の時間域フレーム４２におけるＹに対するタイム
・スロット・アドレスへの割り当てのための計算値を示
す。さらに詳細には、容量域フレーム４０におけるＣＴ
Ｓ０８および２３は、時間域フレームのタイム・スロッ
ト２２および２３にそれぞれ割り当てられる。図２およ
び図４に示した２段階および３段階の位数逆転方を比較
すると、図２の２段階の方法より図４の３段階の方法を
用いた方が、フレーム４０の容量域タイム・スロット
は、一般に時間域フレーム４２の全体にわたってより均
一に分配される。尚、このような計算をさらに中間的な
段階を用いて拡張し、容量域のタイム・スロットを時間
域フレーム全体にさらに一層均一に分配させることも可
能であるが、２段階および３段階の方法によって、同期
化器１２および非同期化器２７における弾性メモリを最
小化し、かつ出力データ・クロックの位相雑音を最小化
するには十分な容量域の時間域への均一な分布が与えら
れる。また、現在の２段階および３段階の方法の利点
は、タイム・スロットが時間域フレーム内でほぼ一様に
分配され、しかも容量域の全タイム・スロットが時間域
フレーム４１または４２の内側に写像されることが保証
されていることである。
を用いる。 Ｙ＝Ｙ3・３・２＋Ｙ2・２＋Ｙ1 （３） この式は、式（２）と同様に導かれるが、式（２）のＸ
iの値にＹiを代入したものである。図５の下方部分は、
容量域フレーム４０におけるＸに対するＣＴＳアドレス
の図４の時間域フレーム４２におけるＹに対するタイム
・スロット・アドレスへの割り当てのための計算値を示
す。さらに詳細には、容量域フレーム４０におけるＣＴ
Ｓ０８および２３は、時間域フレームのタイム・スロッ
ト２２および２３にそれぞれ割り当てられる。図２およ
び図４に示した２段階および３段階の位数逆転方を比較
すると、図２の２段階の方法より図４の３段階の方法を
用いた方が、フレーム４０の容量域タイム・スロット
は、一般に時間域フレーム４２の全体にわたってより均
一に分配される。尚、このような計算をさらに中間的な
段階を用いて拡張し、容量域のタイム・スロットを時間
域フレーム全体にさらに一層均一に分配させることも可
能であるが、２段階および３段階の方法によって、同期
化器１２および非同期化器２７における弾性メモリを最
小化し、かつ出力データ・クロックの位相雑音を最小化
するには十分な容量域の時間域への均一な分布が与えら
れる。また、現在の２段階および３段階の方法の利点
は、タイム・スロットが時間域フレーム内でほぼ一様に
分配され、しかも容量域の全タイム・スロットが時間域
フレーム４１または４２の内側に写像されることが保証
されていることである。
【００１９】前記の２段階または３段階の方法を実施す
るための典型的なプログラマブル・マルチプレクサ１６
の構造を図６および図７に示す。図６において、クロッ
ク信号が、フレーム・カウンタ６０に受信され、複数の
分割回路６１〜６３を通ると、それらの分割回路は、図
２および図４の時間域フレーム４１または４２における
タイム・スロットの数に関する２進値出力を与える。説
明のため、図６のＰＭＵＸの以下の記述は、前記の例、
即ち数基２、３および５を用いる３０のＣＴＳから成る
容量域フレームおよび時間域フレームに充てる。従っ
て、フレーム・カウンタ６０は、２分割回路６１、３分
割回路６２、および５分割回路６３を備えている。２分
割回路６１からの２進出力は、２進の「０」または
「１」しかあり得ないので、単一の出力導線しかない
が、３分割回路６２は、可能な００、０１および１０の
２進出力符号を処理するために２本の出力導線を備え、
５分割回路６３は、可能な２進符号０００、００１、０
１０、０１１および１００を処理するために３本の出力
導線を備えている。２分割回路６１の出力導線は、最下
位ビット（ＬＳＢ）と考えられるが、５分割回路６３か
らの最高の値の２進出力導線は、最高位ビット（ＭＳ
Ｂ）と考えられる。尚、フレーム・カウンタ６０からの
ＬＳＢからＭＳＢまでのビットは、位数逆転法を自動的
に生むように、２分割回路６１からのＬＳＢからデータ
・ポートＡの比較器６７のＭＳＢ入力への波線によって
示したように、データ・ポートＡ〜Ｃの比較器６７およ
び６８に逆順に結合される。図１の入力データ・ポート
Ａ〜Ｃの各々は、ＰＭＵＸ１６において開始ビット・メ
モリ（ＳＴＡＲＴ ＢＩＴ）６５および終了ビット・メ
モリ（ＥＮＤ ＢＩＴ）６６を備え、両メモリは、第１
の関係付けられた比較器６７および第２の関係付けられ
た比較器６８にそれぞれ結合されている。これらのメモ
リおよび比較器は、図２または図４の容量域フレーム４
０に効率的に関係付けられている。第１および第２の比
較器の各々は、その別個の入力において、フレーム・カ
ウンタ６０からの６本の出力導線上のビットを逆の順番
に受け取る。各入力データ・ポートＡ〜Ｃに関係付けら
れた第１および第２の比較器６７および６８の各々から
の出力は、別々に関係付けられたＡＮＤゲート６９の別
個の入力に接続され、各ＡＮＤゲート６９の出力は、別
の第２のＡＮＤゲート７０の第１の入力に接続される。
その入力データ・ポートに関係付けられた同期化器（Ｓ
ＹＮＣＨ）１２iからのデータ信号は、その関係付けら
れたＡＮＤゲート７０の第２の入力に加えられる。第２
のＡＮＤゲート７０の出力は、ＯＲゲート７１の別個の
入力に接続され、ＯＲゲート７１の出力は、遠端の受信
機に送るために媒体１９に加えられる。
るための典型的なプログラマブル・マルチプレクサ１６
の構造を図６および図７に示す。図６において、クロッ
ク信号が、フレーム・カウンタ６０に受信され、複数の
分割回路６１〜６３を通ると、それらの分割回路は、図
２および図４の時間域フレーム４１または４２における
タイム・スロットの数に関する２進値出力を与える。説
明のため、図６のＰＭＵＸの以下の記述は、前記の例、
即ち数基２、３および５を用いる３０のＣＴＳから成る
容量域フレームおよび時間域フレームに充てる。従っ
て、フレーム・カウンタ６０は、２分割回路６１、３分
割回路６２、および５分割回路６３を備えている。２分
割回路６１からの２進出力は、２進の「０」または
「１」しかあり得ないので、単一の出力導線しかない
が、３分割回路６２は、可能な００、０１および１０の
２進出力符号を処理するために２本の出力導線を備え、
５分割回路６３は、可能な２進符号０００、００１、０
１０、０１１および１００を処理するために３本の出力
導線を備えている。２分割回路６１の出力導線は、最下
位ビット（ＬＳＢ）と考えられるが、５分割回路６３か
らの最高の値の２進出力導線は、最高位ビット（ＭＳ
Ｂ）と考えられる。尚、フレーム・カウンタ６０からの
ＬＳＢからＭＳＢまでのビットは、位数逆転法を自動的
に生むように、２分割回路６１からのＬＳＢからデータ
・ポートＡの比較器６７のＭＳＢ入力への波線によって
示したように、データ・ポートＡ〜Ｃの比較器６７およ
び６８に逆順に結合される。図１の入力データ・ポート
Ａ〜Ｃの各々は、ＰＭＵＸ１６において開始ビット・メ
モリ（ＳＴＡＲＴ ＢＩＴ）６５および終了ビット・メ
モリ（ＥＮＤ ＢＩＴ）６６を備え、両メモリは、第１
の関係付けられた比較器６７および第２の関係付けられ
た比較器６８にそれぞれ結合されている。これらのメモ
リおよび比較器は、図２または図４の容量域フレーム４
０に効率的に関係付けられている。第１および第２の比
較器の各々は、その別個の入力において、フレーム・カ
ウンタ６０からの６本の出力導線上のビットを逆の順番
に受け取る。各入力データ・ポートＡ〜Ｃに関係付けら
れた第１および第２の比較器６７および６８の各々から
の出力は、別々に関係付けられたＡＮＤゲート６９の別
個の入力に接続され、各ＡＮＤゲート６９の出力は、別
の第２のＡＮＤゲート７０の第１の入力に接続される。
その入力データ・ポートに関係付けられた同期化器（Ｓ
ＹＮＣＨ）１２iからのデータ信号は、その関係付けら
れたＡＮＤゲート７０の第２の入力に加えられる。第２
のＡＮＤゲート７０の出力は、ＯＲゲート７１の別個の
入力に接続され、ＯＲゲート７１の出力は、遠端の受信
機に送るために媒体１９に加えられる。
【００２０】動作について説明する。制御信号によっ
て、各入力データ・ポートに対し、開始ビット・メモリ
（ＳＴＡＲＴ ＢＩＴ）６５および終了ビット・メモリ
（ＥＮＤ ＢＩＴ）６６を初期化する。図２または図４
に示した現在の例では、データ・ポートＡに対する開始
ビットおよび終了ビットのメモリ６５および６６は、デ
ータ・ポートＡに対する容量域フレーム４０において任
意に割り当てられる隣接するＣＴＳであるため、それぞ
れ００および３８に設定される。同様に、データ・ポー
トＢに対する開始ビット・メモリ（ＳＴＡＲＴ ＢＩ
Ｔ）６５および終了ビット・メモリ（ＥＮＤ ＢＩＴ）
６６は、０９および２３にそれぞれ設定され、データ・
ポートＣに対する開始ビット・メモリ（ＳＴＡＲＴ Ｂ
ＩＴ）６５および終了ビット・メモリ（ＥＮＤ ＢＩ
Ｔ）６６は、２４および２５にそれぞれ設定される。現
在の例では、フレーム・カウンタ６０が特定の時間域タ
イム・スロットのアドレスを示す２進信号をその６本の
出力導線に与えると、第１の比較器６７の各々は、関係
付けられて格納されている開始ビットの値をフレーム・
カウンタ６０からのビットが逆順の２進値と比較し、フ
レーム・カウンタ６０からの逆転した２進値が関係する
開始ビットの値以上であるならば、２進数の「１」を出
力し、フレーム・カウンタ６０からの逆転した（逆順
の）２進値が格納されている開始ビットを下回るなら
ば、「０」を出力する。同様に、第２の比較器６８の各
々は、関係付けられて格納されている終了ビットの値を
フレーム・カウンタ６０からの２進値と比較し、関係付
けられた終了ビットがフレーム・カウンタ６０から受信
した２進値以下であるならば、２進数の「１」を出力
し、関係付けられた終了ビットの値がフレーム・カウン
タ６０から受信した２進値を下回るならば、２進の
「０」を出力する。
て、各入力データ・ポートに対し、開始ビット・メモリ
（ＳＴＡＲＴ ＢＩＴ）６５および終了ビット・メモリ
（ＥＮＤ ＢＩＴ）６６を初期化する。図２または図４
に示した現在の例では、データ・ポートＡに対する開始
ビットおよび終了ビットのメモリ６５および６６は、デ
ータ・ポートＡに対する容量域フレーム４０において任
意に割り当てられる隣接するＣＴＳであるため、それぞ
れ００および３８に設定される。同様に、データ・ポー
トＢに対する開始ビット・メモリ（ＳＴＡＲＴ ＢＩ
Ｔ）６５および終了ビット・メモリ（ＥＮＤ ＢＩＴ）
６６は、０９および２３にそれぞれ設定され、データ・
ポートＣに対する開始ビット・メモリ（ＳＴＡＲＴ Ｂ
ＩＴ）６５および終了ビット・メモリ（ＥＮＤ ＢＩ
Ｔ）６６は、２４および２５にそれぞれ設定される。現
在の例では、フレーム・カウンタ６０が特定の時間域タ
イム・スロットのアドレスを示す２進信号をその６本の
出力導線に与えると、第１の比較器６７の各々は、関係
付けられて格納されている開始ビットの値をフレーム・
カウンタ６０からのビットが逆順の２進値と比較し、フ
レーム・カウンタ６０からの逆転した２進値が関係する
開始ビットの値以上であるならば、２進数の「１」を出
力し、フレーム・カウンタ６０からの逆転した（逆順
の）２進値が格納されている開始ビットを下回るなら
ば、「０」を出力する。同様に、第２の比較器６８の各
々は、関係付けられて格納されている終了ビットの値を
フレーム・カウンタ６０からの２進値と比較し、関係付
けられた終了ビットがフレーム・カウンタ６０から受信
した２進値以下であるならば、２進数の「１」を出力
し、関係付けられた終了ビットの値がフレーム・カウン
タ６０から受信した２進値を下回るならば、２進の
「０」を出力する。
【００２１】従って、時間域タイム・スロット０６の期
間に付いては、フレーム・カウンタ６０は、図３の図表
においてＹ＝０６に対して示したようにＸ3〜Ｘ1に対し
１、０、０に相当する２進値を出力する。データ・ポー
トＡ〜Ｃに対する比較器６７の各々は、フレーム・カウ
ンタ６０と比較器６７および６８との間の逆順の導線の
ために、フレーム・カウンタ６０から０、０、１の逆順
の値を受信し、さらに比較器６７は、関係付けられたメ
モリ（ＳＴＡＲＴ ＢＩＴ）６５に格納されている開始
ビットの値を受信した逆順の２進符号と比較する。デー
タ・ポートＡに対する比較器６７だけは、受信した逆順
の２進符号が関係付けられた開始ビット・メモリ（ＳＴ
ＡＲＴ ＢＩＴ）６５に格納されている００という開始
ビットの値以上であると分かるので、２進数の「１」を
出力することになる。データ・ポートＢおよびＣに対す
る残る２つの比較器６７は、受信した逆順の２進符号
が、格納されている開始ビットの値を下回ると判断する
ので、２進数の「０」を出力する。しかし、データ・ポ
ートＡ〜Ｃの比較器６８に対し、データ・ポートＡ〜Ｃ
に関係付けられた各比較器６８は、受信した逆順の２進
符号０、０、１（数字の１に等しい）が各終了ビット・
メモリ（ＥＮＤＢＩＴ）６６に格納されている終了ビッ
トの値を下回るので、２進の「１」を出力する。従っ
て、データ・ポートＡに関係付けられたＡＮＤゲート６
９だけは、その入力が共に２進の「１」に等しいので、
時間域フレームのタイム・スロット０６の期間中、２進
で「１」のイネーブル出力信号を出す。このデータ・ポ
ートＡのＡＮＤゲート６９からのイネーブル出力信号
は、データ・ポートＡのＡＮＤゲート７０に２進で
「１」のイネーブル信号を与え、データ・ポートＡから
の入力データ信号がＯＲゲート７１まで通ることを許
し、媒体１９によって伝送できるようにようにする。図
３のＹ＝００〜２９に対する時間域タイム・スロットの
それぞれに対し同様の過程が起こり、時間域タイム・ス
ロットの各期間中に容量域に従ってデータ・ポートへの
アクセスが許される。
間に付いては、フレーム・カウンタ６０は、図３の図表
においてＹ＝０６に対して示したようにＸ3〜Ｘ1に対し
１、０、０に相当する２進値を出力する。データ・ポー
トＡ〜Ｃに対する比較器６７の各々は、フレーム・カウ
ンタ６０と比較器６７および６８との間の逆順の導線の
ために、フレーム・カウンタ６０から０、０、１の逆順
の値を受信し、さらに比較器６７は、関係付けられたメ
モリ（ＳＴＡＲＴ ＢＩＴ）６５に格納されている開始
ビットの値を受信した逆順の２進符号と比較する。デー
タ・ポートＡに対する比較器６７だけは、受信した逆順
の２進符号が関係付けられた開始ビット・メモリ（ＳＴ
ＡＲＴ ＢＩＴ）６５に格納されている００という開始
ビットの値以上であると分かるので、２進数の「１」を
出力することになる。データ・ポートＢおよびＣに対す
る残る２つの比較器６７は、受信した逆順の２進符号
が、格納されている開始ビットの値を下回ると判断する
ので、２進数の「０」を出力する。しかし、データ・ポ
ートＡ〜Ｃの比較器６８に対し、データ・ポートＡ〜Ｃ
に関係付けられた各比較器６８は、受信した逆順の２進
符号０、０、１（数字の１に等しい）が各終了ビット・
メモリ（ＥＮＤＢＩＴ）６６に格納されている終了ビッ
トの値を下回るので、２進の「１」を出力する。従っ
て、データ・ポートＡに関係付けられたＡＮＤゲート６
９だけは、その入力が共に２進の「１」に等しいので、
時間域フレームのタイム・スロット０６の期間中、２進
で「１」のイネーブル出力信号を出す。このデータ・ポ
ートＡのＡＮＤゲート６９からのイネーブル出力信号
は、データ・ポートＡのＡＮＤゲート７０に２進で
「１」のイネーブル信号を与え、データ・ポートＡから
の入力データ信号がＯＲゲート７１まで通ることを許
し、媒体１９によって伝送できるようにようにする。図
３のＹ＝００〜２９に対する時間域タイム・スロットの
それぞれに対し同様の過程が起こり、時間域タイム・ス
ロットの各期間中に容量域に従ってデータ・ポートへの
アクセスが許される。
【００２２】３段階の方法が実施できるようにするに
は、自由選択の変換器７３をフレーム・カウンタ６０の
出力に配置するだけですむ。この変換器７３により、図
５の図表の上部に示したようにＸ1〜Ｘ3からＹ1〜Ｙ3へ
と数基の値の変換を行う。
は、自由選択の変換器７３をフレーム・カウンタ６０の
出力に配置するだけですむ。この変換器７３により、図
５の図表の上部に示したようにＸ1〜Ｘ3からＹ1〜Ｙ3へ
と数基の値の変換を行う。
【００２３】図７に、前記に代わって２段階または３段
階の位数逆転法を行うに好ましい典型的な構造を示す。
同図において、容量域のパラメータが、パーソナル・コ
ンピュータまたはその他のコンピュータあるいはマイク
ロプロセッサのようなプロセッサ８０に供給され、その
プロセッサ８０が、適切な２段階または３段階の容量域
から時間域への計算を行う。そして、その結果は、ＲＡ
Ｍ８１に格納されて、表参照的に使用され、結果的に、
入力データ・ポートＡ〜Ｃの信号が、図２および図４に
示したように、媒体１９上に多重化される。
階の位数逆転法を行うに好ましい典型的な構造を示す。
同図において、容量域のパラメータが、パーソナル・コ
ンピュータまたはその他のコンピュータあるいはマイク
ロプロセッサのようなプロセッサ８０に供給され、その
プロセッサ８０が、適切な２段階または３段階の容量域
から時間域への計算を行う。そして、その結果は、ＲＡ
Ｍ８１に格納されて、表参照的に使用され、結果的に、
入力データ・ポートＡ〜Ｃの信号が、図２および図４に
示したように、媒体１９上に多重化される。
【００２４】受信端において、ＰＤＭＵＸ２３および非
同期化手段２７は、入力データ信号を再生して、それら
を適切な末端利用者の装置に送るために、送信端におけ
るＰＭＵＸ１６および同期化手段１２とは逆の動作を行
う。
同期化手段２７は、入力データ信号を再生して、それら
を適切な末端利用者の装置に送るために、送信端におけ
るＰＭＵＸ１６および同期化手段１２とは逆の動作を行
う。
【００２５】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、それらはいずれも本発明の技
術的範囲に包含される。例えば、ＰＭＵＸ１６において
同期化器１２の機能を果たすことも、ＰＭＵＸ１６への
入力ＡおよびＢの他に充填指示ビットを与える入力ポー
トを追加することにより、可能である。これにより、前
のフレーム中の充填指示ビットが、そのＣＴＳにおける
データが有効であったかどうかを示し、特定のデータ・
ポートに割り当てられる最後のＣＴＳをパルスの充填に
使用することができる。
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、それらはいずれも本発明の技
術的範囲に包含される。例えば、ＰＭＵＸ１６において
同期化器１２の機能を果たすことも、ＰＭＵＸ１６への
入力ＡおよびＢの他に充填指示ビットを与える入力ポー
トを追加することにより、可能である。これにより、前
のフレーム中の充填指示ビットが、そのＣＴＳにおける
データが有効であったかどうかを示し、特定のデータ・
ポートに割り当てられる最後のＣＴＳをパルスの充填に
使用することができる。
【００２６】
【発明の効果】以上述べたように、本発明によれば、特
殊化された用途においてデータ信号を現存の電気通信網
を介して経済的に送ることが可能となり、高価な特殊化
された短距離通信網、長距離通信網、または特殊化され
たデータ速度変換器を作ることを避けて、現存の通信網
の未使用の能力をさらに経済的に使用することができる
ようになる。
殊化された用途においてデータ信号を現存の電気通信網
を介して経済的に送ることが可能となり、高価な特殊化
された短距離通信網、長距離通信網、または特殊化され
たデータ速度変換器を作ることを避けて、現存の通信網
の未使用の能力をさらに経済的に使用することができる
ようになる。
【図１】本発明を実施するための通信システムの典型的
な装置のブロック図である。
な装置のブロック図である。
【図２】図１図の装置への３つの典型的な入力信号に対
し、本発明による２段階方式を用いて容量域フレームか
ら時間域フレームへ行われる写像を説明する図である。
し、本発明による２段階方式を用いて容量域フレームか
ら時間域フレームへ行われる写像を説明する図である。
【図３】本発明による典型的な２段階方式のために、図
２図で使用する容量域から時間域への変換を掲げた図表
である。
２図で使用する容量域から時間域への変換を掲げた図表
である。
【図４】図３図で使用される３つの典型的な入力信号に
対し、本発明による３段階方式を用いて容量域フレーム
から時間域フレームへ行われる写像を説明する図であ
る。
対し、本発明による３段階方式を用いて容量域フレーム
から時間域フレームへ行われる写像を説明する図であ
る。
【図５】本発明による典型的な３段階方式のために、図
４図で使用する容量域から時間域への変換を掲げた図表
である。
４図で使用する容量域から時間域への変換を掲げた図表
である。
【図６】本発明によるプログラマブル・マルチプレクサ
のブロック図である。
のブロック図である。
【図７】本発明による代案のプログラマブル・マルチプ
レクサのブロック図である。
レクサのブロック図である。
１０ 送信データ・ポート部 １２1〜１２N 同期化器（ＳＹＮＣ）１５ 多重化部 １６ プログラマブル・マルチプレクサ（ＰＭＵＸ） １７ パリティ計算器（ＰＡＲＩＴＹ） １８ 符号化器（ＣＯＤＥＲ） ２０ 多重解除部 ２１ 復号器（ＤＥＣＯＤＥＲ） ２２ パリティ検査器（ＰＡＲＩＴＹ） ２４ フィード・フォワード・フレーマ（ＦＲＡＭＥ
Ｒ） ２３ プログラマブル・デマルチプレクサ（ＰＤＥＭＵ
Ｘ） ６０ フレーム・カウンタ ６５ 開始ビット・メモリ（ＳＴＡＲＴ ＢＩＴ） ６６ 終了ビット・メモリ（ＥＮＤ ＢＩＴ） ６７、６８ 比較器８１ プロセッサ
Ｒ） ２３ プログラマブル・デマルチプレクサ（ＰＤＥＭＵ
Ｘ） ６０ フレーム・カウンタ ６５ 開始ビット・メモリ（ＳＴＡＲＴ ＢＩＴ） ６６ 終了ビット・メモリ（ＥＮＤ ＢＩＴ） ６７、６８ 比較器８１ プロセッサ
Claims (11)
- 【請求項１】 個別のデータ速度を有する１つ以上の入
力データ信号を入力の容量域フレームから出力の時間域
フレームへと多重化し、この多重化したデータ信号を送
信する方法において、 （ａ）容量域フレームと時間域フレームが、それぞれ割
り当て可能な所定の数のアドレスを含む場合、前記入力
データ信号の各々を容量域フレームの１つ以上の所定の
隣接するアドレスに前記入力データ速度に応じて割り当
てるステップと、 （ｂ）計数順序が、複数ビットからなりＮ個の別個の部
分を含むワードによって表されるとき、前記計数順序の
最初のアドレスから最後のアドレスまで所定の順序で時
間域フレームを数え通すステップと、 （ｃ）それぞれが、１つ以上のビットからなり、前記ス
テップ（ｂ）の前記のＮ個の部分のうちの１つに関係付
けられているＮ個の２進ワードを生成するステップと、 （ｄ）前記ステップ（ｃ）の各計数段階において、前記
の１つ以上の入力データ信号のうちの何れの信号を前記
時間域フレームの各アドレスに割り当てるかを割り当て
るために、前記ステップ（ｃ）からの前記の多数ビット
のワードを、前記ステップ（ａ）において各入力データ
信号に割り当てられた容量域の隣接するアドレスの開始
アドレスおよび終了アドレスをそれぞれ定義する第１の
数および第２の数と、逆の順に比較するステップと、 （ｅ）前記ステップ（ｄ）において決定されたとおりの
時間域フレーム順のアドレスの期間中に、各入力データ
信号の区分を、各データ信号を再生する離れた１つ以上
の受信機に送るステップと、を備えたことを特徴とする
データ信号の多重化方法。 - 【請求項２】 前記ステップ（ｂ）の実行において、 （ｂ１）前記容量域フレームにおける所定数のアドレス
を、掛け合わせると前記容量域フレームにおける前記所
定数のアドレスを与える複数の数の基へと変換するステ
ップと、 （ｂ２）前記容量域フレームの各アドレスを、前記ステ
ップ（ｂ１）で決定された数の基の各々に対する２進ワ
ードへと変換するステップと、を実行することを特徴と
する請求項１の方法。 - 【請求項３】 前記ステップ（ｄ）の実行において、各
時間域フレーム・アドレスを１つ以上のデータ入力信号
のうちの特定の１つに割り当てるために、前記ステップ
（ｂ１）の数の基から求めた逆順の数の基および前記ス
テップ（ｂ２）からの前記２進ワードを逆順にしたもの
を使用することを特徴とする請求項２の方法。 - 【請求項４】 前記方法が、 （ｆ）前記ステップ（ｄ）を実行する前に、前記ステッ
プ（ｄ）で使用する１組の第２の２進ワードを生成する
ために、前記ステップ（ｃ）で生成した各２進ワードの
モジュラ算術乗法を実行するステップをさらに備えたこ
とを特徴とする請求項１、２または３の方法。 - 【請求項５】 多重化されたデータ信号を形成するため
に、関係付けられたデータ速度をそれぞれ有する複数の
入力データ信号を結合する方法において、この方法が、 （ａ）前記の関係付けられたデータ速度のによって決定
される数の所定の容量区分を前記入力データ信号の各々
に割り当てるステップと、 （ｂ）前記容量区分の各々を一連の時間フレームの各時
間フレームにおける特定のタイム・スロットに関係付け
るステップと、 （ｃ）前記の関係付けられたタイム・スロット中に、各
入力データ信号の区分を送信するステップとを備え、さ
らに前記の関係付けるステップが、（１）隣接する一連
のアドレスにおけるアドレスを前記容量区分の１つ１つ
に関係付けるステップと、（２）Ｎ個の別個のワードの
値を組み合わせることにより多数ビットの２進ワードを
生成するステップと、（３）前記２進ワードのビットを
逆順にするステップと、（４）前記の各アドレスを前記
の各タイム・スロットに前記の逆順にした２進ワードの
関数として関係付けるステップとを含むことを特徴とす
るデータ信号の多重化方法。 - 【請求項６】 前記Ｎ個の別個のワードのそれぞれの値
が、互いの積が各時間フレームのタイム・スロットの数
に等しいような数基によって算出されることを特徴とす
る請求項１の方法。 - 【請求項７】 個々のデータ速度を有する複数の入力デ
ータ信号を出力の時分割多重データ信号のフレームへと
多重化する方法において、 （ａ）割り当て可能なアドレスの数が一定であるものと
して、各入力データ信号を前記入力データ速度に応じて
１つ以上の所定の隣接したアドレスに割り当てるステッ
プと、 （ｂ）最低位から最高位までの範囲の数学的意味をそれ
ぞれ有するＮ群のビットからのビットからなり、所定の
順序で数えることによって形成される２進値を有する多
ビット・ワードを形成するステップと、 （ｃ）前記入力信号のそれぞれの区分を時分割多重デー
タ信号の各フレームにおける異なるタイム・スロットに
割り当てるために、前記多ビット・ワードを位数逆転し
たものの２進値を、前記ステップ（ａ）において各入力
データ信号に割り当てられた隣接するアドレスの開始ア
ドレスおよび終了アドレスをそれぞれ定義する第１の数
および第２の数と比較するステップと、 （ｄ）前記ステップ（ｃ）において決定されたタイム・
スロット中に、各入力データ信号の区分を、各データ信
号を再生する離れた１つ以上の受信機に送信するステッ
プと、を備えたことを特徴とするデータ信号の多重化方
法。 - 【請求項８】 結合されたデータ信号を形成するため
に、関係付けられたデータ速度をそれぞれ有する複数の
入力データ信号を多重化する方法において、 （ａ）前記の関係付けられたデータ速度のによって決定
される数の所定の容量区分を前記入力データ信号の各々
に割り当てるステップと、 （ｂ）一連の時間フレームの各時間フレームが、それぞ
れ１つのアドレスを有する総計Ｍ個のタイム・スロット
を含むものとして、前記容量区分の各々を各時間フレー
ムにおける特定のタイム・スロットに関係付けるステッ
プと、 （ｃ）前記の関係付けられたタイム・スロット中に、各
入力データ信号の区分を送信するステップとを備え、さ
らに前記の関係付けるステップが、（１）隣接する一連
のアドレスにおけるアドレスを前記容量区分の１つ１つ
に割り当てるステップと、（２）Ｎ回繰り返す２進数列
を生成するステップと、（３）前記の割り当てた容量区
分アドレスの各々を対応するタイム・スロット・アドレ
スへと前記２進数列の順列の関数として変換するステッ
プとを含む、ことを特徴とするデータ信号の多重化方
法。 - 【請求項９】 個々のデータ速度を有する複数の入力デ
ータ信号を出力の時分割多重データ信号へと結合する方
法において、 （ａ）前記入力データ速度に依存する１つ以上の所定の
隣接するアドレスを前記入力データ信号のそれぞれの各
フレームに割り当てるステップと、 （ｂ）所定の順序で数えることによって形成される２進
値を有するＭビットのワードを形成するステップと、 （ｃ）前記入力信号の各々を時分割多重データ信号の各
フレームにおける異なるタイム・スロットに割り当てる
ために、前記Ｍビット・ワードを位数逆転したものの２
進値を、前記の割り当てるステップにおいて割り当てら
れた隣接するアドレスの開始アドレスおよび終了アドレ
スをそれぞれ定義する第１の数および第２の数と比較す
るステップと、 （ｄ）前記の比較するステップにおいて決定されたタイ
ム・スロット中に、各入力データ信号の区分を、各デー
タ信号を再生する離れた１つ以上の受信機に送信するス
テップとを備えたことを特徴とするデータ信号の多重化
方法。 - 【請求項１０】 個々のデータ速度を有する複数の入力
データ信号を出力の時分割多重データ信号のフレームの
タイム・スロットへと多重化する装置において、 （ａ）容量区分の開始点と終了点を表すアドレスを前記
入力データ信号の各々に割り当てる手段と、 （ｂ）最低位から最高位までの範囲の数学的意味をそれ
ぞれ有するＮ群のビットからのビットからなり、所定の
順序で数えることによって形成される２進値を有する多
ビット・ワードを形成する手段と、 （ｃ）前記入力信号のそれぞれの区分を選択するため
に、前記多ビット・ワードを位数逆転したもののを前記
の割り当てたアドレスと比較する手段と、 （ｄ）異なるタイム・スロットの期間中に、前記入力デ
ータ信号の各々の前記の選択した区分を、各データ信号
を再生する離れた１つ以上の受信機に送信する手段とを
備えたことを特徴とするデータ信号の多重化装置。 - 【請求項１１】 個々のデータ速度を有する複数の入力
データ信号を出力の時分割多重データ信号のフレームの
タイム・スロットへと多重化する装置において、 （ａ）第１の入力と第２の入力との相対値に応じて出力
を生成するように構成された複数の比較器と、 （ｂ）第１の信号の値が、前記入力データ信号の特定の
１つに割り当てられた容量区分を表すものとして、前記
第１の信号を前記の各比較器のそれぞれの第１の入力に
印加する手段と、 （ｃ）第２の信号が、Ｍ回繰り返して並べ替えられた数
列における１つの数を表す値を有するものとして、前記
第２の信号を前記の各比較器のそれぞれの第２の入力に
印加する手段と、 （ｄ）前記比較器の出力に応じて、前記データ信号のう
ちの選ばれたデータ信号からのデータを前記タイム・ス
ロットの特定の１つに挿入する手段と、を備えたことを
特徴とするデータ信号の多重化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US459929 | 1983-01-21 | ||
| US07/459,929 US5062105A (en) | 1990-01-02 | 1990-01-02 | Programmable multiplexing techniques for mapping a capacity domain into a time domain within a frame |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211531A JPH04211531A (ja) | 1992-08-03 |
| JPH0817354B2 true JPH0817354B2 (ja) | 1996-02-21 |
Family
ID=23826732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010316A Expired - Fee Related JPH0817354B2 (ja) | 1990-01-02 | 1991-01-04 | データ信号の多重化方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5062105A (ja) |
| EP (1) | EP0436292B1 (ja) |
| JP (1) | JPH0817354B2 (ja) |
| AU (1) | AU619422B2 (ja) |
| CA (1) | CA2031055C (ja) |
| DE (1) | DE69019329T2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5218680A (en) * | 1990-03-15 | 1993-06-08 | International Business Machines Corporation | Data link controller with autonomous in tandem pipeline circuit elements relative to network channels for transferring multitasking data in cyclically recurrent time slots |
| FR2667748A1 (fr) * | 1990-10-09 | 1992-04-10 | Trt Telecom Radio Electr | Systeme de transmission d'informations selon un multiplex temporel presentant une structure variable. |
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| JPH05235885A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | 信号サイズ判定装置 |
| EP0609570A1 (en) * | 1993-01-07 | 1994-08-10 | ALCATEL BELL Naamloze Vennootschap | Randomizer and use of the same for contention resolution |
| US5784377A (en) | 1993-03-09 | 1998-07-21 | Hubbell Incorporated | Integrated digital loop carrier system with virtual tributary mapper circuit |
| JP2810617B2 (ja) * | 1993-06-23 | 1998-10-15 | 株式会社三協精機製作所 | 多重シリアル信号の伝送方法 |
| US5506904A (en) * | 1993-08-04 | 1996-04-09 | Scientific-Atlanta, Inc. | System and method for transmitting and receiving variable length authorization control for digital services |
| MA23381A1 (fr) * | 1993-12-03 | 1995-07-01 | Scientific Atlanta | Architecture de recepteurs de donnees multi-services |
| US5583562A (en) * | 1993-12-03 | 1996-12-10 | Scientific-Atlanta, Inc. | System and method for transmitting a plurality of digital services including imaging services |
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