JPH0817463B2 - 光電変換装置 - Google Patents
光電変換装置Info
- Publication number
- JPH0817463B2 JPH0817463B2 JP61302211A JP30221186A JPH0817463B2 JP H0817463 B2 JPH0817463 B2 JP H0817463B2 JP 61302211 A JP61302211 A JP 61302211A JP 30221186 A JP30221186 A JP 30221186A JP H0817463 B2 JPH0817463 B2 JP H0817463B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- photoelectric conversion
- transistor
- output
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は光電変換装置、特に半導体基板上に形成され
た光電変換装置に関する。
た光電変換装置に関する。
＜従来の技術＞ 従来の光電変換装置の中には光電変換領域で発生し、
蓄積された信号を該光電変換領域とは別個に設けられた
第１の容量領域に転送し、次いで該第１の容量領域に蓄
積された信号を第２の容量領域に転送し、該第２の容量
領域に蓄積された信号を外部に出力していた装置であっ
た。かかる従来の光電変換装置の一例を第５図を用いて
説明する。
蓄積された信号を該光電変換領域とは別個に設けられた
第１の容量領域に転送し、次いで該第１の容量領域に蓄
積された信号を第２の容量領域に転送し、該第２の容量
領域に蓄積された信号を外部に出力していた装置であっ
た。かかる従来の光電変換装置の一例を第５図を用いて
説明する。
第５図は基本光センサセル30を二次元的に３×３に配
列した光電変換装置の回路構成図である。
列した光電変換装置の回路構成図である。
第５図において30は基本光センサセルでありバイポー
ラトランジスタのPN接合部において光励起によって発生
したキヤリアをベース領域に蓄積し、エミツタ領域に接
続された出力ラインをフローテイング状態とし、ベース
に接続されたキヤパシタを介してベースに正のパルスを
印加することによってベース領域に蓄積されたキヤリア
を非破壊に読み出し、エミツタ領域に接続された出力ラ
インを例えば接地して、ヤパシタを介してベースに正の
パルスを印加することによってベース領域に蓄積された
キヤリアを消去する様に構成されている。以下図面に即
して説明する。第５図の従来の光電変換装置において
は、読み出しパルスおよびリフレツシユパルスを印加す
るための水平ライン31,31′,31″、読み出しパルス及び
リフレツシユパルスを発生させるための垂直シフトレジ
スタ32、垂直シフトレジスタ32と水平ライン31,31′,3
1″の間のバツフアMOSトランジスタ33,33′,33″のゲー
トパルスを印加するための端子34、及び基本光センサセ
ル30から蓄積電圧を読み出すための垂直ライン38,38′,
38″、各垂直ラインを選択するためのパルスを発生する
水平シフトレジスタ39、各垂直ラインを開閉するための
ゲート用MOSトランジスタ40,40′,40″、蓄積電圧をア
ンプ部に読み出すための出力ライン41,読み出し後に力
ライン41に蓄積した、保持された電荷をリフレツシユす
るためのMOSトランジスタ42、MOSトランジスタ42へリフ
レツシユパルスを印加するための端子43、出力信号を増
幅するためのバイポーラ,MOS,FET,J−FET等のトランジ
スタ44,負荷抵抗45、トランジスタと電源を接続するた
めの端子46,トランジスタの出力端子47、読み出し動作
において垂直ライン40,40′,40″に蓄積された電荷をリ
フレツシユするためのMOSトランジスタ48,48′,48″、
およびMOSトランジスタ48,48′,48″のゲートにパルス
を印加するための端子49を備えている。かかる光電変換
装置においてはまず端子49にパルスを印加し、MOSトラ
ンジスタ48,48′,48″をオンさせ、予め垂直ライン38,3
8′,38″を接地してクリアし、次いでMOSトランジスタ4
8,48′,48″をオンさせ垂直シフトレジスタ32により選
択された水平ライン31,31′,31″にMOSトランジスタ33,
33′,33″を介してパルスを印加し、フローテイング状
態となっている垂直ライン38,38′,38″にセンサセル30
の信号を読み出す様に構成されている。ここで垂直ライ
ン38,38′,38″は固有の容量成分を有しており、この読
み出し動作によりセンサセルの信号に相応した信号が垂
直ライン容量に保持される。次いで水平シフトレジスタ
39によりMOSトランジスタ40,40′,40″が順次選択さ
れ、垂直ライン38,38′,38″の固有容量に保持されてい
た信号を水平ライン41を介してトランジスタ44の制御電
極に印加し、端子47からセンサセル30の出力に相応した
信号を順次出力する。
ラトランジスタのPN接合部において光励起によって発生
したキヤリアをベース領域に蓄積し、エミツタ領域に接
続された出力ラインをフローテイング状態とし、ベース
に接続されたキヤパシタを介してベースに正のパルスを
印加することによってベース領域に蓄積されたキヤリア
を非破壊に読み出し、エミツタ領域に接続された出力ラ
インを例えば接地して、ヤパシタを介してベースに正の
パルスを印加することによってベース領域に蓄積された
キヤリアを消去する様に構成されている。以下図面に即
して説明する。第５図の従来の光電変換装置において
は、読み出しパルスおよびリフレツシユパルスを印加す
るための水平ライン31,31′,31″、読み出しパルス及び
リフレツシユパルスを発生させるための垂直シフトレジ
スタ32、垂直シフトレジスタ32と水平ライン31,31′,3
1″の間のバツフアMOSトランジスタ33,33′,33″のゲー
トパルスを印加するための端子34、及び基本光センサセ
ル30から蓄積電圧を読み出すための垂直ライン38,38′,
38″、各垂直ラインを選択するためのパルスを発生する
水平シフトレジスタ39、各垂直ラインを開閉するための
ゲート用MOSトランジスタ40,40′,40″、蓄積電圧をア
ンプ部に読み出すための出力ライン41,読み出し後に力
ライン41に蓄積した、保持された電荷をリフレツシユす
るためのMOSトランジスタ42、MOSトランジスタ42へリフ
レツシユパルスを印加するための端子43、出力信号を増
幅するためのバイポーラ,MOS,FET,J−FET等のトランジ
スタ44,負荷抵抗45、トランジスタと電源を接続するた
めの端子46,トランジスタの出力端子47、読み出し動作
において垂直ライン40,40′,40″に蓄積された電荷をリ
フレツシユするためのMOSトランジスタ48,48′,48″、
およびMOSトランジスタ48,48′,48″のゲートにパルス
を印加するための端子49を備えている。かかる光電変換
装置においてはまず端子49にパルスを印加し、MOSトラ
ンジスタ48,48′,48″をオンさせ、予め垂直ライン38,3
8′,38″を接地してクリアし、次いでMOSトランジスタ4
8,48′,48″をオンさせ垂直シフトレジスタ32により選
択された水平ライン31,31′,31″にMOSトランジスタ33,
33′,33″を介してパルスを印加し、フローテイング状
態となっている垂直ライン38,38′,38″にセンサセル30
の信号を読み出す様に構成されている。ここで垂直ライ
ン38,38′,38″は固有の容量成分を有しており、この読
み出し動作によりセンサセルの信号に相応した信号が垂
直ライン容量に保持される。次いで水平シフトレジスタ
39によりMOSトランジスタ40,40′,40″が順次選択さ
れ、垂直ライン38,38′,38″の固有容量に保持されてい
た信号を水平ライン41を介してトランジスタ44の制御電
極に印加し、端子47からセンサセル30の出力に相応した
信号を順次出力する。
また、センサセルのベースに接続されているキヤパシ
タを介してパルスを印加している際に、端子49にパルス
を印加して垂直ライン38,38′,38″を接地すれば、ベー
ス領域に蓄積されたキヤリアを消去させることができ
る。
タを介してパルスを印加している際に、端子49にパルス
を印加して垂直ライン38,38′,38″を接地すれば、ベー
ス領域に蓄積されたキヤリアを消去させることができ
る。
＜発明の解決しようとする問題点＞ ところで上述の従来の光電変換装置においては垂直ラ
イン38,38′,38″の固有容量に保持された信号が順次水
平ライン41を介してトランジスタ44の制御電極に印加さ
れる際に、トランジスタ44に印加される信号のレベルは
水平ライン41の固有容量と水平レジスタ39がアクセスし
ている垂直ライン38,38′,38″の固有容量との比によっ
て決まるため、該レベルは容量分割比に応じて低下する
ことになる。
イン38,38′,38″の固有容量に保持された信号が順次水
平ライン41を介してトランジスタ44の制御電極に印加さ
れる際に、トランジスタ44に印加される信号のレベルは
水平ライン41の固有容量と水平レジスタ39がアクセスし
ている垂直ライン38,38′,38″の固有容量との比によっ
て決まるため、該レベルは容量分割比に応じて低下する
ことになる。
この様な信号のレベルの低下は水平画素数が増大する
につれて顕著になる。何故ならば水平ライン41の容量は
ほぼゲート用MOSトランジスタ40,40′,40″…の数に比
例して増大するからである。
につれて顕著になる。何故ならば水平ライン41の容量は
ほぼゲート用MOSトランジスタ40,40′,40″…の数に比
例して増大するからである。
従って、信号レベルの低下をさけるためには、垂直ラ
イン容量をさらに大きくするか、又は、水平ラインを分
割して信号を読み出す、多出力線方式とするかが必要で
あった。
イン容量をさらに大きくするか、又は、水平ラインを分
割して信号を読み出す、多出力線方式とするかが必要で
あった。
しかし、前者はチツプ面積の増加をきたし、また後者
は出力端子後、即ちピン数の増化をきたすという欠点が
問題になっていた。
は出力端子後、即ちピン数の増化をきたすという欠点が
問題になっていた。
また、他の方法としては、垂直ラインと水平ラインの
間にアンプを挿入する事により、信号レベルの低下を防
止する案が考えられている。しかし、該方法ではアンプ
部の構成が複雑であるので、チツプ面積の増加とさらに
水平シフトレジスタ部を複雑にするという欠点があっ
た。
間にアンプを挿入する事により、信号レベルの低下を防
止する案が考えられている。しかし、該方法ではアンプ
部の構成が複雑であるので、チツプ面積の増加とさらに
水平シフトレジスタ部を複雑にするという欠点があっ
た。
本発明は上述の問題点を解消することを目的とする。
＜問題を解決するための手段＞ 本発明は、かかる目的の下で、複数の光電変換画素、
各画素の信号を夫々一時的に保持する為の複数の容量手
段、各容量手段に保持された信号を順次増巾する容量手
段より少ない数の複数の第１のアンプ、該複数のアンプ
の出力を共通に増巾する為の共通の第２のアンプを有す
る。
各画素の信号を夫々一時的に保持する為の複数の容量手
段、各容量手段に保持された信号を順次増巾する容量手
段より少ない数の複数の第１のアンプ、該複数のアンプ
の出力を共通に増巾する為の共通の第２のアンプを有す
る。
＜作 用＞ 複数の光電変換画素で形成された信号を複数の容量手
段により一時的に蓄積し、順次この蓄積された信号をよ
み出すにあたり、容量手段よりも数の少ない第１のアン
プを介して出力をアツプしてから読み出して共通の第２
アンプに導びいているので容量分割による出力低下がな
く、又、第１アンプを全部の容量手段に対して設ける必
要がないので構成が簡単となる。
段により一時的に蓄積し、順次この蓄積された信号をよ
み出すにあたり、容量手段よりも数の少ない第１のアン
プを介して出力をアツプしてから読み出して共通の第２
アンプに導びいているので容量分割による出力低下がな
く、又、第１アンプを全部の容量手段に対して設ける必
要がないので構成が簡単となる。
＜実施例＞ 以下図面を用いて本発明を詳細に説明する。
第１図は本発明の第１実施例の光電変換装置の構成を
示す図で、第２図はその駆動タイミングチヤートであ
る。
示す図で、第２図はその駆動タイミングチヤートであ
る。
図中、１は水平シフトレジスタでパルスφHSによりス
タートし、互いに逆相のパルスφHI,φHSにより順次そ
の出力線の１本をハイレベルとする。
タートし、互いに逆相のパルスφHI,φHSにより順次そ
の出力線の１本をハイレベルとする。
尚、φHIがハイレベルの期間にシフトレジスタ１の出
力線の１本がハイレベルとなるよう構成されている。
力線の１本がハイレベルとなるよう構成されている。
２は１画素を構成するキヤパシタがベースに接続され
たバイポーラトランジスタであり、そのエミツタは垂直
信号線VSLに接続されており、コレクタは定電圧源に接
続されている。
たバイポーラトランジスタであり、そのエミツタは垂直
信号線VSLに接続されており、コレクタは定電圧源に接
続されている。
３は垂直信号線VSL上の残留信号をφVCがハイレベル
の間クリアする為のトランジスタである。
の間クリアする為のトランジスタである。
又Ｔ−Trは信号線VSLとキヤパシタCTn（ｎは整数）を
選択的に接続する為のトランジスタである。
選択的に接続する為のトランジスタである。
Ｒ−Trnは各キヤパシタCTnに蓄積された信号をシフト
レジスタの走査出力により順次信号線SLに導く為のトラ
ンジスタである。
レジスタの走査出力により順次信号線SLに導く為のトラ
ンジスタである。
Ｃ−Trは信号線SLの残留電荷をクリアする為のトラン
ジスタである。
ジスタである。
STrm（ｍは整数）はバツフアアンプ、SW−Trmは各ト
ランジスタＳ−TrmTに選択的に電源VDDを接続する為の
トランジスタであり、パルスφVmがハイレベルの間ONす
る。４は出力アンプ、CPCはパルスφCPのタイミングで
クランプ電圧VCPにクランプをするクランプ回路であ
る。
ランジスタＳ−TrmTに選択的に電源VDDを接続する為の
トランジスタであり、パルスφVmがハイレベルの間ONす
る。４は出力アンプ、CPCはパルスφCPのタイミングで
クランプ電圧VCPにクランプをするクランプ回路であ
る。
この実施例の特徴はキヤパシタCTnを各信号線VSLに対
して設けた点、又、このキヤパシタCTnの信号を読み出
す為のバツフアアンプＳ−Trmを設けることにより容量
分割による出力低下を抑えた点、このバツフアアンプの
電力消費及びこれに伴う発熱を最小限に抑える為にφV1
によりON,OFFするトランジスタSW−Trmを設けた点、更
にトランジスタSW−Trm、Ｓ−Trmによるチツプ面積の増
大を防ぐ為に複数の垂直信号線毎に１つのバツフアアン
プを設けている点などである。
して設けた点、又、このキヤパシタCTnの信号を読み出
す為のバツフアアンプＳ−Trmを設けることにより容量
分割による出力低下を抑えた点、このバツフアアンプの
電力消費及びこれに伴う発熱を最小限に抑える為にφV1
によりON,OFFするトランジスタSW−Trmを設けた点、更
にトランジスタSW−Trm、Ｓ−Trmによるチツプ面積の増
大を防ぐ為に複数の垂直信号線毎に１つのバツフアアン
プを設けている点などである。
次に第２図に基づき本実施例の動作を説明する。
まず、垂直信号線VSLと一時蓄積容量上の不要電荷はt
1の期間に除去される。
1の期間に除去される。
次にt2の期間にφＤとφＴにより各画素の信号がCTn
に転送される。CTに蓄積された信号電荷は読み出し転送
用トランジスタＲ−TrをφHIに同期して、順次開閉する
事によりバツフア・アンプSTrmを経て出力アンプ４に読
み出される。
に転送される。CTに蓄積された信号電荷は読み出し転送
用トランジスタＲ−TrをφHIに同期して、順次開閉する
事によりバツフア・アンプSTrmを経て出力アンプ４に読
み出される。
この時、読み出し信号バツフア・アンプＳ−Trmには
読み出しに対応したものだけに電源が供給される。
読み出しに対応したものだけに電源が供給される。
即ちSW−Tr1がφV1により導通状態に制御される期間t
3は一時蓄積容量CT1,CT2,CT3の信号が読み出される期間
だけである。
3は一時蓄積容量CT1,CT2,CT3の信号が読み出される期間
だけである。
共通信号線SLは１ビツト転送毎にパルスφHCにより、
ある基準電位に保持される。
ある基準電位に保持される。
これは、残留電荷を除去し、さらにはバツフア・アン
プＳ−TrのスレシホールドレベルのバラツキΔVTを補正
するためである。即ち出力信号Soutの前記基準電圧に相
当する部分をビツト毎にパルスφCPでクランプする事に
よりバラツキΔVTを除去する事が出来る。
プＳ−TrのスレシホールドレベルのバラツキΔVTを補正
するためである。即ち出力信号Soutの前記基準電圧に相
当する部分をビツト毎にパルスφCPでクランプする事に
よりバラツキΔVTを除去する事が出来る。
尚、第１図実施例のバツフア・アンプＳ−TrmはMOSト
ランジスタで構成したが、これを第３図示の第２実施例
の如くバイポーラトランジスタに置き換える事が可能で
ある。バツフア・アンプをバイポーラで構成した場合は
SW−Trmは不要になる。これは読み出し時のCTn上の信号
のバイアス成分が、バイポーラトランジスタを順方向に
バイアスするからである。
ランジスタで構成したが、これを第３図示の第２実施例
の如くバイポーラトランジスタに置き換える事が可能で
ある。バツフア・アンプをバイポーラで構成した場合は
SW−Trmは不要になる。これは読み出し時のCTn上の信号
のバイアス成分が、バイポーラトランジスタを順方向に
バイアスするからである。
次に第４図は第３図の実施例を示す図である。第４図
は、電源供給用トランジスタSW−Trmをシフトレジスタ
の出力パルスφHI,φHCで制御するものである。
は、電源供給用トランジスタSW−Trmをシフトレジスタ
の出力パルスφHI,φHCで制御するものである。
即ち、第４図中、第１〜第３図の同じ符番のものは同
じ要素を示し、同じ構成となっている。
じ要素を示し、同じ構成となっている。
本実施例ではトランジスタSW−Trmのゲートに対しト
ランジスタＤ−Trnを複数設けている。又、各トランジ
スタＤ−Trnはシフトレジスタ５の走査出力φHIとφHC
により順次ONするように構成されている点が第１図示の
構成と異なる。
ランジスタＤ−Trnを複数設けている。又、各トランジ
スタＤ−Trnはシフトレジスタ５の走査出力φHIとφHC
により順次ONするように構成されている点が第１図示の
構成と異なる。
動作について以下説明する。
パルスφHC,φHI,φT,φCP等については第２図と全く
同じタイミングで駆動する。但しφV,φV,……φvmが存
在しない。
同じタイミングで駆動する。但しφV,φV,……φvmが存
在しない。
今キヤパシタCTnに信号が蓄積されているものとす
る。
る。
先ずφHI-1によりＤ−Tr1,R−Tr1がONする。これによ
りSW−Tr1がONし、CT1の信号がＳ−Tr1に増巾されて出
力ラインLSに出力される。
りSW−Tr1がONし、CT1の信号がＳ−Tr1に増巾されて出
力ラインLSに出力される。
次にφHI-1がローレベルとなりφHC-1がハイレベルに
なるとＤ−Tr2とＣ−TrがONする。これによりバツフア
のトランジスタＳ−Tr1のベースには基準０レベルが入
力され、SW−Tr1もONするので、この信号が出力ラインL
Sに出力される。この信号は第１図示と同じクランプ回
路CPUによりφHCと同じタイミングのクランプパルスφ
CPでクランプされる。
なるとＤ−Tr2とＣ−TrがONする。これによりバツフア
のトランジスタＳ−Tr1のベースには基準０レベルが入
力され、SW−Tr1もONするので、この信号が出力ラインL
Sに出力される。この信号は第１図示と同じクランプ回
路CPUによりφHCと同じタイミングのクランプパルスφ
CPでクランプされる。
同様にしてφHI-2,φHC-2によりCT2の信号及び基準０
レベルの信号が点順位に出力され、以下このような動作
が順次行われる。
レベルの信号が点順位に出力され、以下このような動作
が順次行われる。
本実施例によれば、第１実施例に比べφV1,φV2,…
…，φVmが不要となるのでパルス入力端子数が減り配線
面積を削減できる。
…，φVmが不要となるのでパルス入力端子数が減り配線
面積を削減できる。
＜効 果＞ 本発明によれば容量手段を大きくしなくても容量分割
による光電変換画素の信号の低下を抑えることができ、
しかも、第１のアンプによる発熱を低減できると共に、
第１のアンプの構成を簡略化できる。
による光電変換画素の信号の低下を抑えることができ、
しかも、第１のアンプによる発熱を低減できると共に、
第１のアンプの構成を簡略化できる。
第１図は本発明の光電変換装置の第１実施例、第２図は
第１実施例のタイミングチヤート、第３図は第２実施例
の要部構成図、第４図は第３実施例の要部構成図、第５
図は従来例の構成図である。
第１実施例のタイミングチヤート、第３図は第２実施例
の要部構成図、第４図は第３実施例の要部構成図、第５
図は従来例の構成図である。
Claims (1)
- 【請求項１】複数の光電変換画素、各画素の信号を夫々
一時的に保持する為の複数の容量手段、 各容量手段に保持された信号を順次増巾する容量手段よ
り少ない数の複数の第１のアンプ、 該複数のアンプの出力を共通に増巾する為の共通の第２
のアンプ、を有する光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302211A JPH0817463B2 (ja) | 1986-12-18 | 1986-12-18 | 光電変換装置 |
| DE3750329T DE3750329D1 (de) | 1986-12-18 | 1987-12-18 | Signalausleseschaltung. |
| EP87311218A EP0272152B1 (en) | 1986-12-18 | 1987-12-18 | Signal reading out circuit |
| US07/364,493 US4967067A (en) | 1986-12-18 | 1989-06-09 | Signal read-out circuit which lowers diffusion capacitance by limiting emitting current with resistive elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302211A JPH0817463B2 (ja) | 1986-12-18 | 1986-12-18 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153970A JPS63153970A (ja) | 1988-06-27 |
| JPH0817463B2 true JPH0817463B2 (ja) | 1996-02-21 |
Family
ID=17906289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302211A Expired - Lifetime JPH0817463B2 (ja) | 1986-12-18 | 1986-12-18 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817463B2 (ja) |
-
1986
- 1986-12-18 JP JP61302211A patent/JPH0817463B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153970A (ja) | 1988-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4967067A (en) | Signal read-out circuit which lowers diffusion capacitance by limiting emitting current with resistive elements | |
| US6927433B2 (en) | Active pixel image sensor with two transistor pixel, in-pixel non-uniformity correction, and bootstrapped reset lines | |
| US5587738A (en) | Solid-state image pickup device having plural switches for subtracting a stored signal from a pixel output | |
| US4672453A (en) | Contact type image sensor and driving method therefor | |
| EP0717413A2 (en) | Memory cell and wordline driver for embedded dram in ASIC process | |
| US5012344A (en) | Solid-state image pickup device having shared output line for photoelectric conversion voltage | |
| GB2258329A (en) | Sense amplifier control circuit of a semiconductor memory device | |
| US4109284A (en) | Self-scanning photo-sensitive circuits | |
| JPH084129B2 (ja) | 光電変換装置 | |
| KR910014948A (ko) | 반도체 기억 장치 및 데이타 처리장치 | |
| US6600513B1 (en) | Charge transfer device | |
| US6191409B1 (en) | Image sensor having means for changing predetermined voltage | |
| US5856666A (en) | Multiplexer circuit | |
| US6297492B1 (en) | Fast BICMOS active-pixel sensor cell with fast NPN emitter-follower readout | |
| JPH0817463B2 (ja) | 光電変換装置 | |
| US4532613A (en) | Semiconductor memory device | |
| US5483283A (en) | Three level high speed clock driver for an image sensor | |
| CN113237562B (zh) | 具有盲元记忆和抑制功能的读出电路和红外探测器 | |
| US4656361A (en) | NMOS digital imaging circuit | |
| JP3223823B2 (ja) | 固体撮像装置の出力回路およびその駆動方法 | |
| JPS63144666A (ja) | 光電変換装置 | |
| US4833539A (en) | Circuit for reading a line-transfer photosensitive device, a line-transfer photosensitive device incorporating said circuit and a method for reading said device | |
| JP2637613B2 (ja) | 光電変換装置 | |
| JPH08116491A (ja) | 光電変換装置 | |
| JPS62149273A (ja) | 光電変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |