JPH0817476B2 - 時間軸補正装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、磁気記録再生で生じる時間軸変動を補正す
る時間軸補正装置に関するものである。

従来の技術 近年、映像機器において映像信号の帯域を広げた高品
位TV,高品位VTR等の開発がすすんでいる。高品位VTRで
は映像信号の帯域が広がっているので、テープ・ヘッド
系において発生する時間軸変動について、より高精度に
時間軸補正することが必要である。

第５図に従来の時間軸補正装置のブロック図を示す。
第５図において、41は再生映像信号に同期した第１のク
ロック入力端子であり、入力クロックをCLK1と表す。42
は水平同期信号入力端子、43は基準入力信号に同期した
第３のクロック入力端子であり、入力クロックをCLK3と
表す。44は再生映像信号入力端子、45はＮ個の遅延素子
（Ｎは自然数）、46は第１の位相判別回路、47はクロッ
ク選択回路、48は水平同期信号予測回路、49はＭ個の遅
延素子（Ｍは自然数）、50は第２の位相判別回路、51は
Ｈ長さ演算回路、52は位相変調回路、53はアナログ−デ
ジタル変換器（以下、A/D変換器と略す。）、54はメモ
リ、55はデジタル−アナログ変換器（以下、D/A変換器
と略す。）、56は映像信号出力端子である。第１のクロ
ック入力端子41に入力されたクロックCLK1はＮ個の遅延
素子45で（Ｎ＋１）相のクロックに変換され、第１の位
相判別回路46において水平同期信号との位相を判別され
る。（Ｎ＋１）相のクロックは第１の位相判別回路出力
をもとにクロック選択回路47で水平同期信号に位相同期
した第２のクロックCLK2を選択して出力する。水平同期
信号予測回路48では第２のクロックCLK2と水平同期信号
とから次に予測される水平同期信号より一定時間短いパ
ルスを作成し、それをＭ個の遅延素子49に入力すること
により（Ｍ＋１）相のパルスとなる。（Ｍ＋１）相のパ
ルスは第２の位相判別回路50で水平同期信号との位相を
判別され、その結果を基にＨ長さ演算回路51で水平同期
信号間長さ（Ｈ長さ）を演算し出力する。さらに、Ｈ長
さ演算回路51出力を基に、第３のクロック入力端子43に
入力されたクロックCLK3は位相変調回路52により水平同
期信号間内で順次位相変調され第４のクロックCLK4とな
る。クロック選択回路47出力の第２のクロックCLK2をA/
D変換器53のタイミングクロック、メモリ54の書込クロ
ックとして映像信号の始まりの位相を、位相変調回路52
出力の第４のクロックCLK4をD/A変換器55のタイミング
クロック、メモリ54の読出クロックとして用いて、各同
期信号間長さに応じて映像信号の終わりの位相を制御す
ることにより時間軸変動を補正する。

発明が解決しようとする課題 しかしながら上記従来の構成では、Ｍ個の直列に接続
された遅延素子の数が大きくなり、回路規模が大きくな
る。また、遅延素子数が大きいため遅延素子の遅延時間
ばらつき、遅延時間の温度変化の影響を受けやすくLSI
化が困難であるという問題点があった。

本発明はこのような問題点を解消し、容易に高精度に
時間軸変動を補正する時間軸補正装置を提供することを
目的とするものである。

課題を解決するための手段 本発明は上記目的を達成するために、第１のクロック
を入力とし、（Ｎ＋１）相のクロックを作成するＮ個の
遅延素子と、映像信号の水平同期信号と（Ｎ＋１）相の
クロックとの位相を判別する第１の位相判別回路と、位
相判別回路出力を基に水平同期信号に最も位相同期した
クロックを生成する遅延素子数を計測する遅延素子数計
数回路と、一つ前の水平同期信号による遅延素子数と現
在の遅延素子数とで演算する演算回路と、（Ｎ＋１）相
のクロックから水平同期信号に位相同期した第２のクロ
ックを選択するクロック選択回路と、第２のクロックと
水平同期信号とから次の水平同期信号を予測し、その前
後にパルスを発生させる水平同期信号予測回路と、水平
同期信号予測回路出力のパルスと実際の水平同期信号と
から実際の水平同期信号の位相を判別する第２の位相判
別回路と、演算回路出力と第２の位相判別回路出力とか
ら水平同期信号間の長さを計測するＨ長さ演算回路と、
基準入力信号に同期した第３のクロックを１水平同期信
号間内でＨ長さ演算回路の出力に基づいて順次変調し、
第４のクロックを作成する位相変調回路とを具備し、映
像信号をA/D変換器，メモリ,D/A変換器を介して出力す
ると共に、第２のクロックをA/D変換器のタイミングク
ロックおよびメモリの書込クロックとし、第４のクロッ
クをメモリの読出クロックおよびD/A変換器のタイミン
グクロックとした時間軸補正装置である。

作用 本発明は上記した構成により、一つ前の水平同期信号
と第１のクロックの位相と、また、現在の水平同期信号
と第１のクロックの位相とを遅延素子を用いて高精度に
計測し比較演算する手段と、一つ前の水平同期信号から
予測される水平同期信号と実際の水平同期信号との位相
を判別する手段とにより水平同期信号の位相差を計測し
ている。

実施例 第１図は本発明の第１の実施例を示す時間軸補正装置
のブロック図である。第１図において、１は再生映像信
号に同期した第１のクロック入力端子であり、入力クロ
ックをCLK1と表す。２は水平同期信号入力端子であり、
Ｋ番目の水平同期信号をＢ（Ｋ）と表す（Ｋは自然
数）。３は基準入力信号に同期した第３のクロック入力
端子であり、入力クロックをCLK3と表す。４は再生映像
信号入力端子、５はＮ個の遅延素子、６は第１の位相判
別回路、７は遅延素子数計数回路、８は演算回路、９は
クロック選択回路、10は水平同期信号予測回路、11は第
２の位相判別回路、12はＨ長さ演算回路、13は位相変調
回路、14はA/D変換器、15はD/A変換器、16はメモリ、17
は映像信号出力端子である。

以上のように構成された時間軸補正装置において、以
下その動作について説明する。第１のクロック入力端子
１に入力されたクロックCLK1は、直列につながれたＮ個
の遅延素子５により遅延され、（Ｎ＋１）相のクロック
になる。ここで、Ｎの値は（Ｎ＋１）相のクロックがク
ロックCLK1の１周期に相当する遅延時間を満足する値と
する。水平同期信号入力端子２に入力されたＫ番目の水
平同期信号Ｂ（Ｋ）と（Ｎ＋１）相のクロックは第１の
位相判別回路６で位相判別される。第１の位相判別回路
は（Ｎ＋１）個のＤフリップーフロップ（以下、DFFと
略す。）で構成され、（Ｎ＋１）相のクロックをＤ入
力、Ｂ（Ｋ）をクロック入力とする。第１の位相判別回
路６の（Ｎ＋１）個の出力は遅延素子数計数回路７に入
力され、水平同期信号Ｂ（Ｋ）の立ち上がりと（Ｎ＋
１）相のクロックのうちどの位相のクロックが最も合っ
ているかを判断し、クロックCLK1が水平同期信号Ｂ
（Ｋ）と位相が最も合うのに必要とする遅延素子数を求
める。クロックCLK1が水平同期信号Ｂ（Ｋ）と位相が最
も合うのに必要な遅延素子数をＮ（Ｋ）と表す。また、
遅延素子数計数回路７では一つ前の水平同期信号Ｂ（Ｋ
−１）とクロックCLK1の位相が最も合うのに必要とする
遅延素子数Ｎ（Ｋ−１）を記憶している。遅延素子数計
数回路７出力の遅延素子数Ｎ（Ｋ）,N（Ｋ−１）は演算
回路８で、Ｎ（Ｋ）−Ｎ（Ｋ−１）の演算をされる。ま
た、遅延素子数計数回路７出力のＮ（Ｋ）により（Ｎ＋
１）相のクロックはクロック選択回路９で水平同期信号
Ｂ（Ｋ）に位相の最も合った第２のクロック（CLK2と表
す。）を作成する。また、クロック選択回路９では遅延
素子数Ｎ（Ｋ−１）とＮ（Ｋ）の切り替えを一定時間遅
らせた水平同期信号予測クロックをも作成する。水平同
期信号予測回路10では水平同期信号予測クロックと一つ
前の水平同期信号Ｂ（Ｋ−１）から予測されるＢ（Ｋ）
と同時に立ち上がるパルス、予測されるＢ（Ｋ）の１ク
ロック前に立ち上がるパルス、予測されるＢ（Ｋ）の１
クロック後に立ち上がるパルスの合計３相のパルスを作
成する。水平同期信号予測回路10出力の３相のパルスと
実際の水平同期信号Ｂ（Ｋ）は第２の位相判別回路11で
位相判別され、Ｂ（Ｋ−１）とＢ（Ｋ）の位相差が予測
される位相差より長いか短いかを判定し、その判定結果
を出力している。Ｈ長さ演算回路12では演算回路８出力
と第２の位相判別回路11出力とから水平同期信号の位相
差を予測値に対して遅延素子何個分長いか短いかを演算
し出力している。なお、水平同期信号予測回路10で作成
されるパルスは３相である必要はない。

以下、第２図および第３図を参照しながら詳しく説明
する。第２図は第２の位相判別回路11における水平同期
信号予測回路10出力の３相のパルスと第２の位相判別回
路の位相判別結果を示すタイミング図である。第２図に
おいて、P1は予測される水平同期信号の１クロック前で
立ち上がるパルス、P2は予測される水平同期信号と同時
に立ち上がるパルス、P3は予測される水平同期信号の１
クロック後で立ち上がるパルスである。これら３相のパ
ルスP1,P2,P3と実際の水平同期信号Ｂ（Ｋ）との位相差
によりＢ（Ｋ）とＢ（Ｋ−１）の位相差、すなわち水平
同期信号間長さ（以下、Ｈ長さと表す。）は第２図に示
すA,B,C,Dの４領域に判別される。

A:H長さが１クロック以上短い。

B:H長さが短いが１クロック以下である。

C:H長さが長いが１クロック以下である。

D:H長さが１クロック以上長い。

第３図は第１のクロックCLK1と水平同期信号Ｂ（Ｋ−
１）,B（Ｋ）,B（Ｋ＋１）,B（Ｋ＋２）のある位相関係
を示す図である。それぞれの水平同期信号に対する遅延
素子数計数回路７出力をＮ（Ｋ−１）,N（Ｋ）,N（Ｋ＋
１）,N（Ｋ＋２）、演算回路８出力をＳ（Ｋ）,S（Ｋ＋
１）,S（Ｋ＋２）とすると、 Ｓ（Ｋ）＝Ｎ（Ｋ）−Ｎ（Ｋ−１） Ｓ（Ｋ＋１）＝Ｎ（Ｋ＋１）−Ｎ（Ｋ） Ｓ（Ｋ＋２）＝Ｎ（Ｋ＋２）−Ｎ（Ｋ＋１） となり、第３図に示す位相関係においてはＢ（Ｋ）は第
２図で示すＢ領域、Ｂ（Ｋ＋１）はＤ領域、Ｂ（Ｋ＋
２）はＢ領域である。

これらの領域判別結果と演算回路８出力のＳ（Ｋ）,S
（Ｋ＋１）,S（Ｋ＋２）が順次Ｈ長さ演算回路12に入力
され、下式に示すように演算される。

Ｓ（Ｋ）,S（Ｋ＋１）,S（Ｋ＋２）に対応する各Ｈ長
さ演算回路８出力をＬ（Ｋ）,L（Ｋ＋１）,L（Ｋ＋２）
とすると、 Ｌ（Ｋ）＝Ｓ（Ｋ）−Ｎ Ｌ（Ｋ＋１）＝Ｓ（Ｋ）＋Ｎ Ｌ（Ｋ＋２）＝Ｓ（Ｋ＋２） 一般に、演算回路８出力Ｓ（Ｉ）（Ｉは自然数）と第
２の位相判別回路11出力の領域とＨ長さ演算回路12出力
のＬ（Ｉ）の関係は次のようになる（Ｉは自然数）。

領域Ａの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）−２＊Ｎ Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）−Ｎ 領域Ｂの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）−Ｎ Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ） 領域Ｃの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ） Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）＋Ｎ 領域Ｄの場合、 Ｓ（Ｉ）＞０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）＋Ｎ Ｓ（Ｉ）＜０のとき Ｌ（Ｉ）＝Ｓ（Ｉ）＋２＊Ｎ 上記の演算をされたＨ長さ演算回路12出力Ｌ（Ｉ）に
したがい第３のクロック入力端子３に入力されたクロッ
クCLK3は位相変調回路13で水平同期信号間で順次位相変
調され、第４のクロックとなる。位相変調回路13はＭ個
（Ｍは自然数）の直列接続された遅延素子により構成さ
れ、Ｌ（Ｉ）にしたがってクロックCLK3を順次位相シフ
トし、第４のクロックを作成している。ここで、位相シ
フトのタイミング制御によりＨ長さ補正曲線を１次曲
線,2次曲線のように自由に設定できる。

以上のように第１の実施例によれば遅延素子数計数回
路7,クロック選択回路９で水平同期信号に位相同期した
第２のクロックを生成すると同時に、演算回路８により
水平同期信号の位相差を遅延素子１個分の高精度で、ま
た、第２の位相判別回路11で１クロック単位で計測し、
その両者をＨ長さ演算回路12で演算するのでＨ長さを正
確に計測できる。また、クロック選択回路９出力の第２
のクロックをA/D変換器14のタイミングクロック，メモ
リ16の書込クロックとして用いることにより映像信号の
始まりの位相を、第４のクロックをD/A変換器15のタイ
ミングクロック、メモリ16の読出クロックとして用いる
ことにより映像信号の終わりの位相をジッタに追従させ
ることが可能である。

なお、メモリ16にCCD等のアナログ素子を用いた場合
はA/D変換器14、D/A変換器15は不要で、メモリ16のクロ
ック制御のみで時間軸補正が可能であることは言うまで
もない。

次に、本発明の第２の実施例を第４図に示し説明す
る。第４図において、21は再生映像信号に同期した第１
のクロック入力端子であり、入力クロックをCLK1と表
す。22は水平同期信号入力端子であり、Ｋ番目の水平同
期信号をＢ（Ｋ）と表す（Ｋは自然数）。23は基準入力
信号に同期したクロック入力端子であり、CLK3と表す。
24は再生映像信号入力端子、25は直列接続されたＮ個の
遅延素子、26はＨ長さ計測回路であり、第１図の第１の
位相判別回路6,遅延素子数計数回路7,演算回路8,クロッ
ク選択回路9,水平同期信号予測回路10,第２の位相判別
回路11,H長さ演算回路12より構成されている。27はクロ
ック選択−シフト回路、28はA/D変換器、29はメモリ、3
0はD/A変換器である。以上のように構成された時間軸補
正装置について、以下その動作について説明する。第１
のクロック入力端子21に入力されたクロックCLK1は直列
に接続されたＮ個の遅延素子により（Ｎ＋１）相のクロ
ックに変換される。（Ｎ＋１）相のクロックと水平同期
信号入力端子22に入力されたＫ番目の水平同期信号Ｂ
（Ｋ）はＨ長さ計測回路26に入力され、Ｈ長さ計測回路
26で水平同期信号Ｂ（Ｋ）に最も位相の合ったクロック
を生成するのにクロックCLK1が必要とする遅延素子数を
Ｎ（Ｋ）として、Ｋ番目の水平同期信号Ｂ（Ｋ）と（Ｋ
−１）番目の水平同期信号Ｂ（Ｋ−１）の位相差をＨ長
さＬ（Ｋ）として計測し出力する。クロック選択−シフ
ト回路27では遅延素子数Ｎ（Ｋ）にしたがい、まず、水
平同期信号Ｂ（Ｋ）に最も位相の合ったクロックを（Ｎ
＋１）相のクロックから選択し、それを基準にＨ長さＬ
（Ｋ）により水平同期信号Ｂ（Ｋ）と次の水平同期信号
Ｂ（Ｋ＋１）の間で順次位相をシフトしたクロックを
（Ｎ＋１）相のクロックから選択し出力している。クロ
ック選択−シフト回路27出力の第５のクロックをA/D変
換器28のタイミングクロック、メモリ29の書込クロック
として、基準信号に同期したクロックCLK3をメモリ29の
読出クロック、D/A変換器30のタイミングクロックとし
て用い、映像信号の始まりの位相，終わりの位相をジッ
タに追従させている。なお、本実施例では１ライン前の
Ｈ長さを用いて第５のクロックを作成しているが、数ラ
イン前のデータ、または１フレーム前のデータ等から現
ラインのＨ長さを予測してクロックの位相を変調して第
５のクロックを作成してもよい。

発明の効果 以上詳述したように本発明によれば、第１のクロック
と水平同期信号の位相差を遅延素子を用いて測定し、一
つ前の水平同期信号と第１のクロックとの位相差の測定
結果との差を取ることにより水平同期信号の位相差を遅
延素子精度で計測する手段と、１クロック単位で水平同
期信号の位相差を計測する手段とを組み合わせることに
より、直列接続する遅延素子数を小さくし、第２のクロ
ックを作成するとともに水平同期信号の位相差を計測し
ているので、遅延素子の遅延時間のばらつき，温度変化
が小さく、より安定に水平同期信号の位相差を計測する
ことができ、回路規模も小さくなる。したがって、この
水平同期信号位相差を基に位相変調回路でクロック周期
を変調し第４のクロックを作成するため、第４のクロッ
クの精度が改善され、VTR等の再生の際生ずるヘッド叩
き等による時間軸変動の補正をより安定に行うことが可
能であり、LSI化も可能である。

また、直列に接続されたＮ個の遅延素子により作成さ
れる（Ｎ＋１）相のクロックを水平同期信号間内で順次
切り換え、それをA/D変換器のタイミングロクックとし
ているため、D/A変換器のタイミングクロックは固定ク
ロックでよく、回路規模をさらに小さくすることがで
き、デジタルインターフェイスも可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例における時間軸補正装
置のブロック図、第２図は第１図における第２の位相判
別回路のパルスのタイミング図、第３図は第１図におけ
るＨ長さ演算回路のパルスのタイミング図、第４図は本
発明の第２の実施例における時間軸補正装置のブロック
図、第５図は従来の時間軸補正装置のブロック図であ
る。 5,25……Ｎ個の遅延素子、６……第１の位相判別回路、
７……遅延素子数計数回路、８……演算回路、９……ク
ロック選択回路、10……水平同期信号予測回路、11……
第２の位相判別回路、12……Ｈ長さ演算回路、13……位
相変調回路、14,28……A/D変換器、15,30……D/A変換
器、16,29……メモリ、26……Ｈ長さ計測回路、27……
クロック選択−シフト回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】再生映像信号に同期した第１のクロックを
   入力とし、（Ｎ＋１）相のクロック（Ｎは自然数）を作
   成するＮ個の遅延素子と、 映像信号の水平同期信号と前記（Ｎ＋１）相のクロック
   との位相差を比較判別する第１の位相判別回路と、 前記第１の位相判別回路出力から前記水平同期信号に最
   も位相の合うクロックを生成する遅延素子数を計測する
   遅延素子数計測回路と、 前記遅延素子数計測回路出力を入力とし、一つ前の水平
   同期信号による遅延素子数と、現在の遅延素子数とで演
   算する演算回路と、 前記遅延素子数計測回路出力と前記（Ｎ＋１）相のクロ
   ックを入力とし、（Ｎ＋１）相のクロックから前記水平
   同期信号に最も位相の合った第２のクロックを選択する
   クロック選択回路と、 前記第２のクロックと前記水平同期信号とから次の水平
   同期信号を予測し、その前後にパルスを発生させる水平
   同期信号予測回路と、 前記水平同期信号予測回路出力のパルスと実際の水平同
   期信号とから、実際の水平同期信号の位相を判別する第
   ２の位相判別回路と、 前記演算回路出力と前記第２の位相判別回路出力とから
   水平同期信号間の長さを演算するＨ長さ演算回路と、 基準入力信号に同期した第３のクロックと前記Ｈ長さ演
   算回路出力とを入力とし、前記第３のクロックを１水平
   同期信号間内で前記Ｈ長さ演算回路の出力に基づいて順
   次変調し、第４のクロックを作成する位相変調回路とを
   具備し、 映像信号をアナログ−デジタル変換器，メモリ，デジタ
   ル−アナログ変換器を介して出力するとともに、 前記第２のクロックを前記アナログ−デジタル変換器の
   タイミングクロックおよび前記メモリの書込クロックと
   し、前記第４のクロックを前記デジタル−アナログ変換
   器のタイミングクロックおよび前記メモリの読出クロッ
   クとした時間軸補正装置。
2. 【請求項２】アナログ−デジタル変換器およびメモリに
   用いた第２のクロックに代えて、遅延素子数計数回路の
   出力に基づいて、（Ｎ＋１）相のクロックから選択した
   水平同期信号に最も位相の合った第２のクロックを基準
   に、Ｈ長さ演算回路の出力にしたがい前記（Ｎ＋１）相
   のクロックを水平同期信号間内で順次切り換えて作成し
   た第５のクロックを用い、メモリおよびデジタル−アナ
   ログ変換器に用いた第４のクロックに代えて第３のクロ
   ックを用いた請求項１記載の時間軸補正装置。