JPH081756B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH081756B2 JPH081756B2 JP1163522A JP16352289A JPH081756B2 JP H081756 B2 JPH081756 B2 JP H081756B2 JP 1163522 A JP1163522 A JP 1163522A JP 16352289 A JP16352289 A JP 16352289A JP H081756 B2 JPH081756 B2 JP H081756B2
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- JP
- Japan
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- channel mos
- mos transistor
- drain
- source
- gate
- Prior art date
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、３値半導体メモリーのセンスアンプ回路に
関する。
関する。
［従来の技術］ 従来、半導体メモリーは２値型であったのでセンスア
ンプも２値型（ミラー型などが一般的である）となって
いた。
ンプも２値型（ミラー型などが一般的である）となって
いた。
第２図（ａ），（ｂ）は従来の一般的なミラー型セン
スアンプの回路図とデータ読み取りタイミングのタイム
チャートである。このセンスアンプでは、メモリーセル
のディジット線Ｄが“ハイ”「VDD」，が“ロウ”
「０」の時には出力端子OUTに“ハイ”「VDD」が出力さ
れ、ディジット線Ｄが“ロウ”「０」，が“ハイ”
「VDD」の時には出力端子OUTに“ロウ”「０」が出力さ
れる。
スアンプの回路図とデータ読み取りタイミングのタイム
チャートである。このセンスアンプでは、メモリーセル
のディジット線Ｄが“ハイ”「VDD」，が“ロウ”
「０」の時には出力端子OUTに“ハイ”「VDD」が出力さ
れ、ディジット線Ｄが“ロウ”「０」，が“ハイ”
「VDD」の時には出力端子OUTに“ロウ”「０」が出力さ
れる。
尚、図中のVDDは電源、5,6はＰチャネルMOSトランジ
スタ、7,8はＮチャネルMOSトランジスタである。
スタ、7,8はＮチャネルMOSトランジスタである。
［発明が解決しようとする課題］ 上述した２値型センスアンプは、２値型半導体メモリ
ー専用であるので、３値半導体メモリーには使えない。
そこで、３値半導体メモリーには３値専用のセンスアン
プを開発する必要がある。
ー専用であるので、３値半導体メモリーには使えない。
そこで、３値半導体メモリーには３値専用のセンスアン
プを開発する必要がある。
本発明は上記従来の要求に鑑みなされたもので、３値
半導体メモリーのセンスアンプ回路を提供することを目
的とする。
半導体メモリーのセンスアンプ回路を提供することを目
的とする。
［発明の従来技術に対する相違点］ 上述した従来の２値専用センスアンプに対し、本発明
はメモリーセルの２本のディジット線より３値の情報を
読み取ることができるという相違点を有する。
はメモリーセルの２本のディジット線より３値の情報を
読み取ることができるという相違点を有する。
［課題を解決するための手段］ 本発明のセンスアンプ回路は、第１〜第５のＰチャネ
ルMOSトランジスタおよび第１〜第５のＮチャネルMOSト
ランジスタを有し、３値半導体メモリーから３値の情報
を読み取るセンスアンプ回路であって、第１のＰチャネ
ルMOSトランジスタはドレインを出力端子にゲートを第
２のＰチャネルMOSトランジスタのゲートおよびドレイ
ンにソースをVDD電源に接続し、第２のＰチャネルMOSト
ランジスタはドレインとゲートを第１のＰチャネルMOS
トランジスタのゲートにソースをVDD電源に接続し、第
３のＰチャネルMOSトランジスタはドレインを1/2VDD電
源にゲートを第５のＰチャネルMOSトランジスタのドレ
インにソースを第１および第２のＮチャネルMOSトラン
ジスタのソースに接続し、第４のＰチャネルMOSトラン
ジスタはドレインを第５のＰチャネルMOSトランジスタ
のソースにゲートを一の入力端子にソースをVDD電源端
子に接続し、第５のＰチャネルMOSトランジスタはドレ
インを第４および第５のＮチャネルMOSトランジスタの
ドレインにゲートを他の入力端子にソースを第４のＰチ
ャネルMOSトランジスタのドレインに接続し、第１のＮ
チャネルMOSトランジスタはドレインを出力端子にゲー
トを前記一の入力端子にソースを第３のＰチャネルMOS
トランジスタのソースに接続し、第２のＮチャネルMOS
トランジスタはドレインを第２のＰチャネルMOSトラン
ジスタのゲートおよびドレインにゲートを前記他の入力
端子にソースを第３のＰチャネルMOSトランジスタのソ
ースに接続し、第３のＮチャネルMOSトランジスタはド
レインを出力端子にゲートを第５のＰチャネルMOSトラ
ンジスタのドレインにソースを接地に接続し、第４のＮ
チャネルMOSトランジスタはドレインを第５のＰチャネ
ルMOSトランジスタのドレインにゲートを前記一の入力
端子にソースを接地に接続し、第５のＮチャネルMOSト
ランジスタはドレインを第５のＰチャネルMOSトランジ
スタのドレインにゲートを前記他の入力端子にソースを
接地に接続したことを特徴とする。
ルMOSトランジスタおよび第１〜第５のＮチャネルMOSト
ランジスタを有し、３値半導体メモリーから３値の情報
を読み取るセンスアンプ回路であって、第１のＰチャネ
ルMOSトランジスタはドレインを出力端子にゲートを第
２のＰチャネルMOSトランジスタのゲートおよびドレイ
ンにソースをVDD電源に接続し、第２のＰチャネルMOSト
ランジスタはドレインとゲートを第１のＰチャネルMOS
トランジスタのゲートにソースをVDD電源に接続し、第
３のＰチャネルMOSトランジスタはドレインを1/2VDD電
源にゲートを第５のＰチャネルMOSトランジスタのドレ
インにソースを第１および第２のＮチャネルMOSトラン
ジスタのソースに接続し、第４のＰチャネルMOSトラン
ジスタはドレインを第５のＰチャネルMOSトランジスタ
のソースにゲートを一の入力端子にソースをVDD電源端
子に接続し、第５のＰチャネルMOSトランジスタはドレ
インを第４および第５のＮチャネルMOSトランジスタの
ドレインにゲートを他の入力端子にソースを第４のＰチ
ャネルMOSトランジスタのドレインに接続し、第１のＮ
チャネルMOSトランジスタはドレインを出力端子にゲー
トを前記一の入力端子にソースを第３のＰチャネルMOS
トランジスタのソースに接続し、第２のＮチャネルMOS
トランジスタはドレインを第２のＰチャネルMOSトラン
ジスタのゲートおよびドレインにゲートを前記他の入力
端子にソースを第３のＰチャネルMOSトランジスタのソ
ースに接続し、第３のＮチャネルMOSトランジスタはド
レインを出力端子にゲートを第５のＰチャネルMOSトラ
ンジスタのドレインにソースを接地に接続し、第４のＮ
チャネルMOSトランジスタはドレインを第５のＰチャネ
ルMOSトランジスタのドレインにゲートを前記一の入力
端子にソースを接地に接続し、第５のＮチャネルMOSト
ランジスタはドレインを第５のＰチャネルMOSトランジ
スタのドレインにゲートを前記他の入力端子にソースを
接地に接続したことを特徴とする。
［実施例］ 第１図（ａ）は本発明の一実施例に係るセンスアンプ
回路の回路図、第１図（ｂ）はデータ読み取りタイミン
グのタイムチャートである。
回路の回路図、第１図（ｂ）はデータ読み取りタイミン
グのタイムチャートである。
図中VDD,1/2VDDは電源、D,はメモリーセルのディジ
ット線、OUTはディジット線D,より読み取ったセンス
アンプの出力、5,6,9〜11はＰチャネルMOSトランジス
タ、7,8,12〜14はＮチャネルMOSトランジスタである。
また、ディジット線D,は下表に示すような３状態をと
り得る。
ット線、OUTはディジット線D,より読み取ったセンス
アンプの出力、5,6,9〜11はＰチャネルMOSトランジス
タ、7,8,12〜14はＮチャネルMOSトランジスタである。
また、ディジット線D,は下表に示すような３状態をと
り得る。
本実施例の動作を第１図（ｂ）のタイムチャートに従
って説明する。
って説明する。
いま、ディジット線D,より信号を読み出そうとし
て、ディジット線をプリチャージした後、あるアドレス
のメモリーセルのワード線を開いた場合、ディジット線
D,の両方が“ロウ”「０」であるときにはＰチャネル
MOSトランジスタ10,11がオンしてＮチャネルMOSトラン
ジスタ12のゲートに“ハイ”「VDD」が供給される。こ
の結果、トランジスタ12がオンして出力端子OUTに“ロ
ウ”「０」が出力される。
て、ディジット線をプリチャージした後、あるアドレス
のメモリーセルのワード線を開いた場合、ディジット線
D,の両方が“ロウ”「０」であるときにはＰチャネル
MOSトランジスタ10,11がオンしてＮチャネルMOSトラン
ジスタ12のゲートに“ハイ”「VDD」が供給される。こ
の結果、トランジスタ12がオンして出力端子OUTに“ロ
ウ”「０」が出力される。
同様に、別のアドレスのワード線を開いた場合、ディ
ジット線Ｄは1/2VDD、はVDDであるときにはＮチャネ
ルMOSトランジスタ13がオンしてＰチャネルトランジス
タ９のゲートに“ロウ”「０」が供給され、トランジス
タ９はオンする。これと同時にＮチャネルMOSトランジ
スタ７もオンして出力端子OUTに1/2VDDが出力される。
また、ディジット線ＤがVDD、が1/2VDDの場合は同様
にＰチャネルMOSトランジスタ9,5およびＮチャネルMOS
トランジスタ８がオンして、出力端子OUTにVDDが出力さ
れる。
ジット線Ｄは1/2VDD、はVDDであるときにはＮチャネ
ルMOSトランジスタ13がオンしてＰチャネルトランジス
タ９のゲートに“ロウ”「０」が供給され、トランジス
タ９はオンする。これと同時にＮチャネルMOSトランジ
スタ７もオンして出力端子OUTに1/2VDDが出力される。
また、ディジット線ＤがVDD、が1/2VDDの場合は同様
にＰチャネルMOSトランジスタ9,5およびＮチャネルMOS
トランジスタ８がオンして、出力端子OUTにVDDが出力さ
れる。
［発明の効果］ 以上説明したように、本発明によれば３値メモリーセ
ルより３値を読み取り及び出力することができるセンス
アンプ回路を実現することができる。
ルより３値を読み取り及び出力することができるセンス
アンプ回路を実現することができる。
第１図（ａ）は本発明の一実施例に係るセンスアンプ回
路の回路図、第１図（ｂ）はその動作を説明するタイム
チャート、第２図（ａ）は従来のミラー型２進センスア
ンプの回路図、第２図（ｂ）はその動作を説明するタイ
ムチャートである。 VDD,1/2VDD……電源、Ｄ……メモリーセルのディジット
線（他の入力端子）、……メモリーセルのディジット
線（一の入力端子）、OUT……出力端子、５……第１の
ＰチャネルMOSトランジスタ、６……第２のＰチャネルM
OSトランジスタ、９……第３のＰチャネルMOSトランジ
スタ、10……第４のＰチャネルMOSトランジスタ、11…
…第５のＰチャネルMOSトランジスタ、７……第１のＮ
チャネルMOSトランジスタ、８……第２のＮチャネルMOS
トランジスタ、12……第３のＮチャネルMOSトランジス
タ、13……第４のＮチャネルMOSトランジスタ、14……
第５のＮチャネルMOSトランジスタ。
路の回路図、第１図（ｂ）はその動作を説明するタイム
チャート、第２図（ａ）は従来のミラー型２進センスア
ンプの回路図、第２図（ｂ）はその動作を説明するタイ
ムチャートである。 VDD,1/2VDD……電源、Ｄ……メモリーセルのディジット
線（他の入力端子）、……メモリーセルのディジット
線（一の入力端子）、OUT……出力端子、５……第１の
ＰチャネルMOSトランジスタ、６……第２のＰチャネルM
OSトランジスタ、９……第３のＰチャネルMOSトランジ
スタ、10……第４のＰチャネルMOSトランジスタ、11…
…第５のＰチャネルMOSトランジスタ、７……第１のＮ
チャネルMOSトランジスタ、８……第２のＮチャネルMOS
トランジスタ、12……第３のＮチャネルMOSトランジス
タ、13……第４のＮチャネルMOSトランジスタ、14……
第５のＮチャネルMOSトランジスタ。
Claims (1)
- 【請求項１】第１〜第５のＰチャネルMOSトランジスタ
および第１〜第５のＮチャネルMOSトランジスタを有
し、３値半導体メモリーから３値の情報を読み取るセン
スアンプ回路であって、第１のＰチャネルMOSトランジ
スタはドレインを出力端子にゲートを第２のＰチャネル
MOSトランジスタのゲートおよびドレインにソースをVDD
電源に接続し、第２のＰチャネルMOSトランジスタはド
レインとゲートを第１のＰチャネルMOSトランジスタの
ゲートにソースをVDD電源に接続し、第３のＰチャネルM
OSトランジスタはドレインを1/2VDD電源にゲートを第５
のＰチャネルMOSトランジスタのドレインにソースを第
１および第２のＮチャネルMOSトランジスタのソースに
接続し、第４のＰチャネルMOSトランジスタはドレイン
を第５のＰチャネルMOSトランジスタのソースにゲート
を一の入力端子にソースをVDD電源端子に接続し、第５
のＰチャネルMOSトランジスタはドレインを第４および
第５のＮチャネルMOSトランジスタのドレインにゲート
を他の入力端子にソースを第４のＰチャネルMOSトラン
ジスタのドレインに接続し、第１のＮチャネルMOSトラ
ンジスタはドレインを出力端子にゲートを前記一の入力
端子にソースを第３のＰチャネルMOSトランジスタのソ
ースに接続し、第２のＮチャネルMOSトランジスタはド
レインを第２のＰチャネルMOSトランジスタのゲートお
よびドレインにゲートを前記他の入力端子にソースを第
３のＰチャネルMOSトランジスタのソースに接続し、第
３のＮチャネルMOSトランジスタはドレインを出力端子
にゲートを第５のＰチャネルMOSトランジスタのドレイ
ンにソースを接地に接続し、第４のＮチャネルMOSトラ
ンジスタはドレインを第５のＰチャネルMOSトランジス
タのドレインにゲートを前記一の入力端子にソースを接
地に接続し、第５のＮチャネルMOSトランジスタはドレ
インを第５のＰチャネルMOSトランジスタのドレインに
ゲートを前記他の入力端子にソースを接地に接続したこ
とを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163522A JPH081756B2 (ja) | 1989-06-26 | 1989-06-26 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163522A JPH081756B2 (ja) | 1989-06-26 | 1989-06-26 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329195A JPH0329195A (ja) | 1991-02-07 |
| JPH081756B2 true JPH081756B2 (ja) | 1996-01-10 |
Family
ID=15775470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163522A Expired - Lifetime JPH081756B2 (ja) | 1989-06-26 | 1989-06-26 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081756B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370952B1 (ko) * | 1995-12-31 | 2003-03-28 | 주식회사 하이닉스반도체 | 메모리 셀의 센스앰프 회로 |
-
1989
- 1989-06-26 JP JP1163522A patent/JPH081756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329195A (ja) | 1991-02-07 |
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