JPH0817948A

JPH0817948A - 半導体装置及びその製造方法

Info

Publication number: JPH0817948A
Application number: JP6150241A
Authority: JP
Inventors: Shinji Sato; 信司佐藤; Seiichi Aritome; 誠一有留; Susumu Shudo; 晋首藤; Toru Maruyama; 徹丸山; Hiroshi Watabe; 浩渡部; Gerutoyan Heminku; ヘミンク・ゲルトヤン
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-06-30
Filing date: 1994-06-30
Publication date: 1996-01-19

Abstract

(57)【要約】【目的】高耐圧のゲート絶縁膜を有し、かつ高集積化，
高信頼化をはかり得るＭＯＳトランジスタの製造方法を
提供することにある。【構成】ＭＯＳトランジスタの製造方法において、シ
リコン基板１０上にゲート酸化膜を介して第１層多結晶
シリコン膜１５を形成したのち、島状パターンをマスク
に第１層多結晶シリコン膜１５を選択エッチングし、且
つ基板１０を選択エッチングして素子分離用溝１１を形
成し、次いで素子分離用溝１１内にＣＶＤ酸化膜１２を
埋め込み形成し、次いで全面に第２層多結晶シリコン膜
２０を形成し、次いで第１層多結晶シリコン膜１５上を
通るライン状パターンをマスクに第２層多結晶シリコン
膜２０及び第１層多結晶シリコン膜１５を選択エッチン
グすることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ構造の半導体装
置に係わり、特に素子分離技術の改良をはかった半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の素子分離技術と
して、ＬＯＣＯＳ分離法に代わりトレンチ分離法が広く
使用されている。トレンチ分離法では、まずシリコン基
板上に形成した熱酸化膜，多結晶シリコン膜，ＣＶＤシ
リコン酸化膜をレジストパターニングし、ＲＩＥにより
エッチングする。この後、レジストを剥離し、ＣＶＤシ
リコン酸化膜をマスクにしてシリコン基板をＲＩＥして
エッチングし、素子分離のための溝（トレンチ）を作
る。

【０００３】次いで、トレンチ形成時に発生した結晶欠
陥を低減するために、窒素雰囲気中での熱処理及び酸化
雰囲気中での熱酸化を行い、トレンチ側壁に酸化膜を形
成する。ここで、素子分離能力を高めるためにトレンチ
側壁及びトレンチ底に不純物注入を行ってもよい。次い
で、トレンチをＣＶＤ法により絶縁物で埋める。その
後、ＣＶＤ絶縁物をレジストエッチバック又はポリッシ
ングにより、多結晶シリコンが露出するまで削って平坦
化し、多結晶シリコン及びその下の酸化膜を取り除く。

【０００４】ここまでのプロセスで素子分離領域が形成
されるので、以下ではトランジスタ等の素子を素子領域
上に形成していく。まず、素子領域上のシリコン基板を
酸化し、この酸化膜を通してトランジスタのしきい値制
御のための不純物注入を行う。次いで、一旦先の酸化膜
を剥離し、新たにゲート酸化膜を形成し、ゲートとなる
多結晶シリコンを推積する。その後、ゲートをパターニ
ングし、拡散層を形成して配線を行うことによりトラン
ジスタができあがる。

【０００５】このようなトレンチ素子分離法により、素
子分離のためのトレンチ幅はある程度までは狭くでき
る。しかし、上で述べたような、トレンチ素子分離領域
を形成した後に、ゲート酸化膜及びゲート電極を形成す
るプロセスにおいては、以下のような問題点が生じる。

【０００６】図３１（ａ）に示すように、素子分離領域
は基板１０に設けた溝（トレンチ）１１内に絶縁膜１２
を埋め込んで形成されるが、この素子分離領域を形成し
た後のＮＨ₄Ｆ処理により、素子領域の端の部分に角１
４ができる。この後、ゲート酸化膜を形成しトランジス
タを構成すると、この角１４の部分に電界が集中し、ゲ
ート酸化膜の絶縁破壊や、サブスレッショルド電流のキ
ンク等が生じ、トランジスタの特性を大幅に劣化させ
る。このため、この角がでないような、プロセス上の工
夫が必要となる。

【０００７】また、図３１（ｂ）に示すように、例えば
基板１０上にトンネル絶縁膜１３を介して浮遊ゲート３
０を形成し、この浮遊ゲート３０上にゲート絶縁膜３１
を介して制御ゲート２９を形成して電気的書き換え可能
なメモリセルを構成し、このメモリセルを複数個集積化
した不揮発性半導体記憶装置に対して、上で述べたよう
な素子分離方法を適用した場合を考える。

【０００８】この場合、素子分離領域、トンネル酸化膜
及び多結晶シリコン電極形成後、浮遊ゲートを形成する
ために、素子分離領域上に多結晶シリコンのスリットを
形成する必要がある。集積化に伴い、浮遊ゲート電極の
スリット幅がある程度以下にしないと、浮遊ゲートと制
御ゲート間の容量が小さくなり、カップリング比が小さ
くなるという問題が生じる。例えば、素子分離幅が０．
４μｍの場合、カップリング比との兼ね合いから、この
スリット幅は、０．２μｍ以下で形成する必要があり、
素子分離領域をさらに小さくすることは極めて困難とな
ってくる。

【０００９】また、素子分離領域の半導体基板を掘る
際、半導体基板全体を均一な幅で掘ることは非常に難し
く、結果として、メモリセルのゲート幅が半導体基板全
体でばらつく。そのため、半導体基板と浮遊ゲートの間
の容量がばらつき、カップリング比がばらつく。このと
き、浮遊ゲートと制御ゲート間の容量がこれを打ち消す
ように調節できれば（例えば、素子分離領域上で浮遊ゲ
ートとなる多結晶シリコンにスリットを形成する際に、
ゲート幅が広いところではスリット幅が狭くなれば、浮
遊ゲートと制御ゲート間の容量が大きくなり）、カップ
リング比のばらつきは低減できる。しかし、半導体基板
内の多数のメモリセル全てに対してこのように、浮遊ゲ
ートと制御ゲート間容量を調節することは不可能であ
る。

【００１０】また、電気的に書き換え可能なメモリにお
いては、メモリセルの他に多種類の周辺回路用トランジ
スタ、選択トランジスタを形成する必要がある。これら
トランジスタを形成する際、メモリセルと別のプロセス
で製作するとそれだけ工程数が増え、ビットあたりのコ
ストが高くなる。従って、メモリセルと同一のプロセス
で製作するのが望ましい。

【００１１】

【発明が解決しようとする課題】このように、従来のト
レンチ素子分離プロセスにおいては、素子領域に角がで
きることにより、ゲート酸化膜の絶縁破壊、サブスレッ
ショルド特性にキンクが生じること、最小素子分離幅が
ゲート電極のスリット幅により実質的に決まる問題があ
った。また、例えば不揮発性メモリに上で述べたような
素子分離方法を適用した場合、集積化に伴いゲート電極
のスリット幅がある程度以下にできなくなると、浮遊ゲ
ートと制御ゲート間の容量が小さくなり、カップリング
比が小さくなること、素子分離領域を形成する際に生じ
るゲート幅のばらつきにより、カップリング比のばらつ
きが生じることなどの問題があった。

【００１２】本発明は、上記事情に考慮してなされたも
ので、その目的とするところは、高耐圧のゲート絶縁膜
を有し、かつ高集積化，高信頼化をはかり得る半導体装
置及びその製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１４】即ち本発明（請求項１）は、ＭＯＳ構造の
半導体装置において、半導体基板に島状の素子形成領域
を囲むように形成された素子分離用溝と、この溝内に埋
め込まれた素子分離用絶縁膜と、半導体基板の素子形成
領域上の一部にゲート絶縁膜を介して形成され、且つ両
端が素子分離用溝とセルフアラインで形成された第１層
導電膜と、第１層導電膜及び素子分離用絶縁膜上に形成
された第２層導電膜とを具備してなることを特徴とす
る。

【００１５】また本発明（請求項２）は、上記構成の半
導体装置の製造方法において、半導体基板上にゲート絶
縁膜を介して第１層導電膜を形成する工程と、島状パタ
ーンをマスクに第１層導電膜を選択エッチングし、且つ
基板を選択エッチングして素子分離用溝を形成する工程
と、素子分離用溝内に絶縁膜を埋め込む工程と、全面に
第２層導電膜を形成する工程と、第１層導電膜上を通る
ライン状パターンをマスクに第２層導電膜及び第１層導
電膜を選択エッチングする工程とを含むことを特徴とす
る。

【００１６】また本発明（請求項３）は、半導体基板上
にトンネル絶縁膜を介して浮遊ゲートを形成し、この浮
遊ゲート上にゲート絶縁膜を介して制御ゲートを形成し
て電気的書き換え可能な不揮発性メモリセルを構成し、
このメモリセルをマトリックス配置した半導体装置にお
いて、半導体基板にメモリセルを分離するための素子分
離用溝が形成され、この溝内に素子分離用絶縁膜が埋め
込み形成され、浮遊ゲートの対向する２辺は素子分離用
溝とセルフアラインで形成され、残りの２辺は制御ゲー
トとセルフアラインで形成されてなることを特徴とす
る。

【００１７】また本発明（請求項４）は、半導体基板上
に電気的書き替え可能な不揮発性メモリセルをマトリッ
クス配置してなる半導体装置の製造方法において、半導
体基板上にトンネル絶縁膜を介して浮遊ゲートとなる第
１層導電膜を形成する工程と、ライン状パターンをマス
クに第１層導電膜及びトンネル絶縁膜を選択エッチング
し、且つ基板を選択エッチングして素子分離用溝を形成
する工程と、素子分離用溝内に絶縁膜を埋め込む工程
と、次いで全面にゲート絶縁膜を介して制御ゲートとな
る第２層導電膜を形成する工程と、第１の導電膜のライ
ン状パターンと交差する第２のライン状パターンをマス
クに第２層導電膜及び第１層導電膜を選択エッチングす
る工程とを含むことを特徴とする。

【００１８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。

【００１９】(1) 埋め込み絶縁膜は、基板表面より高く
第１層導電膜上面より低い位置まで埋め込まれているこ
と。

【００２０】(2) 第１層導電膜の選択エッチング後で素
子分離用溝の選択エッチング前に、半導体基板上の第１
層導電膜に近接した領域に第１層導電膜下の絶縁膜より
も薄い絶縁膜を形成し、この絶縁膜上に第１層導電膜と
導通した導電性材料を形成すること。

【００２１】(3) 半導体基板のエッチングマスクの一部
に用いた導電材料を基板と接触させて形成すること。さ
らに、半導体基板のエッチングマスクを少なくとも２層
の導電性材料で形成すること。

【００２２】(4) 半導体基板のエッチングマスクを少な
くとも２層の導電性材料で形成すること。

【００２３】(5) 半導体記憶装置において、周辺トラン
ジスタ（メモリセル以外のトランジスタ）のゲート電極
の少なくとも一部に、メモリセルの浮遊ゲートと同一の
導電層を有すること。

【００２４】(6) 半導体記憶装置において、ゲート幅に
対応し、浮遊ゲートの側壁部の面積を制御することによ
りカップリング比を制御すること。

【００２５】(7) 半導体基板のエッチングマスクに用い
た導電性材料を浮遊ゲート電極とし、導電性材料の側壁
部の少なくとも一部に浮遊ゲートの絶縁膜があり、この
絶縁膜を介して２層目の導電性材料が積層されること。

【００２６】(8) メモリセル以外のトランジスタのゲー
ト電極の少なくとも一部が浮遊ゲート電極と制御ゲート
電極の少なくとも一部の層が積層されて形成し、少なく
とも一部で電気的に接続されていること。

【００２７】

【作用】本発明によれば、第１層導電膜のスリット幅が
そのまま素子分離幅となる、いわゆる自己整合されるた
めに、各トランジスタ間の距離を縮小でき、高集積化が
可能となる。さらに、埋め込み絶縁膜を基板表面より高
い位置まで形成することにより、素子領域の端の部分に
角ができることはなく、高耐圧のゲート絶縁膜が形成で
きる。

【００２８】ここで、本発明では半導体基板を掘る際に
ゲート絶縁膜のエッジ部を高エネルギーの粒子が叩くた
めに、ゲート絶縁膜の信頼性が低下する可能性がある。
さらに、トレンチ内に埋め込んだ絶縁物をエッチバック
する際に、ゲート電極に電荷がチャージアップし、これ
により生じる電界によりゲート絶縁膜の絶縁破壊、ある
いは信頼性の低下が生じる可能性がある。

【００２９】しかし、ゲート電極に側壁を形成すること
により、トレンチを掘る際に酸化膜エッジ部が保護され
るため、絶縁耐圧の劣化が生じることはない。さらに、
側壁の下には、ゲート絶縁膜よりも薄い絶縁膜が形成さ
れているので、トレンチ内に埋め込んだ絶縁物をエッチ
バックする際に生じる、ゲート電極のチャージアップに
起因するゲート絶縁膜の絶縁破壊或いは信頼性の低下
は、このゲート絶縁膜よりも薄い絶縁膜で起こるため
に、ゲート絶縁膜への損傷が低減される。

【００３０】また、不揮発性半導体記憶装置について、
上記素子分離方法を適用した場合については、トレンチ
内に埋め込んだ絶縁物をエッチバックする際に、ガスの
供給律速となるため、エッチングレートはその素子分離
幅に大きく依存する。即ち、例えばトレンチ幅が狭い
（即ちゲート幅が広い）場合にはエッチングレートが速
くなるため、浮遊ゲート側壁部の浮遊ゲート・制御ゲー
ト間容量が増大する。また、トレンチ幅が広い場合には
逆になる。これにより、半導体基板内のカップリング比
のばらつきが低減される。

【００３１】また、ゲート幅に対応して浮遊ゲート側壁
部の面積を調節することにより、カップリング比が制御
できる。さらに、周辺回路用トランジスタ及び選択トラ
ンジスタはメモリセルと同一のプロセスで形成できるた
め、工程数が削減できる。また、本発明はゲート電極が
チャージアップする可能性のあるプロセス、例えばイオ
ン注入、ＲＩＥ、ＣＤＥなど全てに対して有効である。

【００３２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００３３】（実施例１）図１は本発明の第１の実施例
に係わるＭＯＳトランジスタの素子構造を示す平面図、
図２（ａ）は図１の矢視Ａ−Ａ′断面図、図２（ｂ）は
図１の矢視Ｂ−Ｂ′断面図である。この実施例では、単
体のトランジスタ構造を示しているが、一般にこのトレ
ンチ素子分離はＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯＭなど
のセル構造にも使用することができる。

【００３４】図中１０はｎ型シリコン基板、１１は素子
分離用溝（トレンチ）、１２は埋め込み絶縁膜、１３は
ゲート絶縁膜、１５は第１層導電膜からなるゲート電
極、１７は素子分離領域、１８は素子領域、１９はＣＶ
Ｄ絶縁膜、２０は第２層導電膜からなるゲート電極、２
１はゲート電極コンタクト、２２はソース・ドレイン電
極、２３はソース・ドレイン拡散層、２４は層間絶縁膜
を示している。

【００３５】次に、本実施例の製造工程について、図３
〜５を参照して説明する。これらの図は図１の矢視Ａ−
Ａ′断面に相当している。

【００３６】まず、図３（ａ）に示すように、ｎ型シリ
コン基板１０に、例えば表面硼素濃度１×１０¹⁶ｃｍ^-3
でｐウェルを形成し、ゲートが形成される領域にしきい
値を調節するために適当なチャネルインプラを行う。続
いて、シリコン基板１０の表面に、例えば１０ｎｍの熱
酸化膜（ゲート絶縁膜）１３を形成し、ゲート電極とし
て第１層多結晶シリコン膜１５を例えば４００ｎｍ推積
する。

【００３７】次いで、図３（ｂ）に示すように、多結晶
シリコン膜１５上に酸化膜を例えば１８ｎｍ形成した
後、その上にトレンチＲＩＥ時のマスクとなる酸化膜１
９をＣＶＤ法により例えば３５０ｎｍ推積する。

【００３８】次いで、図３（ｃ）に示すように、フォト
リソグラフィ工程により素子分離領域のパターニングを
行った後、レジスト（図示せず）をマスクとしてＣＶＤ
酸化膜１９，多結晶シリコン膜１５，ゲート酸化膜１３
を異方性エッチングにより選択エッチングし、さらにシ
リコン基板１０を異方性エッチングにより選択エッチン
グして素子分離用溝（トレンチ）１１を形成する。この
ときのエッチングは、レジストをマスクとしてＣＶＤ酸
化膜１９からシリコン基板１０までをエッチングして最
後にレジストを剥離してもよいし、レジストをマスクと
してＣＶＤ酸化膜１９をエッチングしてからレジストを
剥離し、ＣＶＤ酸化膜１９をマスクとして多結晶シリコ
ン膜１５，ゲート酸化膜１３、シリコン基板１０をエッ
チングしてもよい。

【００３９】次いで、トレンチ形成時に発生したダメー
ジを除去するために、例えば窒素雰囲気或いは不活性ガ
ス雰囲気中で熱処理を行い、またゲート酸化膜１３のエ
ッジを保護する意味も含めて、例えば塩化水素或いは水
蒸気を含んだ酸化雰囲気中でトレンチ側壁部を熱酸化す
る。ここで、フィールド反転を防止するためにトレンチ
の側壁或いはトレンチの底に不純物を注入してもよい。
その後、図４（ｄ）に示すように、トレンチを埋め込む
ように、例えばＴＥＯＳガスを用いたＣＶＤ法によりＳ
ｉＯ₂膜１２を例えば１０００ｎｍ推積する。

【００４０】次いで、図４（ｅ）に示すように、多結晶
シリコン膜１５が露出するまで酸化膜１２をＲＩＥによ
りエッチバックする。このとき、多結晶シリコン膜１５
がエッチバックのストッパとして働く。このエッチバッ
クには、レジストを用いたエッチバックの技術を用いて
もよいし、またポリッシングを用いてもよい。

【００４１】次いで、多結晶シリコン膜１５に例えば１
２ｎｍの酸化膜を形成した後、例えば燐のドーピングを
１×１０¹⁸ｃｍ^-3行う。酸化膜をエッチングした後、ゲ
ート電極を配線するため、第２層多結晶シリコン膜２０
を例えばＣＶＤ法により２００ｎｍ推積し、例えば燐の
ドーピングをイオン注入法により１×１０²¹ｃｍ^-3行
う。その後、フォトリソグラフィ工程によりゲート領域
をパターニングした後、多結晶シリコン膜２０をエッチ
ングする。このときのＡ−Ａ′断面の状態を図５（ｆ）
に、Ｂ−Ｂ′断面の状態を図５（ｇ）に示す。

【００４２】これ以降は、ソース・ドレイン拡散層形
成、層間絶縁推積、コンタクトホールエッチング工程
後、例えばＡ１によりソース・ドレインの配線を行うこ
とによって、前記図１及び図２に示すトランジスタが完
成する。

【００４３】このように本実施例によれば、従来のトレ
ンチ素子分離方法に比べて、ゲート多結晶シリコンのウ
イングが形成されないため、高集積化が可能となる。ま
た、素子領域の端の部分に角ができることはなく、高耐
圧のゲート酸化膜が形成できる。

【００４４】（実施例２）第１の実施例では、半導体基
板を掘る際にゲート酸化膜のエッジ部を高エネルギーの
粒子が叩くために、ゲート酸化膜の劣化をもたらす可能
性がある。また、トレンチ内に推積した絶縁物をエッチ
バックする際に、ゲート電極がチャージアップして、ゲ
ート酸化膜の劣化をもたらす可能性がある。

【００４５】この本実施例では、半導体基板を掘る際
に、ゲート酸化膜のエッジ部が多結晶シリコン側壁で保
護されているために、劣化が起こりにくい。また、この
多結晶シリコン側壁の下の領域にはゲート酸化膜よりも
薄い酸化膜が形成されているために、エッチバック時の
酸化膜の劣化はこの領域で起こり、ゲート酸化膜の劣化
が低減できる。以下に、この実施例の工程を図６〜図８
に示す。

【００４６】まず、図６（ａ）に示すように、ｎ型シリ
コン基板１０に、例えば表面硼素濃度１×１０¹⁶ｃｍ^-3
でｐウェルを形成し、ゲートが形成される領域にしきい
値を調節するために適当なチャネルインプラを行う。そ
の後、シリコン基板表面に例えば１０ｎｍの熱酸化膜
（ゲート絶縁膜）１３を形成し、ゲート電極として第１
層多結晶シリコン膜１５を、例えば４００ｎｍ推積す
る。その後、多結晶シリコン膜１５上にＳｉＮ膜４３を
例えば５０ｎｍ形成する。

【００４７】次いで、図６（ｂ）に示すように、フォト
リソグラフィ工程により素子分離領域のパターニングを
行った後、レジスト（図示せず）をマスクとして上部Ｓ
ｉＮ膜４３，多結晶シリコン膜１５，ゲート酸化膜１３
を異方性エッチングによりエッチングする。このときの
エッチングは、レジストをマスクとして上部ＳｉＮ膜４
３からゲート酸化膜１３までをエッチングして最後にレ
ジストを剥離してもよいし、レジストをマスクとして上
部ＳｉＮ膜４３をエッチングした後レジストを剥離し、
上部ＳｉＮ膜４３をマスクとして多結晶シリコン膜１
５，ゲート酸化膜１３をエッチングしてもよい。

【００４８】次いで、図６（ｃ）に示すように、露出し
た基板表面にゲート酸化膜１３よりも膜厚の薄い、例え
ば５ｎｍの酸化膜４４を熱酸化により形成する。次い
で、図６（ｄ）に示すように、隣を高濃度にドープした
多結晶シリコン膜４５を、例えば３０ｎｍ推積する。こ
の多結晶シリコン膜４５は隣をドープしていなくてもよ
い。

【００４９】次いで、図７（ｅ）に示すように、ＲＩＥ
により多結晶シリコン膜４５をエッチングし、多結晶シ
リコン膜１５に多結晶シリコンの側壁４６を形成する。

【００５０】次いで、図７（ｆ）に示すように、ＲＩＥ
或いはＮＨ₄Ｆによりシリコン基板１０上の薄い酸化膜
４４をエッチングした後、シリコン基板１０をＲＩＥに
よりエッチングする。このとき、多結晶シリコン膜１５
上のＳｉＮ膜４３は、シリコン基板１０をエッチングす
る際のマスクとなるので、ＮＨ₄Ｆ処理により完全にエ
ッチングされない程度に厚いことが必要である。

【００５１】次いで、トレンチ形成時に発生した結晶欠
陥を除去するために、例えば窒素雰囲気或いは不活性ガ
ス雰囲気中で熱処理を行った後、例えば塩化水素或いは
水蒸気を含んだ酸化雰囲気中でトレンチ側壁部を熱酸化
する。このとき、側壁部の多結晶シリコン４６は完全に
酸化されない程度に厚いことが必要である。ここで、フ
ィールド反転を防止するために、トレンチの側壁或いは
トレンチの底に不純物を注入してもよい。その後、図７
（ｇ）に示すように、トレンチを埋め込むように、例え
ばＴＥＯＳガスを用いたＣＶＤ法により酸化膜１２を推
積する。

【００５２】次いで、図８（ｈ）に示すように、多結晶
シリコン膜１５が露出するまで酸化膜１２をエッチバッ
クする。このとき、多結晶シリコン膜１５がエッチバッ
クのストッパとして働く。このエッチバックには、レジ
ストを用いたエッチバックの技術を用いてもよいし、ま
た、ポリッシングを用いてもよい。

【００５３】次いで、図８（ｉ）に示すように、側壁多
結晶シリコン４６を完全に酸化して酸化膜４７を形成す
る。酸化膜４７は多結晶シリコン膜１５の側壁のみなら
ず上面にも形成される。このとき、側壁多結晶シリコン
４６が高濃度に不純物ドープしてあれば、ドープされて
いない多結晶シリコン膜１５よりも非常に酸化され易
い。

【００５４】次いで、図８（ｊ）に示すように、多結晶
シリコン膜１５の表面が露出するまで酸化膜４７を、例
えばＮＨ₄Ｆ処理或いはＲＩＥによりエッチングする。
この後、第１の実施例の工程と同様にしてトランジスタ
が完成する。

【００５５】（実施例３）本発明の素子分離方法を不揮
発性半導体装置（ＮＡＮＤ型ＥＥＰＲＯＭ）に適用した
場合の実施例を示す。図９は２つのＮＡＮＤセル部分を
示す平面図、図１０（ａ）は図９の矢視Ａ−Ａ′断面図
（メモリセル部分）、図１０（ｂ）は図９の矢視Ｂ−
Ｂ′断面図（選択及び周辺トランジスタ部分）、図１１
は図９の矢視Ｃ−Ｃ′断面図である。なお、図９におい
てＭ（Ｍ1 〜Ｍ8 ）はメモリセル、Ｓ（Ｓ1 ，Ｓ2 ）は
選択トランジスタを示している。

【００５６】本実施例においては、浮遊ゲートの側壁部
も浮遊ゲートと制御ゲート間の容量として利用するため
に、カップリング比を大きくでき、かつゲート幅との兼
ね合いによりカップリング比を制御するという特徴を持
つ。また、トレンチ内酸化物のエッチバックを行う際
に、ゲート幅が広い領域では、エッチバックが速く進
み、ゲート幅が狭い領域ではエッチバックが遅く進む。
従って、カップリング比のばらつきは低減される。さら
に、選択及び周辺トランジスタも、制御ゲートとなる多
結晶シリコンを推積する前に浮遊ゲート上の絶縁膜をエ
ッチングすることにより、メモリセルと同一の工程で形
成でき、工程数が削減できる。

【００５７】図１２〜１４を用いて本実施例の製造工程
を説明する。これらの図において、（ａ）はＡ−Ａ′断
面でセル部を示し、（ｂ）はＢ−Ｂ′断面で周辺部を示
している。

【００５８】まず、第１或いは第２の実施例と同様の工
程により素子分離を行う。但し本実施例では、島状の素
子領域を囲むようにトレンチを形成するのではなく、ラ
イン状の素子領域を形成するために、ワード線と直交す
る方向のライン状レジストパターンをマスクに浮遊ゲー
トとなる第１層多結晶シリコン膜を選択エッチングする
と共に、基板を選択エッチングしてライン状にトレンチ
を形成する。

【００５９】次いで、図１２に示すように、例えば１２
ｎｍの熱酸化膜１３を形成後、セル部には浮遊ゲートと
なる第１層多結晶シリコン膜３０を形成し、周辺部には
ゲート電極となる第１層多結晶シリコン膜１５を形成す
る。これらの多結晶シリコン膜３０，１５は同じ膜をパ
ターニングして形成されるものである。続いて、多結晶
シリコン膜３０，１５に、例えば１×１０¹⁸ｃｍ^-3のド
ーピングを行う。さらに、多結晶シリコン膜３０，１５
上の酸化膜を剥離後、シリコン酸化膜或いはＯＮＯ等の
酸化膜３１を例えば２０ｎｍ形成する。

【００６０】次いで、図１３に示すように、フォトリソ
グラフィ工程によりセル部上にフォトレジスト３３を形
成し、レジスト３３で覆われていない周辺ゲート及び選
択ゲート上の酸化膜３１をエッチング除去する。このと
き、周辺部ではゲート電極１５の側部に側壁酸化膜３４
が残存することになる。

【００６１】次いで、図１４に示すように、セル部には
制御ゲートとなる第２層多結晶シリコン膜２９を、周辺
部にはゲート電極となる第２層多結晶シリコン膜２０
を、例えば２００ｎｍ推積する。これらの多結晶シリコ
ン膜２９，２０は形成領域がことなるのみで実質的に同
じ膜である。

【００６２】次いで、ワード線方向のライン状レジスト
パターンをマスクに、第２層多結晶シリコン膜２９（２
０）、酸化膜３１、第１層多結晶シリコン膜３０（１
５）をＲＩＥにより選択エッチングし、ワード線方向に
メモリセル及び選択トランジスタが分離する。そして、
ソース・ドレイン拡散層を形成することによりメモリセ
ルが完成する。

【００６３】（実施例４）次に、本発明の第４の実施例
として、ＥＥＰＲＯＭのメモリセル部分及び周辺回路部
分（Ｖpp系Ｔｒ，ＶM ／Ｖcc系Ｔｒ部；Ｖppは高電圧，
ＶM は中間電圧，Ｖccは電源電圧）を同時に形成するプ
ロセスについて説明する。

【００６４】まず、図１５（ａ）に示すように、ｐ型シ
リコン基板５０に、例えば表面燐濃度１×１０¹⁶ｃｍ^-3
になるように、リソグラフィ工程と組み合わせてｎ型ウ
ェル５１を形成し、次いで例えば表面硼素濃度が３×１
０⁶ｃｍ^-3になるように選択的にｐ型ウェル５２を形成
する。このとき、ｎウェル５１はｐウェル５２よりも深
く形成し、図１５（ａ）に示すようにセル部では２重ウ
ェルとする。

【００６５】次いで、通常のＬＯＣＯＳ工程でフィール
ド酸化膜５３を形成する。その後、各トランジスタのチ
ャネルインプラを行った後、例えば３０ｎｍ厚のＶpp系
Ｔｒのゲート酸化膜５４を形成する。続いて、Ｖpp系Ｔ
ｒ部になるところのみレジスト５５で覆い、他のＴｒ部
及びセル部の酸化膜をエッチング除去する。その後、Ｖ
M 系／Ｖcc系Ｔｒのゲート酸化膜５６及び選択トランジ
スタのゲート酸化膜を例えば１６ｎｍ酸化形成する。

【００６６】次いで、図１５（ｂ）に示すように、Ｖpp
系，ＶM ／Ｖcc選択トランジスタ部をレジストで覆い、
メモリセル部の酸化膜をエッチング除去する。その後、
トンネル酸化膜５７を例えば６〜１０ｎｍ熱酸化により
形成する。

【００６７】次いで、図１６（ｃ）に示すように、第１
層多結晶シリコン膜５８を例えば４００ｎｍ、ＣＶＤＳ
ｉＯ₂膜５８を２００ｎｍ堆積形成する。その後、フォ
トリソグラフィ工程によりトレンチパターンを形成す
る。

【００６８】次いで、図１６（ｄ）に示すように、トレ
ンチ部を絶縁膜６０で埋め込んだ後、全面にＯＮＯ膜６
１を形成し、その上に第２層多結晶シリコン膜６２を例
えば２００ｎｍ堆積する。続いて、第２層多結晶シリコ
ン膜６２上にレジストパターン６３を形成し、周辺Ｔｒ
部及び選択Ｔｒ部になる多結晶シリコン膜６２及びＯＮ
Ｏ膜６１をエッチング除去する。この例では、ＯＮＯ膜
６１上の多結晶シリコン膜６２、ＯＮＯ膜６１をエッチ
ング除去したが、エッチング除去せずに形成することが
できる。このとき、周辺Ｔｒは１層目の多結晶シリコン
膜５８に直接Ａｌを接触できるように、一部２層目の多
結晶シリコン膜６２とＯＮＯ膜６１を除去することが必
要である。また、２層目の多結晶シリコン膜６２を２０
０ｎｍ堆積後、表面を平坦にするため、ポリッシングを
行ってもよい。

【００６９】次いで、図１７（ｅ）に示すように、ＷＳ
ｉ等の低抵抗材料を２層目の多結晶シリコン膜６２に接
触させて堆積する。そして、１，２層目の多結晶シリコ
ン膜５８，６２及びＷＳｉ膜６５，ＯＮＯ膜６１を１つ
のレジストマスク６６で順次エッチングする。そして、
メモリセルの制御ゲート，浮遊ゲート，選択ゲート、周
辺Ｔｒのゲートを形成し、メタライゼーションを行うこ
とにより、図１７（ｆ）に示すような構成が得られる。
なお、図中の６８は層間絶縁膜、６９はＡｌ配線層であ
る。

【００７０】この工程を用いれば、これまで周辺Ｔｒと
セル部Ｔｒを別々の工程でパターンを形成していたが、
これを１つのパターンで形成できる。また、浮遊ゲート
の加工をする必要がなく、トレンチパターンと同時に形
成できる。以上の２点により大幅に工程省略ができ、低
コストでメモリが形成できる。なお、図１８にメモリセ
ル部、周辺部の概略図を示しておく。

【００７１】（実施例５）第１の実施例では、半導体基
板を掘る際にゲート酸化膜のエッジ部を高エネルギーの
粒子が叩くために、ゲート酸化膜の劣化をもたらす可能
性がある。また、トレンチ内に堆積した絶縁物をエッチ
バックする際に、ゲート電極がチャージアップして、ゲ
ート酸化膜の劣化をもたらす可能性がある。この実施例
では、多結晶シリコンが基板と接続されているため、チ
ャージアップによる劣化が起こりにくい。

【００７２】図１９〜２５に本実施例の工程断面図を示
す。図１９〜２５の左側は図９のＤ−Ｄ′断面、右側は
Ｅ−Ｅ′断面に相当している。

【００７３】まず、図１９に示すように、シリコン基板
１０上にゲート酸化膜１３を２種類を形成した後、例え
ば第１層多結晶シリコン膜３０を１００ｎｍ堆積し、例
えばソース部分７１の多結晶シリコン膜３０及び酸化膜
１３を選択的にエッチング除去する。

【００７４】次いで、図２０に示すように、例えば第２
層多結晶シリコン膜３０′を３００ｎｍ、ＣＶＤ−Ｓｉ
Ｏ₂膜１９を２００ｎｍ堆積する。このとき、２層目の
多結晶シリコン膜３０′は１層目の多結晶シリコン膜３
０及び基板１０と電気的に接触して形成でき、今後のプ
ロセスにかかるチャージアップダメージはこの接触部分
で基板１０にチャージが放出されるため、ダメージがな
くなる。

【００７５】以下の工程は、図２１〜２５に示すよう
に、これまで述べた工程と同様にすればよい。なお、図
中の３７は制御ゲートとなる多結晶シリコン膜２９の上
に形成されて該膜２９をパターニングする際に用いる絶
縁膜である。

【００７６】（実施例６）本実施例も酸化膜に印加され
るダメージを低減させる方法である。図２６，２７に工
程断面図を示す。この図は図９のＤ−Ｄ′断面に相当す
る。

【００７７】これまでの実施例では、基板上に酸化膜
（ゲート酸化膜），多結晶シリコン膜，ＳｉＯ₂ＣＶＤ
膜の３層であったが、本実施例ではさらに１層導電層を
形成して計５層に形成する。

【００７８】即ち、図２６（ａ）に示すように基板１０
上にゲート酸化膜１３を介して第１層多結晶シリコン膜
１５を堆積した後、その上に絶縁膜３９を介して多結晶
シリコン膜３８を堆積し、その上にＣＶＤ−ＳｉＯ₂膜
１９を堆積する。次いで、図２６（ｂ）に示すように、
絶縁膜１９上に設けたレジストパターン（図示せず）を
マスクに１９〜１１を選択エッチングしてトレンチ１１
を形成する。

【００７９】次いで、図２７（ｃ）に示すように、絶縁
膜１２の堆積及びエッチバックにより、トレンチ１１内
に絶縁膜１２を埋め込み形成する。本実施例では、上層
の導電膜がエッチバック時など、チャージアップはする
が、下層までチャージアップしないため、トンネル酸化
膜等のゲート酸化膜１３が劣化することはない。

【００８０】次いで、図２７（ｄ）に示すように、多結
晶シリコン膜３８，絶縁膜３９を除去する。その後は、
これまで述べたのと同様の工程を経て形成される。

【００８１】本実施例では、先の実施例と同様の効果が
得られるのは勿論のこと、フォトリソグラフィのマスク
数を増やすことなく、チャージアップダメージを回避す
ることができる。

【００８２】なお、以上に述べた実施例は、ＮＡＮＤセ
ル型ＥＥＰＲＯＭを中心にしたものであるが、これに限
定されるものではなく、広く半導体デバイスに適用する
ことができる。

【００８３】（実施例７）図２８（ａ）は本発明の第７
の実施例を示す平面図、図２８（ｂ）は（ａ）の矢視Ａ
−Ａ′断面図である。

【００８４】この実施例では、トレンチ分離の側面及び
状面の一部に埋込みｎ⁺拡散層を形成してソース８１及
びドレイン８２を形成し、前の実施例と同様の工程で浮
遊ゲート３０、制御ゲート２９を形成している。これら
のアレイは図２９（ａ）又は（ｂ）のようにＳＧ（又は
ＳＴ）で示した選択ゲートを介して形成される。動作は
従来と同様である。

【００８５】また、図３０は本実施例の変形例であり、
（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図
を示している。基本的には図２８と同様であるが、トレ
ンチ側面のみを埋込みｎ⁺層にしている点が異なる。

【００８６】このような構造であれば、埋込みｎ⁺層の
領域を縮小することができ、かつ浮遊ゲートの側面を多
結晶シリコン間容量に用いているため、低電圧で書き込
みを行うことができる。

【００８７】

【発明の効果】以上詳述したように本発明によれば、ゲ
ート電極のスリット幅がそのまま素子分離幅となる、い
わゆる自己整合で形成されるために、各トランジスタ間
の距離を縮小でき、高集積化が可能となる。また、素子
領域の端の部分に角ができることはなく、高耐圧の酸化
膜が形成できる。さらに、ゲート電極に側壁を形成する
ことにより、トレンチを掘る際に酸化膜エッジ部が保護
されるため、絶縁耐圧の劣化が生じることはない。ま
た、側壁の下には、ゲート絶縁膜よりも薄い酸化膜が形
成されているので、トレンチ内に埋め込んだ絶縁物をエ
ッチングする際に生じる、ゲート電極のチャージアップ
に起因する酸化膜の絶縁破壊あるいは信頼性の低下は、
このゲート酸化膜よりも薄い酸化膜で起こるために、ゲ
ート酸化膜への損傷が低減される。

【００８８】また、不揮発性半導体記憶装置について、
上記素子分離方法を適用した場合については、トレンチ
内に埋め込んだ絶縁物をエッチバックする際に、ガスの
供給律速となるため、エッチングレートはその素子分離
幅に大きく依存する。例えば、トレンチ幅が狭い（即ち
ゲート幅が広い）場合にはエッチングレートが速くなる
ため、浮遊ゲート側壁部の浮遊ゲート・制御ゲート間容
量が増大する。また、トレンチ幅が広い場合には逆にな
る。これにより、半導体基板内のカップリング比のばら
つきが低減される。

【００８９】また、ゲート幅に対応して浮遊ゲート側壁
部の面積を調節することによりカップリング比が制御で
きる。さらに、周辺回路用トランジスタ、及び選択トラ
ンジスタはメモリセルと同一のプロセスで形成できるた
め、工程数が削減できる利点がある。

【図面の簡単な説明】

【図１】第１の実施例に係わるＭＯＳトランジスタの素
子構造を示す平面図。

【図２】図１の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図。

【図３】第１の実施例の製造工程を示す断面図。

【図４】第１の実施例の製造工程を示す断面図。

【図５】第１の実施例の製造工程を示す断面図。

【図６】第２の実施例の製造工程を示す断面図。

【図７】第２の実施例の製造工程を示す断面図。

【図８】第２の実施例の製造工程を示す断面図。

【図９】第３の実施例に係わるＥＥＰＲＯＭの素子構造
を示す平面図。

【図１０】図９の矢視Ａ−Ａ′，Ｂ−Ｂ′断面図。

【図１１】図９の矢視Ｃ−Ｃ′断面図。

【図１２】第３の実施例の製造工程を示す断面図。

【図１３】第３の実施例の製造工程を示す断面図。

【図１４】第３の実施例の製造工程を示す断面図。

【図１５】第４の実施例の製造工程を示す断面図。

【図１６】第４の実施例の製造工程を示す断面図。

【図１７】第４の実施例の製造工程を示す断面図。

【図１８】第４の実施例におけるメモリセル部及び周辺
部の構成を示す断面図。

【図１９】第５の実施例の製造工程を示す断面図。

【図２０】第５の実施例の製造工程を示す断面図。

【図２１】第５の実施例の製造工程を示す断面図。

【図２２】第５の実施例の製造工程を示す断面図。

【図２３】第５の実施例の製造工程を示す断面図。

【図２４】第５の実施例の製造工程を示す断面図。

【図２５】第５の実施例の製造工程を示す断面図。

【図２６】第６の実施例の製造工程を示す断面図。

【図２７】第６の実施例の製造工程を示す断面図。

【図２８】第７の実施例を示す平面図と断面図。

【図２９】第７の実施例における等価回路図。

【図３０】第７の実施例の変形例を示す平面図と断面
図。

【図３１】従来のトレンチ素子分離の問題点を示す図。

【符号の説明】

１０…ｎ型シリコン基板１１…素子分離用溝（トレンチ）１２…埋め込み絶縁膜１３…ゲート絶縁膜１５…第１層導電膜からなるゲート電極１７…素子分離領域１８…素子領域１９…ＣＶＤ絶縁膜２０…第２層導電膜からなるゲート電極２１…ゲート電極コンタクト２２…ソース・ドレイン電極２３…ソース・ドレイン拡散層２４…層間絶縁膜２９…第２層導電膜からなる制御ゲート３０…第１層導電膜からなる浮遊ゲート３１…ゲート絶縁膜

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/76 29/78 Ｈ０１Ｌ 29/78 ３０１Ｒ (72)発明者丸山徹神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者渡部浩神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者ヘミンク・ゲルトヤン神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体基板に島状の素子形成領域を囲むよ
うに形成された素子分離用溝と、この溝内に埋め込まれ
た素子分離用絶縁膜と、前記基板の素子形成領域上の一
部にゲート絶縁膜を介して形成され、且つ両端が前記素
子分離用溝とセルフアラインで形成された第１層導電膜
と、この第１層導電膜及び前記素子分離用絶縁膜上に形
成された第２層導電膜とを具備してなることを特徴とす
る半導体装置。
【請求項２】半導体基板上にゲート絶縁膜を介して第１
層導電膜を形成する工程と、島状パターンをマスクに第
１層導電膜を選択エッチングし、且つ基板を選択エッチ
ングして素子分離用溝を形成する工程と、前記素子分離
用溝内に絶縁膜を埋め込む工程と、次いで全面に第２層
導電膜を形成する工程と、第１層導電膜上を通るライン
状パターンをマスクに第２層導電膜及び第１層導電膜を
選択エッチングする工程とを含むことを特徴とする半導
体装置の製造方法。
【請求項３】半導体基板上にトンネル絶縁膜を介して第
１層導電膜からなる浮遊ゲートを形成し、この浮遊ゲー
ト上にゲート絶縁膜を介して第２層導電膜からなる制御
ゲートを形成して電気的書き換え可能な不揮発性メモリ
セルを構成し、このメモリセルをマトリックス配置した
半導体装置において、前記基板にメモリセルを分離するための素子分離用溝が
形成され、この溝内に素子分離用絶縁膜が埋め込み形成
され、前記浮遊ゲートの対向する２辺は前記素子分離用
溝とセルフアラインで形成され、残りの２辺は前記制御
ゲートとセルフアラインで形成されてなることを特徴と
する半導体装置。
【請求項４】半導体基板上に電気的書き替え可能な不揮
発性メモリセルをマトリックス配置してなる半導体装置
の製造方法において、半導体基板上にトンネル絶縁膜を介して浮遊ゲートとな
る第１層導電膜を形成する工程と、ライン状パターンを
マスクに第１層導電膜及びトンネル絶縁膜を選択エッチ
ングし、且つ基板を選択エッチングして素子分離用溝を
形成する工程と、前記素子分離用溝内に絶縁膜を埋め込
む工程と、次いで全面にゲート絶縁膜を介して制御ゲー
トとなる第２層導電膜を形成する工程と、第１の導電膜
のライン状パターンと交差する第２のライン状パターン
をマスクに第２層導電膜及び第１層導電膜を選択エッチ
ングする工程とを含むことを特徴とする半導体装置の製
造方法。
【請求項５】前記埋め込み絶縁膜の上面は、前記基板表
面より高く第１層導電膜上面より低いことを特徴とする
請求項１又は３に記載の半導体装置。
【請求項６】第１層導電膜の選択エッチング後で素子分
離用溝の選択エッチング前に、前記基板上の第１層導電
膜に近接した領域に第１層導電膜下の絶縁膜よりも薄い
絶縁膜を形成し、この絶縁膜上に第１層導電膜と導通し
た導電性材料を形成することを特徴とする請求項２又は
４に記載の半導体装置の製造方法。