JPH08180672A - 強誘電体キャパシタメモリセルおよび半導体記憶装置 - Google Patents

強誘電体キャパシタメモリセルおよび半導体記憶装置

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JPH08180672A
JPH08180672A JP6322741A JP32274194A JPH08180672A JP H08180672 A JPH08180672 A JP H08180672A JP 6322741 A JP6322741 A JP 6322741A JP 32274194 A JP32274194 A JP 32274194A JP H08180672 A JPH08180672 A JP H08180672A
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Abstract

(57)【要約】 【目的】 強誘電体キャパシタを用いた不揮発性半導体
装置のメモリセルを提供する。 【構成】 ＮチャネルＭＯＳＦＥＴ１６およびＰチャネ
ルＭＯＳＦＥＴ２０よりなる第１の反転回路と、Ｎチャ
ネルＭＯＳＦＥＴ１８およびＰチャネルＭＯＳＦＥＴ２
２からなる第２の反転回路とから構成される双安定記憶
素子において、第１の反転回路の入力に一端が結合さ
れ、かつ固定電位Ｖcpに他端が結合される第１の強誘電
体キャパシタ３６と第２の反転回路の入力に一端が結合
され、かつ固定電位Ｖcpに他端が結合される第２の強誘
電体キャパシタとでメモリセルが構成される。固定電位
Ｖcpは外部から任意の値に変化させることが可能である
ため、強誘電体キャパシタ３６および３８に印加される
電界の強度を任意の値に設定することが可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、強誘導体キャパシタメ
モリセルおよびそのようなメモリセルを含む半導体記憶
装置に関し、特に強誘電体の分極方向により情報を記憶
するメモリセルおよびそのようなメモリセルを含む半導
体記憶装置に関する。
【０００２】
【従来の技術】通常使用される半導体記憶装置は、多く
の場合ダイナミック型ＲＡＭ（以下、ＤＲＡＭ）、また
はスタティック型ＲＡＭ（以下、ＳＲＡＭ）である。
【０００３】この区別は、一般にＲＡＭを構成している
メモリセルの構造による。ＤＲＡＭのメモリセルの場合
には、半導体基板上に形成されたコンデンサにデータが
蓄積される。１つのトランジスタが、データの読出ある
いは書込を行なう配線であるビット線と、１つのコンデ
ンサとを選択的に結合する。以上のような１トランジス
タ／１キャパシタという簡単な構成のために、ＤＲＡＭ
のメモリセルが小面積で高密度に集積化するのに適して
いる。
【０００４】一方、ＤＲＡＭでは、情報電荷が半導体基
板上のコンデンサに蓄積されており、この電荷は種々の
リークにより徐々に失われていくので、記憶された情報
が失われる前にデータを一端読出して再度書込むリフレ
ッシュ動作を周期的に行なう必要がある。
【０００５】ＳＲＡＭは、リフレッシュする必要のない
メモリセルを含んでいる点がＤＲＡＭと相違する。ＳＲ
ＡＭのセルは、通常双安定フリップフロップとして構成
した数個のトランジスタを含んでいる。このフリップフ
ロップの２つの状態を用いて２進データの２つの異なる
レベルを記憶する。
【０００６】ＳＲＡＭのセルは、数個のトランジスタを
含むため、ＤＲＡＭセルより大きく、したがって半導体
チップ上に高密度に実装することができない。
【０００７】他方、ＳＲＡＭは高速に動作するとともに
リフレッシュ処理用の論理回路を必要としない。
【０００８】ＤＲＡＭもＳＲＡＭも高速な書込、読出が
できるという利点を有するものの、不揮発性である欠点
を有する。すなわち、電源をメモリから切るとデータが
消失してしまう。
【０００９】ＤＲＡＭの場合、メモリセル内のコンデン
サに蓄積された電荷がリーク電流等により消失していく
ため、記憶情報も失われることになる。
【００１０】ＳＲＡＭの場合、メモリセル内のフリップ
フロップ状態を保持する電圧が０に低下するため、フリ
ップフロップがそのデータを消失する。
【００１１】ＤＲＡＭやＳＲＡＭは以上のような欠点を
有するため、プログラムや長期的に保存したいデータの
記憶には不適である。
【００１２】このような欠点を克服するために、いわゆ
る不揮発性半導体メモリが開発され、種々の原理が提案
されている。
【００１３】その中でも、いわゆるＥＥＰＲＯＭ（Elec
trically Erasable and Programmable Read Only Memor
y ）は、電気的に記憶情報を書込あるいは消去できる点
で優れている。
【００１４】しかし、書込／消去には薄い絶縁膜を通し
たトンネル電流を用いたフローティングゲート中への電
子の注入、引抜きを行なうため、高電圧を発生する回路
をチップ上に搭載する必要がある。また、選択トランジ
スタやトンネル領域が必要で、その分セルサイズが大き
くなるという欠点がある。
【００１５】これに対してＰＺＴ（ＰｂＺｒＴｉＯ3 ）
等の強誘電体で容量を形成し、分極の向きによる容量の
充放電特性の変化を利用して不揮発な記憶を行なうこと
が可能である。
【００１６】図１４に、公開特許公報昭６４−６６８９
９に記載された強誘電体キャパシタを利用したメモリセ
ルの回路図を示す。
【００１７】メモリセル１０は、第１および第２の部分
１２および１４を備える。第１部分１２は揮発性メモリ
を備え、第２部分１４は第１部分に結合された強誘電体
装置を含む回路を備えている。
【００１８】第１部分１２は２個のＮチャネルＭＯＳＦ
ＥＴ１６、１８と２個のＰチャネルＭＯＳＦＥＴ２０、
２２からなるフリップフロップを含む。
【００１９】通常動作時には、トランジスタ３２および
３４はオフしており、第１部分１２と第２部分１４は電
気的に切離されている。これにより、第１部分１２は完
全に通常のＳＲＡＭメモリセルとして動作する。さら
に、トランジスタ４０と４２は、オン状態となっており
強誘電体コンデンサ３６と３８を直流ノイズ等から保護
している。
【００２０】第１部分１２の記憶情報を、第２の部分１
４に転記する場合は、トランジスタ４０および４２はオ
フ状態となり、トランジスタ３２および３４がオン状態
となる。このときの動作を説明するために、図１４中の
ノードＡは“Ｈ”レベル、すなわち、電位Ｖccであり、
ノードＢは“Ｌ”レベル、すなわち接地電位であるとす
る。
【００２１】また、初期状態として強誘電体キャパシタ
は図１４中の点線の方向に分極しているものとする。つ
まり、この分極の方向は上記ノードＡおよびＢの電位に
より分極される方向とは逆向きである。
【００２２】さて、転記動作の初期状態ではＣＬＫ２が
接地電位であるため、トランジスタ３２がオンすると強
誘電体キャパシタ３６は点線矢印の分極方向を実線矢印
の方向に変化させる。
【００２３】この様子を図１５に示した電界Ｅと分極Ｐ
のグラフ上で説明する。強誘電体キャパシタ３６の分極
はａの状態にある。ここで電界が印加されることでｄの
状態に移ることになる。
【００２４】一方、トランジスタ３４がオンしただけで
はキャパシタ３８の分極方向は対向電極間には電界が加
わらないため、点線矢印から変化しない。
【００２５】そこで、次にＣＬＫ２を“Ｈ”レベルに変
化させる。このとき、キャパシタ３６の状態は、図１５
中のｄの状態からｃの状態に変化する。一方、キャパシ
タ３８はｃの状態からｂの状態に変化する。
【００２６】最後に、ＣＬＫ２が再び接地電位に戻り、
キャパシタ３８はｂの状態からａの状態に変化する。
【００２７】以上の動作で、強誘電体キャパシタ３６、
３８は、それぞれ初期状態とは反対の方向に分極するこ
とになる。
【００２８】第２部分の記憶情報を第１部分にリストア
する場合には種々の方法があるが、以下にその一例を述
べる。
【００２９】まず、トランジスタ２４および２６をオン
して、ビットアレイ２８、３８と接続することでノード
ＡおよびＢを予め接地電位にしておく。
【００３０】次に、トランジスタ２４、２６をオフとし
ＣＬＫ１を接地電位とした状態で、トランジスタ３２と
３４をオンさせＣＬＫ２を接地電位から電源電位まで上
昇させる。
【００３１】このとき、キャパシタ３６では分極の方向
と逆向きに電圧が印加される。図１６に示したように、
分極の方向と逆向きに電圧を印加した場合は、その逆の
場合よりも大きな電流が流れる。したがって、ノードＡ
の電位は、ノードＢの電位よりも上昇する。この時点
で、ＣＬＫ１を接地電位から電源電位まで上昇させる
と、ノードＡが“Ｈ”レベル、ノードＢが“Ｌ”レベル
で安定化する。
【００３２】以上のように、従来例では必要なときのみ
強誘電体キャパシタの分極方向を変化させるので、強誘
電体膜の疲労が少ない。
【００３３】
【発明が解決しようとする課題】従来の強誘電体キャパ
シタを用いたメモリセルは、強誘電体の分極疲労を緩和
するため、回路構成が複雑化している。しかも、複数の
タイミング信号により動作を制御するため、周辺回路も
複雑化する。
【００３４】したがって、本発明の目的は強誘電体キャ
パシタを用いた不揮発性半導体記憶装置のメモリセルを
提供することである。
【００３５】本発明の別の目的は、強誘電体キャパシタ
を不揮発性メモリセルに用いた場合に、その記憶情報を
単純な回路動作で、かつ高精度に読出すことが可能な半
導体記憶装置を提供することである。
【００３６】本発明のさらに別の目的は、上記強誘電体
キャパシタを用いたメモリセルを有する不揮発性メモリ
を、従来、他の不揮発性メモリ、あるいは揮発性メモリ
を用いられていた回路に応用し、不揮発性メモリの動作
の単純化や電源立下げごとに失われていた記憶情報を不
揮発性とする回路を提供することである。
【００３７】
【課題を解決するための手段】請求項１記載の強誘電体
キャパシタメモリセルは、入力および出力を有する第１
の反転回路と第１の反転回路の入力および出力にそれぞ
れ結合された出力および入力を有する第２の反転回路と
からなる双安定記憶素子と、固定電位を発生する電源
と、第１の反転回路の入力に一端が結合され、かつ固定
電位に他端が結合される第１の強誘電体キャパシタと、
第２の反転回路の入力に一端が結合され、かつ固定電位
に他端が結合される第２の強誘電体キャパシタとを備え
る。
【００３８】請求項２記載の強誘電体キャパシタメモリ
セルは、入力および出力を有する第１の反転回路と第１
の反転回路の入力および出力にそれぞれ結合された出力
および入力を有する第２の反転回路とからなる双安定記
憶素子と、第１の反転回路に入力に一端が結合され、か
つ第２の反転回路の入力に他端が結合される強誘電体キ
ャパシタとを備える。
【００３９】請求項３記載の半導体装置は、複数のメモ
リセルを配列したメモリセルアレイと、外部入力アドレ
ス信号に応じてメモリセルアレイ中の１つのセルの情報
の読出あるいは書込を行なう手段と、上記メモリセルと
同等の構造を有する複数のメモリセルからなる予備メモ
リセルアレイと、入力アドレス信号が上記メモリセルア
レイ中の不良セルに相当する場合、予備メモリセルアレ
イ中の対応するセルの情報の読出あるいは書込を行なう
手段と、対応するセルの情報の読出あるいは書込手段の
動作プログラムを記憶する手段とを備え、上記動作プロ
グラムを記憶する手段は、入力および出力を有する第１
の反転回路と第１の反転回路の入力および出力にそれぞ
れ結合された出力および入力を有する第２の反転回路と
からなる双安定記憶素子と、固定電位を発生する電源
と、第１の反転回路の入力に一端が結合され、かつ固定
電位に他端が結合される第１の強誘電体キャパシタと、
第２の反転回路の入力に一端が結合され、かつ固定電位
に他端が結合される第２の強誘電体キャパシタとを含
む。
【００４０】請求項４記載の半導体装置は、複数のメモ
リセルを配列したメモリセルアレイと、外部入力アドレ
ス信号に応じてメモリセルアレイ中の１つのセルの情報
の読出あるいは書込を行なう手段と、上記メモリセルと
同等の構造を有する複数のメモリセルからなる予備メモ
リセルアレイと、入力アドレス信号が上記メモリセルア
レイ中の不良セルに相当する場合、予備メモリセルアレ
イ中の対応するセルの情報の読出あるいは書込を行なう
手段と、対応するセルの情報の読出あるいは書込手段の
動作プログラムを記憶する手段とを備え、上記動作プロ
グラムを記憶する手段は、入力および出力を有する第１
の反転回路と第１の反転回路の入力および出力にそれぞ
れ結合された出力および入力を有する第２の反転回路と
からなる双安定記憶素子と、第１の反転回路の入力に一
端が結合され、かつ第２の反転回路の入力に他端が結合
される強誘電体キャパシタとを含む。
【００４１】請求項５記載の半導体記憶装置は、複数の
メモリセルを配列したメモリセルアレイを備え、上記メ
モリセルの各々は、入力および出力を有する第１の反転
回路と、第１の反転回路の入力および出力にそれぞれ結
合された出力および入力を有する第２の反転回路とから
なる双安定記憶素子と、固定電位を発生する電源と、第
１の反転回路の入力に一端が結合され、かつ固定電位に
他端が結合される第１の強誘電体キャパシタと、第２の
反転回路の入力に一端が結合され、かつ固定電位に他端
が結合される第２の強誘電体キャパシタとを含む。
【００４２】請求項６記載の半導体記憶装置は、複数の
メモリセルを配列したメモリセルアレイを備え、上記メ
モリセルの各々は、入力および出力を有する第１の反転
回路と第１の反転回路の入力および出力にそれぞれ結合
された出力および入力を有する第２の反転回路とからな
る双安定記憶素子と、第１の反転回路の入力に一端が結
合され、かつ第２の反転回路の入力に他端が結合される
強誘電体キャパシタとを含む。
【００４３】請求項７記載の半導体記憶装置は、複数の
メモリセルを配列したメモリセルアレイと、外部入力ア
ドレス信号に応じて、上記メモリセルアレイ中の１つの
セルの情報の読出、書込を行なう手段と、セル情報の読
出、書込を行なう手段に疑似アドレス信号を送り、情報
の書込、読出を行ない、メモリセルの良／不良のセルフ
テストを行なう手段と、メモリセルと同等の構造を有す
る複数のメモリセルからなる予備メモリセルアレイと、
上記セルフテストの結果により、メモリセルアレイ中の
不良セルのアドレスと予備メモリセルアレイ中の置換す
るメモリセルのアドレスとの対応を決定する手段と、不
良セルのアドレスと置換する予備メモリセルアレイ中の
メモリセルのアドレスとの対応を記憶する手段とを備
え、上記アドレスの対応を記憶する手段は、メモリセル
として、入力および出力を有する第１の反転回路と第１
の反転回路の入力および出力にそれぞれ結合された出力
および入力を有する第２の反転回路とからなる双安定記
憶素子と、固定電位を発生する電源と、第１の反転回路
の入力に一端が結合され、かつ固定電位に他端が結合さ
れる第１の強誘電体キャパシタと、第２の反転回路の入
力に一端が結合され、かつ固定電位に他端が結合される
第２の強誘電体キャパシタとを含み、アドレスの対応を
記憶する手段の記憶情報に基づいて、入力アドレス信号
がメモリセルアレイ中の不良セルに相当する場合、予備
メモリセルアレイ中の対応するセルの情報の読出、書込
を行なう手段とをさらに備える。
【００４４】請求項８記載の半導体記憶装置は、複数の
メモリセルを配列したメモリセルアレイと、外部入力ア
ドレス信号に応じてメモリセルアレイ中の１つのセルの
情報の読出、書込を行なう手段と、前記情報の読出、書
込を行なう手段に疑似アドレス信号を送り、情報の書
込、読出を行ない、メモリセルの良／不良のセルフテス
トを行なう手段と、上記メモリセルと同等の構造を有す
る複数のメモリセルからなる予備メモリセルアレイと、
セルフテストの結果により、前記メモリセルアレイ中の
不良セルのアドレスと予備メモリセルアレイ中の置換す
るメモリセルのアドレスとの対応を決定する手段と、不
良セルのアドレスと置換する予備メモリセルアレイ中の
メモリセルのアドレスとの対応を記憶する手段とを備
え、上記アドレスの対応を記憶する手段は、メモリセル
として入力および出力を有する第１の反転回路と前記第
１の反転回路の入力および出力にそれぞれ結合された出
力および入力を有する第２の反転回路とからなる双安定
記憶素子と、第１の反転回路の入力に一端が結合され、
かつ第２の反転回路の入力に他端が結合される強誘電体
キャパシタとを含み、上記アドレスの対応を記憶する手
段の記憶情報に基づいて、入力アドレス信号がメモリセ
ルアレイ中の不良セルに相当する場合、予備メモリセル
アレイ中の対応するセルの情報の読出、書込を行なう手
段とをさらに備える。
【００４５】請求項９記載の強誘電体キャパシタメモリ
セルは、一端が各々第１の電位に接続されている１対の
第１および第２の強誘電体キャパシタと、第１および第
２の強誘電体キャパシタを互いに相補的な方向に分極さ
せる手段と、第１および第２の定電流源が直列に接続
し、両定電流源の接続点と第１の強誘電体キャパシタの
他端とが接続する第１の経路と、第３および第４の定電
流源が直列に接続し、両定電流源の接続点と第２の強誘
電体キャパシタの他端とが接続する第２の経路とを備
え、第１および第２の経路は、両経路中の第２および第
４の定電流源を流れる電流値を等しく維持する手段とを
含み、第１および第２の定電流源の接続点の電位と第３
および第４の定電流源の接続点の電位との差を読出す手
段とをさらに備える。
【００４６】請求項１０記載の強誘電体キャパシタメモ
リセルは、請求項９記載の強誘電体キャパシタメモリセ
ルの構成において、第１の経路と第２の経路を流れる電
流値を等しく維持する手段は、２つのＭＯＳＦＥＴが対
となったカレントミラー回路であり、その１つの出力端
は、第１および第２の定電流源の接続点に接続し、他の
１つの出力端は、第３および第４の定電流源の接続点に
接続する。
【００４７】
【作用】請求項１記載の強誘電体キャパシタメモリセル
は、双安定記憶素子の記憶状態に応じて、強誘電体キャ
パシタの分極方向が第１または第２の方向に変化する。
【００４８】また、固定電位の値を適宜選択すること
で、上記強誘電体キャパシタに印加される電界強度を変
化させ得る。
【００４９】請求項２記載の強誘電体キャパシタメモリ
セルは、双安定記憶素子の記憶状態に応じて、強誘電体
キャパシタの分極方向が第１または第２の方向に変化す
る。
【００５０】請求項３記載の半導体記憶装置において
は、メモリセルアレイ中の不良メモリセルの代替に、予
備メモリセルアレイ中のメモリセルの読出、書込を行な
うプログラムが、請求項１記載のメモリセルを有する記
憶手段に記憶されている。
【００５１】請求項４記載の半導体記憶装置において
は、メモリセルアレイ中の不良メモリセルの代替に、予
備メモリセルアレイ中のメモリセルの読出、書込を行な
うプログラムが、請求項２記載のメモリセルを有する記
憶手段に記憶されている。
【００５２】請求項５記載の半導体記憶装置において
は、主記憶装置中の記憶情報の一部が、請求項１記載の
メモリセルからなるメモリセルアレイ中に記憶されてお
り、中央処理装置からアクセスされる。
【００５３】請求項６記載の半導体記憶装置において
は、主記憶装置中の記憶情報の一部が、請求項２記載の
メモリセルからなるメモリセルアレイ中に記憶されてお
り、中央処理装置からアクセスされる。
【００５４】請求項７記載の半導体記憶装置において
は、メモリセルアレイ中でセルフテストにより不良と判
定されたメモリセルのアドレスと、それを置換する予備
メモリセルアレイ中のメモリセルのアドレスの対応が、
請求項１記載のメモリセルからなる記憶手段により記憶
されている。
【００５５】請求項８記載の半導体記憶装置において
は、メモリセルアレイ中でセルフテストにより不良と判
定されたメモリセルのアドレスと、それを置換する予備
メモリセルアレイ中のメモリセルのアドレスの対応が、
請求項２記載のメモリセルからなる記憶手段により記憶
されている。
【００５６】請求項９記載の強誘電体キャパシタメモリ
セルでは、相補的な分極方向を有する第１および第２の
強誘電体キャパシタにより記憶されている記憶情報を、
両者に定電流を流したときの充電特性の差により生じる
電位差を増幅することで読出動作が行なわれる。
【００５７】請求項１０記載の強誘電体キャパシタメモ
リセルでは、請求項９記載の強誘電体キャパシタメモリ
セルの構成において、２つの対をなすＭＯＳＦＥＴによ
るカレントミラー回路により、第１および第２の強誘電
体キャパシタの接続する第１および第２の経路に等しい
値の定電流が流される。
【００５８】
【実施例】図１は、本発明の第１の実施例のメモリセル
の構成を示す回路図である。
【００５９】図１のメモリセルは、従来例と同様、２個
のＮチャネルＭＯＳＦＥＴ１６、１８と２個のＰチャネ
ルＭＯＳＦＥＴ２０、２２とからなるフリップフロップ
を含む。
【００６０】ＰチャネルＭＯＳＦＥＴ２０とＮチャネル
ＭＯＳＦＥＴ１６とからなるインバータの出力と第１の
強誘電体キャパシタ３８の一端が結合し、その他端は固
定電位Ｖcpと結合する。
【００６１】一方、ＰチャネルＭＯＳＦＥＴ２２とＮチ
ャネルＭＯＳＦＥＴ１８とからなるインバータの出力
と、第２の強誘電体キャパシタ３６の一端が結合し、そ
の他端は固定電位Ｖcpと結合する。
【００６２】図３は第１の実施例の動作を示す図であ
る。本実施例では、図１中のノードＡとＢとの間に高誘
電体材料からなるコンデンサを配置しており、その対向
電極は固定電位Ｖcpに接続されている。強誘電体キャパ
シタは、ワード線ＷＬの電位を“Ｈ”レベルとし、トラ
ンジスタ２４および２６をオンとすることで、固定電位
に対して互いに相補的な電位のデータ線Ｄおよび／Ｄに
より書込まれた“Ｈ”レベルか“Ｌ”レベルかの情報に
より分極方向を変化させる。この分極は電源を絶った後
も保持される。
【００６３】再度、電源を立上げるときには、この保持
された分極のために、電源電位投入後のノードＡとＢの
電位上昇の度合が違ってくる。
【００６４】たとえば、前電源投入中にノードＡに
“Ｈ”レベルが、ノードＢに“Ｌ”レベルが書込まれて
いたとすると、電源再投入時にノードＡは図１４におい
て電極の向きと同じ方向に電圧が印加される場合に相当
し、電流が流れる量が少ないので、電位上昇の大きな方
向に、ノードＢは、ノードＡとは反対に電流が流れる量
が多いので、電位上昇の小さな方向に分極していること
になる。このことにより、ノードＡとＢで電位上昇に相
違が生じる。このアンバランスにより、双安定素子がよ
り電位を増幅させる方向に働くため、前回保持されてい
た情報がそのまま再生される。
【００６５】図３の下段に本実施例における電源投入時
の波形を示している。ノードＡおよびＢには前電源投入
中にノードＡに“Ｈ”レベルが、ノードＢに“Ｌ”レベ
ルが書込まれていたとする。電源電位の上昇とともにノ
ードＡとＢの間に電位差が生じる。その後も電源電位が
上昇していくに従い、双安定素子が増幅を開始し、ノー
ドＡとノードＢはそれぞれ電源電位および接地電位に向
かって増幅される。
【００６６】したがって、本構成によるメモリセルは再
書込の必要がない。しかも、この場合、たとえば、固定
電位Ｖcpの値として、電源電位Ｖccの半分の値を取るこ
ととすると、強誘電体キャパシタ３６および３８にかか
る電圧は、どちらもＶcc／２となり、従来例の半分にで
きる。したがって、強誘電体キャパシタの疲労特性が大
幅に改善される。
【００６７】なお、このメモリセルは、いわゆるＣＭＯ
Ｓ型セルであるが、ＮＭＯＳ負荷型セルや抵抗負荷型セ
ルでも同様の効果が得られる。
【００６８】図４は、第１の実施例のパターン例を示す
図である。図４中、（ｂ）はパターンの平面図、（ａ）
は（ｂ）のＤ−Ｄ′断面の断面図である。
【００６９】ＰチャネルＭＯＳＦＥＴ２０、２２および
ＮチャネルＭＯＳＦＥＴ１６、１８のドレイン同士を各
々接続し、出力ノード１０４および１０６として引出さ
れる配線が、強誘電体キャパシタ３６、３８の下部電極
１１６および１１８をそれぞれ兼ねている。
【００７０】その配線の上に強誘電体膜が形成されパタ
ーニングされて、キャパシタ３６、３８中のそれぞれ誘
電体膜１１２および１１４となる。さらに、その上から
上部電極１１０が形成され、その電極金属が同時に配線
１０８として固定電位Ｖcpに結合される。
【００７１】図２は第２の実施例を示す。本実施例では
第１の実施例に対して分極の対向電極が固定電位に接続
されておらず、キャパシタの両電極はそれぞれ対向ノー
ドに接続されている。メモリセル中の記憶情報が、頻繁
に書換えられない用途に用いられる場合や、電源電圧が
十分に低い状態で用いられる場合には、第１の実施例よ
りも簡単な構成で第１の実施例と同様の効果が得られ
る。
【００７２】たとえば、前電源投入時中にノードＡに
“Ｈ”レベルが、ノードＢに“Ｌ”レベルが書込まれて
いたとすると、再投入時にノードＡが電位上昇のしやす
い方向に、ノードＢが電位上昇の起こりにくい方向に分
極しているため、ノードＡとＢで電位上昇に相違が生じ
る。このアンバランスにより、双安定素子がより電位を
増幅される方向に働くため、前回保持されていた情報は
そのまま再生される。したがって、本構成によるメモリ
セルでは再書込の必要がない。
【００７３】なおこのメモリセルも、いわゆるＣＭＯＳ
型セルであるが、ＮＭＯＳ負荷型セルや抵抗負荷型セル
でも同様の効果が得られる。
【００７４】図５は、第２の実施例のパターンの例を示
す図である。図５中、（ｂ）はパターンの平面図、
（ａ）は（ｂ）のＤ−Ｄ′断面の断面図である。
【００７５】ＰチャネルＭＯＳＦＥＴ２０およびＮチャ
ネルＭＯＳＦＥＴ１６のドレイン同士を接続し、出力ノ
ード１０４として引出される配線が、強誘電体キャパシ
タの下部電極１１７を兼ねている。
【００７６】その配線の上に強誘電体膜が形成されパタ
ーニングされて、キャパシタ３７中の誘電体膜１１７と
なる。
【００７７】さらに、その上から上部電極１１０が形成
され、その電極金属が同時に出力ノード１０６として引
出される。
【００７８】図６は、本発明の第３の実施例のメモリセ
ルアレイに対する冗長回路の構成を示す図である。
【００７９】メモリが大容量化していくにつれて、不良
ビットを１ビットも含まないメモリアレイを製造するこ
とは急速に困難になってくる。特に新規の製造技術を用
いて開発されるメモリの場合、初期の試作品の欠陥レベ
ルが高く歩留りが極めて低い。
【００８０】こうした問題を解決する方策として、現在
実用的には、冗長の行や列を数本加えて、不良のセルや
行、列を入換える冗長回路技術が用いられている。
【００８１】図６の例は２本の冗長な行（スペア行）を
持つメモリアレイの回路である。正規のアレイ２００中
に不良ビット２２４があった場合、その行２１２に対応
するアドレス信号に対して、選択動作を行なうようにフ
ェイルアドレスメモリ２１０をプログラミングする。こ
うすることにより、不良ビットを含むアドレスＦ 11Ｆ12
…Ｆ1n、あるいはＦ21Ｆ22…Ｆ2nが入力されると、スペ
アデコーダ２０８が選択され、同時に正規の行デコーダ
に対して選択禁止信号が選択禁止信号線２１４に出され
る。したがって、正規の行２１２の代わりに、スペア行
アレイ２０２中の１つの行が選択されることになる。
【００８２】このとき、読出／書込回路２０６は、正規
のアレイ２００に対するのと同様に、データの読出、あ
るいは書込を行なう。
【００８３】従来は、フェイルアドレスメモリとしてた
とえばヒューズ素子をレーザによりトリミングすること
で不揮発性のメモリを構成していた。
【００８４】図７は図６中のフェイルアドレスメモリを
本発明の第１のメモリセルを用いた不揮発性メモリで構
成した回路図を示す。
【００８５】たとえば、ウェハプロセス終了後の、オン
ウェイテスト等で検出された不良ビットのアドレスＦ10
…Ｆ1nが書込ワード線ＷＬを活性化した後、相補なプロ
グラミングアドレスＦ10、／Ｆ10、…、Ｆ1n、／Ｆ1nと
して、メモリセル２３０に書込まれる。この情報は常時
比較回路２３２側に伝達されＮチャネルＭＯＳＦＥＴの
ゲートに入力されている。したがって、ＮチャネルＭＯ
ＳＦＥＴのいずれかはオンでいずれかはオフの状態にな
っている。動作開始前にはプリチャージ信号ＰＲにより
出力Ｖout は“Ｈ”レベルにプリチャージされている。
また、入力アドレス信号Ａ0 …Ａn を受けると装置内部
で生成される相補な内部アドレスＡ0 、／Ａ0 、…、Ａ
n 、／Ａn は、“Ｌ”レベルとなっている。
【００８６】したがって、動作開始前にはＶout の電位
が低下することはない。なお、回路構成中にはプログラ
ムに必要なアドレス信号の組の数だけこのセットが用意
される。
【００８７】これに対して動作が開始され外部アドレス
が入力されると、内部アドレスのＡ i または／Ａi （ｉ
＝０、…、ｎ）のいずれかが“Ｈ”レベルとなる。これ
がプログラミングアドレスと１個でも一致しない場合に
は、Ｖout のレベルが低下し、スペアアドレスは選択さ
れない。逆にすべてのアドレスが一致する場合には、Ｖ
out のレベルが低下せず、選択されるメモリセルが不良
であることを示す。この場合、スペアデコーダ２０８を
活性化し、ノーマルデコーダ２０４を非活性化させる。
【００８８】以上のような、冗長回路用のフェイルアド
レスメモリに、第１の実施例あるいは第２の実施例で示
した不揮発性メモリセルを用いた記憶素子を用いること
により、従来のヒューズ素子よりも面積を小さく、かつ
プログラミングを容易化することが可能である。
【００８９】図８は、本発明の第４の実施例を示す概略
ブロック図である。ＶＬＳＩ化に伴い、ピン数や周波数
が増大し、益々高価なＶＬＳＩテスタが必要とされてい
る。しかも、印加テストベクトルの増加により、テスタ
の占有時間は長くなっており、良否の判定にかかるコス
トは大きくなる一方である。
【００９０】ＶＬＳＩテスタや大量のテストベクトルを
用いなくてもチップの良否が判断できれば、大幅にテス
トコストを削減できる。チップ内に自己検査機構を組込
むことによりこれが可能となる。このような方式は、Ｂ
ＩＳＴ（Built-In Self Testing ）と呼ばれる。
【００９１】正規のメモリセルアレイとスペアメモリセ
ルアレイを配置するメモリアレイにおいて、ＢＩＳＴを
行なう回路が配置されている。図４において、セルフテ
スト時には、マイクロプログラマブルＲＯＭ３００によ
り制御されるテストパターン発生回路３０２により、メ
モリセルアレイ２００にテストデータが入力される。メ
モリセルアレイ２００の出力データと入力データとを比
較器３０４で比較することにより、判明した不良アドレ
スはフェイルアドレスメモリ２１０に転送され、スペア
メモリアレイ２０２中の置換するアドレスが割当てられ
る。本実施例においては、第１および第２の実施例に示
されるようなメモリセルを用いて、第３実施例と同様に
フェイルアドレスメモリを構成している。第１および第
２の実施例に示されるようなメモリセルを用いた場合、
任意に書換が可能となるため、任意の周期でＢＩＳＴを
行なうことにより、新たに発生する不良を検出し、救済
することが可能となる。
【００９２】図９は、本発明の第５の実施例を示す概略
ブロック図である。メモリの大容量化と高速化は急速に
進展しているものの、コンピュータシステムのＣＰＵの
速度に対し大容量のメインメモリのそれは十分に速くな
い。またシステムバス自体の速度も、特にＴＴＬインタ
フェースレベルのように大振幅のバスでは、高速のＣＰ
Ｕの要求を満たすことは難しい。こうした問題を解決す
るために、小容量ではあるが、高速のバッファ（キャッ
シュメモリ）をＣＰＵの近傍に置き、さらにはバスをＣ
ＰＵ用とシステム用とに分離し、メインメモリのデータ
の一部をキャッシュメモリに記憶させ、ＣＰＵはキャッ
シュメモリと主にやり取りするという方法が取られてき
た。
【００９３】本実施例では、キャッシュメモリ中のキャ
ッシュディレクトリおよびデータメモリとして、第１あ
るいは第２の実施例のメモリセルを用いたメモリを用い
る。
【００９４】以下、例として３２ビットのアドレス信号
によりＣＰＵからキャッシュメモリがアクセスされる場
合を考える。
【００９５】キャッシュディレクトリ１０００には、デ
ータメモリ１０１０に記憶されているデータに対応する
メインメモリのアドレスの上位アドレス（タグアドレ
ス）が記憶されている。キャッシュディレクトリ１００
０のアドレスはＣＰＵからの下位アドレス（Ａ４〜Ａ１
１；セットアドレスと呼ぶ）１００２で選択される。同
一のセットアドレス１００２で選択されるタグアドレス
の数をウェイ数と呼び、この例ではＡ０、Ａ１で選択さ
れる。キャッシュディレクトリ１０００から読出された
データは、ＣＰＵからのタグアドレス１００６と比較さ
れる。もし一致した場合、キャッシュがヒットしたと言
い、そのタグアドレスとセットアドレスとで指定される
有効なデータがデータメモリに存在することを意味す
る。そこでヒット信号１００８が生成され、データメモ
リにアクセスの有効性を知らせる。もし、不一致であれ
ば（キャッシュミス）、メインメモリのデータによって
更新される。
【００９６】以上の動作で、キャッシュメモリ中のデー
タを、ＣＰＵからみるとメインメモリ中に存在するかの
ようにアクセスすることが可能となる。
【００９７】キャッシュディレクトリやデータメモリを
本発明の第１あるいは第２の実施例のメモリセルで構成
すれば、電源再投入後に再び前回のデータを復活させる
ことが可能である。
【００９８】図１２は、本発明の第６の実施例のメモリ
セルを示す図である。図１２は、相補型の回路構成とな
っている。そこで、図１１の回路の動作を説明する前
に、図１０および図１１で、その基本構成要素の動作を
まず説明する。
【００９９】図１０は基本構成要素の回路図、図１１は
その動作を示すタイミングチャート図である。
【０１００】図１１中、（ａ）は定電流源４０４を流れ
る電流Ｉ1 の、（ｂ）は定電流源４０６を流れる電流Ｉ
2 の、（ｃ）はトランジスタ４０２を流れる電流Ｉ
3 の、（ｄ）はＡ点の電位の経時変化をそれぞれ示して
いる。
【０１０１】第１の定電流源４０４および第２の定電流
源４０６が直列に接続されている。その接続点に第１あ
るいは第２の方向に分極した強誘電体キャパシタ４００
の一端が接続されている。
【０１０２】強誘電体キャパシタ４００の他端はこの例
では、接地されている。時刻Ｔ1 において、定電流源４
０４および４０６に定電流Ｉ1 およびＩ2 をそれぞれ流
し始めたとする。
【０１０３】キャパシタは４００の分極の方向が、電流
の向きと同じであれば、図１６で示したように充電が速
やかに終了するので、Ａ点の電位は上昇し始め、図１１
（ｄ）中のａのような変化をする。
【０１０４】一方、分極の方向が、電流の向きと逆であ
れば、図１６で示したように上記の場合と比較して多く
の電流がこのキャパシタに流れるので、Ａ点の電位は下
降し、図１１（ｄ）中のｂのような変化をする。
【０１０５】このＡ点の電位をたとえば、ＮチャネルＭ
ＯＳＦＥＴ４０２のゲートに結合しておくと、その電位
変化に応じて、ＮチャネルＭＯＳＦＥＴ４０２に流れる
電流も増減する。
【０１０６】上記電位変化を感度よく検出するために、
図１２のような相補型の回路構成を取る。図１３はその
動作を示すタイミングチャート図である。
【０１０７】図１３中、（ａ）はトランジスタ４０４お
よび４１０を流れる電流Ｉ1 の、（ｂ）は定電流源４０
６および４１２を流れる電流Ｉ2 の、（ｃ）はＡ点およ
びＢ点の電位の、（ｄ）はＣ点およびＤ点の電位の経時
変化をそれぞれ示している。
【０１０８】ワード線活性化信号ＷＬにより、トランジ
スタ４２０と４２２をオンし、互いに相補的な電圧をキ
ャパシタ４００および４０８に印加して、各々を互いに
逆向きに分極させてあるものとする。
【０１０９】トランジスタ４０４を第１の定電流源、ト
ランジスタ４１０を第３の定電流源として、時刻Ｔ1 に
両者に各々電流Ｉ1 を流し始める。
【０１１０】同時に、第２の定電流源４０６および第４
の定電流源４１２も、各々電流Ｉ2を流し始める。
【０１１１】このときカレントミラー回路４１８によ
り、定電流源４０６および４１２に流れる電流は互いに
等しい一定値に保たれているものとする。
【０１１２】キャパシタ４００は、電流と同一方向に、
キャパシタ４０８は、電流と逆方向に分極していたとす
ると、図１１で説明したとおりＡ点の電位は上昇し、Ｂ
点の電位は下降する。
【０１１３】カレントミラー回路４１８と定電流源４０
６および４１２は、電位Ｖref の入力されるＮチャネル
ＭＯＳＦＥＴを介して接続されているため、ＡとＣの間
およびＢとＤの間のインピーダンスは高い。
【０１１４】このため、Ａ点およびＢ点の電位変化が増
幅された電位変化が、Ｃ点およびＤ点に現れる。
【０１１５】たとえば、Ｄ点の電位とＣ点の電位の差を
出力Ｖout として、読取ることで、メモリセル中の記憶
情報の読出が可能となる。
【０１１６】以上のような、比較的単純な回路構成およ
び動作で、強誘電体キャパシタに記憶された情報を高精
度に読出すことが可能である。
【０１１７】
【発明の効果】請求項１記載の強誘電体キャパシタメモ
リセルにおいては、双安定記憶素子に記憶された記憶情
報が強誘電体キャパシタを分極させるため、電源が切ら
れた場合でも記憶情報が失われることがない。
【０１１８】しかも、各強誘電体キャパシタに印加され
る電圧は外部からの固定電位により所望の値に設定する
ことが可能であるため、強誘電体膜に印加される電界を
減少させることが可能で強誘電体膜の分極の疲労特性を
改善させることが可能である。
【０１１９】請求項２記載の強誘電体キャパシタメモリ
セルにおいては、双安定素子に記憶された情報が強誘電
体キャパシタを分極させるため電源が切られた場合でも
記憶情報が失われることがない。
【０１２０】しかも、メモリ中の記憶情報が頻繁に書換
えられない用途に用いられる場合や、電源電圧が十分低
い状態で用いられる場合には、請求項１記載のメモリセ
ルよりも簡単な構成で請求項１記載のメモリセルと同様
の効果が得られる。
【０１２１】請求項３記載の半導体記憶装置において
は、不良セルの存在するアドレスを請求項１記載の不揮
発性メモリセルを用いた記憶素子により記憶しているの
で、従来のヒューズ素子よりも面積を小さく、かつプロ
グラミングを容易化することが可能である。
【０１２２】請求項４記載の半導体記憶装置において
は、不良セルの存在するアドレスを請求２記載の不揮発
性メモリセルを用いた記憶素子により記憶しているの
で、従来のヒューズ素子よりも面積を小さく、かつプロ
グラミングを容易化することが可能である。
【０１２３】請求項５記載の半導体記憶装置において
は、データの記憶を請求項１記載のメモリセルを用いた
記憶装置により記憶しているので、電源再投入後に再び
前回のデータを復活させることが可能である。
【０１２４】請求項６記載の半導体記憶装置において
は、データの記憶を請求項２記載のメモリセルを用いた
記憶装置により記憶しているので、電源再投入後に再び
前回のデータを復活させることが可能である。
【０１２５】請求項７記載の半導体記憶装置において
は、メモリセルのビルトインセルフテストの結果判明し
た不良アドレスを請求項１記載のメモリセルにより構成
された記憶装置に記憶しているので、任意に書換が可能
となるため、セルフテストを任意の周期で行なうことに
より、新たに発生する不良を検出し救済することが可能
となる。
【０１２６】請求項８記載の半導体記憶装置において
は、メモリセルアレイのビルトインセルフテストにより
判明した不良アドレスを請求項２記載のメモリセルによ
り構成される記憶装置により記憶しているので、任意に
書換が可能であり、任意の周期でセルフテストを行なう
ことにより新たに発生する不良を検出し、救済すること
が可能となる。
【０１２７】請求項９記載の強誘電体キャパシタメモリ
セルにおいては、相補的な分極方向を有する第１および
第２の強誘電体キャパシタにより記憶されている記憶情
報を、両者に定電流を流したときの充電特性の差により
生じる電位差を増幅することで読出すので、比較的単純
な回路構成および動作で強誘電体キャパシタに記憶され
ていた情報を高精度に読出すことが可能である。
【０１２８】請求項１０記載の強誘電体キャパシタメモ
リセルにおいては、請求項９記載の強誘電体キャパシタ
メモリセルの構成において、第１および第２の強誘電体
キャパシタの接続する第１および第２の経路に等しい値
の定電流を流すために、カレントミラー回路を用いたの
で、比較的単純な回路構成および動作で強誘電体キャパ
シタに記憶された情報を高精度に読出すことが可能であ
る。
【図面の簡単な説明】
【図１】 本発明の第１の実施例を示す回路図である。
【図２】 本発明の第２の実施例を示す回路図である。
【図３】 本発明の第１の実施例の動作を示す図であ
る。
【図４】 本発明の第１の実施例のパターンを示す図で
ある。
【図５】 本発明の第２の実施例のパターンを示す図で
ある。
【図６】 本発明の第３の実施例を示す概略ブロック図
である。
【図７】 本発明の第３の実施例を示す回路図である。
【図８】 本発明の第４の実施例を示す概略ブロック図
である。
【図９】 本発明の第５の実施例を示す概略ブロック図
である。
【図１０】 本発明の第６の実施例の動作を説明するた
めの回路図である。
【図１１】 第６の実施例の動作を説明するためのタイ
ミングチャートである。
【図１２】 本発明の第６の実施例の回路図である。
【図１３】 第６の実施例の動作を示すタイミングチャ
ートである。
【図１４】 従来のメモリセルの構成を示す回路図であ
る。
【図１５】 強誘電体の誘電特性を示す図である。
【図１６】 強誘電体の分極の向きと電流の経時変化の
関係を示す図である。
【符号の説明】
１０ 従来のメモリセル、１２ 従来のメモリセルの第
１の部分、１４ 従来のメモリセルの第２の部分、１６
第１のＮチャネルＭＯＳＦＥＴ、１８ 第２のＮチャ
ネルＭＯＳＦＥＴ、２０ 第１のＰチャネルＭＯＳＦＥ
Ｔ、２２ 第２のＰチャネルＭＯＳＦＥＴ、２４、２６
アクセストランジスタ、２８、３０ビットライン、３
２、３４ 結合トランジスタ、３６、３７、３８ 強誘
電体キャパシタ、４０、４２ 短絡トランジスタ、１０
０ 電源ライン、１０２ 接地ライン、１０４、１０６
出力ノード、１０８ 固定電位供給線、１１０ 上部
電極、１１２、１１３、１１４ 強誘電体膜、１１６、
１１７、１１８ 下部電極、１２０、１２２ ゲート、
２００ ノーマルメモリセルアレイ、２０２ スペアメ
モリセルアレイ、２０４ ノーマルデコーダ、２０６
読出／書込回路、２０８ スペアデコーダ、２１０ フ
ェールアドレスメモリ、２１２ 不良行、２１４ 選択
禁止信号線、２２２ メモリセル、２２４ 不良セル、
２３０ メモリセル、２３２ 比較回路、３００ プロ
グラマブルＲＯＭ、３０２ テストパターン発生器、３
０４ データ比較器、４００ 強誘電体キャパシタ、４
０２電圧・電流変換用トランジスタ、４０４ 第１の定
電流源、４０６ 第２の定電流源、４０８ 強誘電体キ
ャパシタ、４１０ 第３の定電流源、４１２ 第４の定
電流源、４１４、４１６ ＮチャネルＭＯＳＦＥＴ、４
１８ カレントミラー回路、４２０、４２２ アクセス
トランジスタ、１０００ キャッシュディレクトリ、１
００２ セットアドレス、１００４ キャッシュディレ
クトリデータ、１００６ タグアドレス、１００８ ヒ
ット信号、１０１０ データメモリ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力および出力を有する第１の反転回路
    と、前記第１の反転回路の入力および出力にそれぞれ結
    合された出力および入力を有する第２の反転回路とから
    なる双安定記憶素子と、 固定電位を発生する電源と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第１の強誘電体キャパシタ
    と、 前記第２の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第２の強誘電体キャパシタ
    とを備える、強誘電体キャパシタメモリセル。
  2. 【請求項２】 入力および出力を有する第１の反転回路
    と前記第１の反転回路の入力および出力にそれぞれ結合
    された出力および入力を有する第２の反転回路とからな
    る双安定記憶素子と、 前記第１の反転回路に入力に一端が結合され、かつ前記
    第２の反転回路の入力に他端が結合される強誘電体キャ
    パシタとを備える、強誘電体キャパシタメモリセル。
  3. 【請求項３】 複数のメモリセルを配列したメモリセル
    アレイと、 外部入力アドレス信号に応じて前記メモリセルアレイ中
    の１つのセルの情報の読出あるいは書込を行なう手段
    と、 前記メモリセルと同等の構造を有する複数のメモリセル
    からなる予備メモリセルアレイと、 前記入力アドレス信号が前記メモリセルアレイ中の不良
    セルに相当する場合、前記予備メモリセルアレイ中の対
    応するセルの情報の読出あるいは書込を行なう手段と、 前記対応するセルの情報の読出あるいは書込手段の動作
    プログラムを記憶する手段とを備え、 前記動作プログラムを記憶する手段は、 入力および出力を有する第１の反転回路と、前記第１の
    反転回路の入力および出力にそれぞれ結合された出力お
    よび入力を有する第２の反転回路とからなる双安定記憶
    素子と、 固定電位を発生する電源と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第１の強誘電体キャパシタ
    と、 前記第２の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第２の強誘電体キャパシタ
    とを含む、半導体記憶装置。
  4. 【請求項４】 複数のメモリセルを配列したメモリセル
    アレイと、 外部入力アドレス信号に応じて前記メモリセルアレイ中
    の１つのセルの情報の読出あるいは書込を行なう手段
    と、 前記メモリセルと同等の構造を有する複数のメモリセル
    からなる予備メモリセルアレイと、 前記入力アドレス信号が前記メモリセルアレイ中の不良
    セルに相当する場合、前記予備メモリセルアレイ中の対
    応するセルの情報の読出あるいは書込を行なう手段と、 前記対応するセルの情報の読出あるいは書込手段の動作
    プログラムを記憶する手段とを備え、 前記動作プログラムを記憶する手段は、 入力および出力を有する第１の反転回路と、前記第１の
    反転回路の入力および出力にそれぞれ結合された出力お
    よび入力を有する第２の反転回路とからなる双安定記憶
    素子と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    第２の反転回路の入力に他端が結合される強誘電体キャ
    パシタとを含む、半導体記憶装置。
  5. 【請求項５】 中央処理装置と主記憶装置の間のデータ
    の伝達経路の中間にあって、前記主記憶装置内の記憶デ
    ータの一部が転送されており、前記転送されている記憶
    データの範囲内では、前記中央処理装置が前記主記憶装
    置に対するよりも先にアクセスする半導体記憶装置であ
    って、 複数のメモリセルを配列したメモリセルアレイを備え、 前記メモリセルの各々は、 入力および出力を有する第１の反転回路と、前記第１の
    反転回路の入力および出力にそれぞれ結合された出力お
    よび入力を有する第２の反転回路とからなる双安定記憶
    素子と、 固定電位を発生する電源と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第１の強誘電体キャパシタ
    と、 前記第２の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第２の強誘電体キャパシタ
    とを含む、半導体記憶装置。
  6. 【請求項６】 中央処理装置の主記憶装置との間のデー
    タの伝達経路の中間にあって、前記主記憶装置内の記憶
    データの一部が転送されており、前記転送されている記
    憶データの範囲内では、前記中央処理装置が前記主記憶
    装置に対するよりも先にアクセスする半導体記憶装置で
    あって、 複数のメモリセルを配列したメモリセルアレイを備え、 前記メモリセルの各々は、 入力および出力を有する第１の反転回路と、前記第１の
    反転回路の入力および出力にそれぞれ結合された出力お
    よび入力を有する第２の反転回路とからなる双安定記憶
    素子と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    第２の反転回路の入力に他端が結合される強誘電体キャ
    パシタとを含む、半導体記憶装置。
  7. 【請求項７】 複数のメモリセルを配列したメモリセル
    アレイと、 外部入力アドレス信号に応じて、前記メモリセルアレイ
    中の１つのセルの情報の読出、書込を行なう手段と、 前記セル情報の読出、書込を行なう手段に疑似アドレス
    信号を送り、情報の書込、読出を行ない、メモリセルの
    良／不良のセルフテストを行なう手段と、 前記メモリセルと同等の構造を有する複数のメモリセル
    からなる予備メモリセルアレイと、 前記セルフテストの結果により、前記メモリセルアレイ
    中の不良セルのアドレスと前記予備メモリセルアレイ中
    の置換するメモリセルのアドレスとの対応を決定する手
    段と、 前記不良セルのアドレスと置換する予備メモリセルアレ
    イ中のメモリセルのアドレスとの対応を記憶する手段と
    を備え、 前記アドレスの対応を記憶する手段は、メモリセルとし
    て、 入力および出力を有する第１の反転回路と前記第１の反
    転回路の入力および出力にそれぞれ結合された出力およ
    び入力を有する第２の反転回路とからなる双安定記憶素
    子と、 固定電位を発生する電源と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第１の強誘電体キャパシタ
    と、 前記第２の反転回路の入力に一端が結合され、かつ前記
    固定電位に他端が結合される第２の強誘電体キャパシタ
    とを含み、 前記アドレスの対応を記憶する手段の記憶情報に基づい
    て、前記入力アドレス信号が前記メモリセルアレイ中の
    不良セルに相当する場合、前記予備メモリセルアレイ中
    の対応するセルの情報の読出、書込を行なう手段とをさ
    らに備える、半導体記憶装置。
  8. 【請求項８】 複数のメモリセルを配列したメモリセル
    アレイと、 外部入力アドレス信号に応じて、前記メモリセルアレイ
    中の１つのセルの情報の読出、書込を行なう手段と、 前記セル情報の読出、書込を行なう手段に疑似アドレス
    信号を送り、情報の書込、読出を行ないメモリセルの良
    ／不良のセルフテストを行なう手段と、 前記メモリセルと同等の構造を有する複数のメモリセル
    からなる予備メモリセルアレイと、 前記セルフテストの結果により、前記メモリセルアレイ
    中の不良セルのアドレスと前記予備メモリセルアレイ中
    の置換するメモリセルのアドレスとの対応を決定する手
    段と、 前記不良セルのアドレスと置換する予備メモリセルアレ
    イ中のメモリセルのアドレスとの対応を記憶する手段と
    を備え、 前記アドレスの対応を記憶する手段は、メモリセルとし
    て、 入力および出力を有する第１の反転回路と、前記第１の
    反転回路の入力および出力にそれぞれ結合された出力お
    よび入力を有する第２の反転回路とからなる双安定記憶
    素子と、 前記第１の反転回路の入力に一端が結合され、かつ前記
    第２の反転回路の入力に他端が結合される強誘電体キャ
    パシタとを含み、 前記アドレスの対応を記憶する手段の記憶情報に基づい
    て、前記入力アドレス信号が前記メモリセルアレイ中の
    不良セルに相当する場合、前記予備メモリセルアレイ中
    の対応するセルの情報の読出、書込を行なう手段とをさ
    らに備える、半導体記憶装置。
  9. 【請求項９】 強誘電体の自発分極方向により、情報を
    記憶する半導体記憶装置におけるメモリセルであって、 一端が各々第１の電位に接続されている１対の第１およ
    び第２の強誘電体キャパシタと、 前記第１および第２の強誘導体キャパシタを互いに相補
    的な方向に分極させる手段と、 第１および第２の定電流源が直列に接続し、両定電流源
    の接続点と第１の強誘電体キャパシタの他端とが接続す
    る第１の経路と、 第３および第４の定電流源が直列に接続し、両定電流源
    の接続点と第２の強誘電体キャパシタの他端とが接続す
    る第２の経路とを備え、 前記第１および第２の経路は、両経路中の第２および第
    ４の定電流源を流れる電流値を等しく維持する手段とを
    含み、 前記第１および第２の定電流源の接続点の電位と前記第
    ３および第４の定電流源の接続点の電位との差を読出す
    手段とをさらに備える、強誘電体キャパシタメモリセ
    ル。
  10. 【請求項１０】 前記第１の経路と第２の経路を流れる
    電流値を等しく維持する手段は、 ２つのＭＯＳＦＥＴが対となったカレントミラー回路で
    あり、その１つの出力端は、前記第１および第２の定電
    流源の接続点に接続し、他の１つの出力端は、前記第３
    および第４の定電流源の接続点に接続する、請求項９記
    載の強誘電体キャパシタメモリセル。
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