JPH08181208A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08181208A JPH08181208A JP6322236A JP32223694A JPH08181208A JP H08181208 A JPH08181208 A JP H08181208A JP 6322236 A JP6322236 A JP 6322236A JP 32223694 A JP32223694 A JP 32223694A JP H08181208 A JPH08181208 A JP H08181208A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- dummy pattern
- pattern
- cavity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/072—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/46—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】間隔をおいて形成される複数の配線パターンを
有する半導体装置に関して、配線容量を低減すること。 【構成】下地絶縁膜１２の上に間隔をおいて並べて形成
される配線１３と、前記下地絶縁膜１２の上で前記配線
１３の間に間隔をおいて形成され、且つ前記配線１３と
同層に形成されたダミーパターン１４と、前記ダミーパ
ターン１４と前記配線１３を覆い、かつ前記ダミーパタ
ーン１４と前記配線１３の間で内部に空洞１７を有する
絶縁膜とを含む。
有する半導体装置に関して、配線容量を低減すること。 【構成】下地絶縁膜１２の上に間隔をおいて並べて形成
される配線１３と、前記下地絶縁膜１２の上で前記配線
１３の間に間隔をおいて形成され、且つ前記配線１３と
同層に形成されたダミーパターン１４と、前記ダミーパ
ターン１４と前記配線１３を覆い、かつ前記ダミーパタ
ーン１４と前記配線１３の間で内部に空洞１７を有する
絶縁膜とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、間隔をおいて形成される
複数の配線パターンを有する半導体装置及びその製造方
法に関する。
造方法に関し、より詳しくは、間隔をおいて形成される
複数の配線パターンを有する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】半導体集積回路装置においては、高集積
化に伴って配線の多層化と配線の高密度化が要求されて
いる。多層配線構造を形成する際に、絶縁膜の凹凸によ
る段差による配線の断線を防止するために、一般には下
側の配線を覆う層間絶縁膜の平坦化を図っている。
化に伴って配線の多層化と配線の高密度化が要求されて
いる。多層配線構造を形成する際に、絶縁膜の凹凸によ
る段差による配線の断線を防止するために、一般には下
側の配線を覆う層間絶縁膜の平坦化を図っている。
【０００３】その層間絶縁膜の平坦化は一般的に図４に
示すような工程を経て行われる。まず、図４(a) に示す
ように、半導体基板１表面の下地絶縁膜２の上に下側の
配線３を並列に複数本形成した後に、ＣＶＤ法により全
体に層間絶縁膜となるSiO2膜４を形成する。この状態で
は、SiO2膜４は下地絶縁膜２と配線３の表面で成長する
ので、その表面には配線３に応じた凹凸が生じる。
示すような工程を経て行われる。まず、図４(a) に示す
ように、半導体基板１表面の下地絶縁膜２の上に下側の
配線３を並列に複数本形成した後に、ＣＶＤ法により全
体に層間絶縁膜となるSiO2膜４を形成する。この状態で
は、SiO2膜４は下地絶縁膜２と配線３の表面で成長する
ので、その表面には配線３に応じた凹凸が生じる。
【０００４】ついで、SiO2膜４上にＳＯＧ(spin on gla
ss) 膜５を回転塗布し、その後に熱処理によってＳＯＧ
膜５を硬化させる。続いてＳＯＧ膜５をエッチバックす
ることによりSiO2膜４の凹部に局部的にＳＯＧ膜５を残
してSiO2膜４の形成領域の平坦化を図る。その後に、Ｃ
ＶＤ法により再度SiO2膜（不図示）を形成し、ついで２
層目のSiO2膜の上に上側の配線（不図示）を形成するこ
とになる。
ss) 膜５を回転塗布し、その後に熱処理によってＳＯＧ
膜５を硬化させる。続いてＳＯＧ膜５をエッチバックす
ることによりSiO2膜４の凹部に局部的にＳＯＧ膜５を残
してSiO2膜４の形成領域の平坦化を図る。その後に、Ｃ
ＶＤ法により再度SiO2膜（不図示）を形成し、ついで２
層目のSiO2膜の上に上側の配線（不図示）を形成するこ
とになる。
【０００５】ところで、配線３と配線３の間の絶縁膜４
は、キャパシタの誘電体膜として機能するので、配線
３，３間には配線容量が存在することになる。配線容量
Ｃは、次の式によって求まり、配線３，３間にある絶
縁膜４の物性、即ち比誘電率に比例し、また配線間の距
離ｄに反比例する。比誘電率は一般に４〜５程度であ
る。なお、式中ε0 は真空中の誘電率、εr は比誘電
率、Ｓは配線（電極）の面積である。
は、キャパシタの誘電体膜として機能するので、配線
３，３間には配線容量が存在することになる。配線容量
Ｃは、次の式によって求まり、配線３，３間にある絶
縁膜４の物性、即ち比誘電率に比例し、また配線間の距
離ｄに反比例する。比誘電率は一般に４〜５程度であ
る。なお、式中ε0 は真空中の誘電率、εr は比誘電
率、Ｓは配線（電極）の面積である。
【０００６】Ｃ＝ε0 εr Ｓ／ｄ ……
【０００７】
【発明が解決しようとする課題】ところで、半導体集積
回路装置の高集積化が進むにつれて配線３，３間の距離
ｄも小さくなり、さらに配線の多層化が進むために配線
容量が増大して半導体素子の動作が遅延するといった問
題がある。本発明はこのような問題に鑑みてなされたも
のであって、配線容量を低減することができる半導体装
置及びその製造方法を提供することを目的とする。
回路装置の高集積化が進むにつれて配線３，３間の距離
ｄも小さくなり、さらに配線の多層化が進むために配線
容量が増大して半導体素子の動作が遅延するといった問
題がある。本発明はこのような問題に鑑みてなされたも
のであって、配線容量を低減することができる半導体装
置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図１、
図２に例示するように、下地絶縁膜１２の上に間隔をお
いて並べて形成される配線１３と、前記下地絶縁膜１２
の上で前記配線１３の間に間隔をおいて形成され、且つ
前記配線１３と同層に形成されたダミーパターン１４
と、前記ダミーパターン１４と前記配線１３を覆い、か
つ前記ダミーパターン１４と前記配線１３の間で内部に
空洞１７を有する絶縁膜とを有することを特徴とする半
導体装置によって解決する。
図２に例示するように、下地絶縁膜１２の上に間隔をお
いて並べて形成される配線１３と、前記下地絶縁膜１２
の上で前記配線１３の間に間隔をおいて形成され、且つ
前記配線１３と同層に形成されたダミーパターン１４
と、前記ダミーパターン１４と前記配線１３を覆い、か
つ前記ダミーパターン１４と前記配線１３の間で内部に
空洞１７を有する絶縁膜とを有することを特徴とする半
導体装置によって解決する。
【０００９】または、前記配線１３と前記ダミーパター
ン１４が形成されている領域は前記配線１３と同層のガ
ードパターン１５によって囲まれ、かつ、前記空洞１７
の端部は、該ガードパターン１５と前記配線１３、前記
ダミーパターン１４との間に形成される前記絶縁膜１６
によって覆われていることを特徴とする半導体装置によ
って解決する。
ン１４が形成されている領域は前記配線１３と同層のガ
ードパターン１５によって囲まれ、かつ、前記空洞１７
の端部は、該ガードパターン１５と前記配線１３、前記
ダミーパターン１４との間に形成される前記絶縁膜１６
によって覆われていることを特徴とする半導体装置によ
って解決する。
【００１０】または、前記ガードパターン１５は、前記
配線１３及び前記ダミーパターン１４が形成される領域
の最外周に形成されていることを特徴とする半導体装置
によって解決する。または、前記空洞１７には不活性ガ
スが充填されていることを特徴とする半導体装置によっ
て解決する。
配線１３及び前記ダミーパターン１４が形成される領域
の最外周に形成されていることを特徴とする半導体装置
によって解決する。または、前記空洞１７には不活性ガ
スが充填されていることを特徴とする半導体装置によっ
て解決する。
【００１１】または、下地絶縁膜１２の上に導電膜を形
成する工程と、前記導電膜をパターニングすることによ
って、並べて配置される配線１３を形成するとともに、
該配線１３に挟まれる領域にダミーパターン１４を形成
する工程と、前記ダミーパターン１４と前記配線１３を
覆い、かつ、前記ダミーパターン１４と前記配線１３の
間に空洞１７を有する絶縁膜１６を形成する工程とを有
することを特徴とする半導体装置の製造方法によって解
決する。
成する工程と、前記導電膜をパターニングすることによ
って、並べて配置される配線１３を形成するとともに、
該配線１３に挟まれる領域にダミーパターン１４を形成
する工程と、前記ダミーパターン１４と前記配線１３を
覆い、かつ、前記ダミーパターン１４と前記配線１３の
間に空洞１７を有する絶縁膜１６を形成する工程とを有
することを特徴とする半導体装置の製造方法によって解
決する。
【００１２】または、前記導電膜のパターニングの際
に、前記配線１３及び前記ダミーパターン１４を形成す
る領域の少なくとも一部を囲むガードパターン１５を形
成し、かつ、該ガードパターン１５を覆う前記絶縁膜１
６のうち前記配線１３と前記ダミーパターン１４の間の
内部には空隙１７が存在することを特徴とする半導体装
置の製造方法によって解決する。
に、前記配線１３及び前記ダミーパターン１４を形成す
る領域の少なくとも一部を囲むガードパターン１５を形
成し、かつ、該ガードパターン１５を覆う前記絶縁膜１
６のうち前記配線１３と前記ダミーパターン１４の間の
内部には空隙１７が存在することを特徴とする半導体装
置の製造方法によって解決する。
【００１３】または、前記絶縁膜１６を形成した後に、
前記絶縁膜１６の上に平坦化用絶縁膜１８を形成する工
程とを有することを特徴とする半導体装置の製造方法に
よって解決する。
前記絶縁膜１６の上に平坦化用絶縁膜１８を形成する工
程とを有することを特徴とする半導体装置の製造方法に
よって解決する。
【００１４】
【作 用】本発明によれば、配線に挟まれる領域にダミ
ーパターを形成し、配線とダミーパターンを絶縁膜で覆
うとともに、その絶縁膜のうち配線とダミーパターンと
の間に空洞を形成するようにしている。従って、配線間
に存在する誘電体の誘電率は絶縁膜の空洞によって小さ
くなるので、配線間に形成される配線容量が低減され、
これにより配線に接続される素子の動作速度の低下が抑
制される。
ーパターを形成し、配線とダミーパターンを絶縁膜で覆
うとともに、その絶縁膜のうち配線とダミーパターンと
の間に空洞を形成するようにしている。従って、配線間
に存在する誘電体の誘電率は絶縁膜の空洞によって小さ
くなるので、配線間に形成される配線容量が低減され、
これにより配線に接続される素子の動作速度の低下が抑
制される。
【００１５】また、配線とダミーパターンが形成される
領域を同層のガードパターンによって囲むことにより、
配線とダミーパターンの間の絶縁膜内に形成される空洞
が、ガードパターンを覆う絶縁膜によって露出すること
が無くなる。この結果、配線を覆う絶縁膜の上にＳＯＧ
等の平坦化絶縁膜を形成する際に、ＳＯＧがその空洞に
入り込むことがなくなり、空洞の形成が確実になる。
領域を同層のガードパターンによって囲むことにより、
配線とダミーパターンの間の絶縁膜内に形成される空洞
が、ガードパターンを覆う絶縁膜によって露出すること
が無くなる。この結果、配線を覆う絶縁膜の上にＳＯＧ
等の平坦化絶縁膜を形成する際に、ＳＯＧがその空洞に
入り込むことがなくなり、空洞の形成が確実になる。
【００１６】また、その空洞内に不活性ガスを充填する
と、空洞内のガスが絶縁膜を透過して配線に触れること
があったとしても、配線が劣化することはない。
と、空洞内のガスが絶縁膜を透過して配線に触れること
があったとしても、配線が劣化することはない。
【００１７】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （第１実施例）図１(a) は、本発明の実施例に係る装置
の配線及び同層のパターンを示す平面図、図１(b) は、
絶縁膜形成後の図１(a) のＺ−Ｚ線断面図、図２(a) 〜
(c) は、図１のＹ−Ｙ線からみた工程を示す断面図であ
る。
いて説明する。 （第１実施例）図１(a) は、本発明の実施例に係る装置
の配線及び同層のパターンを示す平面図、図１(b) は、
絶縁膜形成後の図１(a) のＺ−Ｚ線断面図、図２(a) 〜
(c) は、図１のＹ−Ｙ線からみた工程を示す断面図であ
る。
【００１８】図１、図２(a) において、半導体基板１１
の上にはフィールド酸化膜、層間絶縁膜等の絶縁膜１２
が形成され、その絶縁膜１２上には金属膜、不純物含有
半導体膜等の導電膜（不図示）が０．８μｍ程度の厚さ
に形成され、この導電膜はパターニングされて後述する
配線１３、ダミーパターン１４、ガードパターン１５を
構成する。
の上にはフィールド酸化膜、層間絶縁膜等の絶縁膜１２
が形成され、その絶縁膜１２上には金属膜、不純物含有
半導体膜等の導電膜（不図示）が０．８μｍ程度の厚さ
に形成され、この導電膜はパターニングされて後述する
配線１３、ダミーパターン１４、ガードパターン１５を
構成する。
【００１９】その導電膜からなる配線１３は、素子間を
接続するものであってもよいし、一部がＭＯＳトランジ
スタのゲート電極となるものであってもよく、例えば
１．５μｍの間隔をおいて複数形成されている。そのよ
うな隣合う配線１３の間には、配線１３から０．５〜
０．６μｍの間隔をおいてダミーパターン１４が形成さ
れ、このダミーパターン１４は、図１(a)に示すように
配線１３が延びる方向で複数に分割されている。
接続するものであってもよいし、一部がＭＯＳトランジ
スタのゲート電極となるものであってもよく、例えば
１．５μｍの間隔をおいて複数形成されている。そのよ
うな隣合う配線１３の間には、配線１３から０．５〜
０．６μｍの間隔をおいてダミーパターン１４が形成さ
れ、このダミーパターン１４は、図１(a)に示すように
配線１３が延びる方向で複数に分割されている。
【００２０】また、配線１３を形成する領域の周囲に
は、上記した導電膜よりなるガードパターン１５が環状
に形成されている。そのガードパターン１５は、配線１
３やダミーパターン１４に接しないようにそれらから間
隔をおいて配置される。このように配線１３等を形成し
た後に、図２(b) に示すように、SiO2のような絶縁膜を
配線１３、ダミーパターン１４及びガードパターン１５
の上面及び側面にプラズマＣＶＤにより成長し、配線１
３上の絶縁膜１６とダミーパターン１４上の絶縁膜１６
が上部で一体化した状態でその成長を停止する。絶縁膜
１６の成長は、配線１３とダミーパターン１４の間の絶
縁膜１６内に空洞１７が形成されるような条件とする。
空洞１７は、ダミーパターン１４同士の間の絶縁膜１６
内にも形成される。その成長条件は、例えばSiH4とN2O
を反応ガスに使用し、成長雰囲気圧力は１０Torr以下、
成長温度は３５０〜４５０℃で、成長膜厚は１μｍであ
る。
は、上記した導電膜よりなるガードパターン１５が環状
に形成されている。そのガードパターン１５は、配線１
３やダミーパターン１４に接しないようにそれらから間
隔をおいて配置される。このように配線１３等を形成し
た後に、図２(b) に示すように、SiO2のような絶縁膜を
配線１３、ダミーパターン１４及びガードパターン１５
の上面及び側面にプラズマＣＶＤにより成長し、配線１
３上の絶縁膜１６とダミーパターン１４上の絶縁膜１６
が上部で一体化した状態でその成長を停止する。絶縁膜
１６の成長は、配線１３とダミーパターン１４の間の絶
縁膜１６内に空洞１７が形成されるような条件とする。
空洞１７は、ダミーパターン１４同士の間の絶縁膜１６
内にも形成される。その成長条件は、例えばSiH4とN2O
を反応ガスに使用し、成長雰囲気圧力は１０Torr以下、
成長温度は３５０〜４５０℃で、成長膜厚は１μｍであ
る。
【００２１】ガードパターン１５が無い場合には、配線
１３とダミーパターン１４の端部の近傍において絶縁膜
１６内の空洞１７の一部が露出することになる。これに
対して、ガードパターン１５が有る場合には、図１(b)
に示すように配線１３、ダミーパターン１４とガードパ
ターン１５との間を埋める絶縁膜１６によってその空洞
１７の端部が露出することがなくなる。配線１３、ダミ
ーパターン１４に対するガードパターン１５の距離が
０．５〜０．６μｍ間隔で離れている場合には、それら
の間にある絶縁膜１６にも空洞１７が形成されるが、ガ
ードパターン１５は平面が環状に形成されているので、
絶縁膜１６内の空洞１７はガードパターン１５に沿って
閉じられた状態になり、空洞１７が絶縁膜１６から露出
することはない。
１３とダミーパターン１４の端部の近傍において絶縁膜
１６内の空洞１７の一部が露出することになる。これに
対して、ガードパターン１５が有る場合には、図１(b)
に示すように配線１３、ダミーパターン１４とガードパ
ターン１５との間を埋める絶縁膜１６によってその空洞
１７の端部が露出することがなくなる。配線１３、ダミ
ーパターン１４に対するガードパターン１５の距離が
０．５〜０．６μｍ間隔で離れている場合には、それら
の間にある絶縁膜１６にも空洞１７が形成されるが、ガ
ードパターン１５は平面が環状に形成されているので、
絶縁膜１６内の空洞１７はガードパターン１５に沿って
閉じられた状態になり、空洞１７が絶縁膜１６から露出
することはない。
【００２２】次に、図２（ｃ）に示すように絶縁膜１６
上の全体にＳＯＧ層（平坦化用絶縁膜）１８をスピンコ
ーティング法により０．４μｍ程度の厚さに塗布する。
続いて、ＳＯＧ層１８を４００℃程度の温度で加熱して
硬化させる。これにより凸状の配線１３によって絶縁膜
１６の一部に生じた凹部がＳＯＧ層１８に埋め込まれた
状態になり、絶縁膜１６とＳＯＧ層１８によって層間絶
縁膜が構成され、その層間絶縁膜の上面は平坦化する。
また、ＳＯＧ層を塗布，硬化した後に、塩素系のエッチ
ャントを用いてＳＯＧ層１８をエッチバックして絶縁膜
１６の上面が露出するまで薄層化してもよい。
上の全体にＳＯＧ層（平坦化用絶縁膜）１８をスピンコ
ーティング法により０．４μｍ程度の厚さに塗布する。
続いて、ＳＯＧ層１８を４００℃程度の温度で加熱して
硬化させる。これにより凸状の配線１３によって絶縁膜
１６の一部に生じた凹部がＳＯＧ層１８に埋め込まれた
状態になり、絶縁膜１６とＳＯＧ層１８によって層間絶
縁膜が構成され、その層間絶縁膜の上面は平坦化する。
また、ＳＯＧ層を塗布，硬化した後に、塩素系のエッチ
ャントを用いてＳＯＧ層１８をエッチバックして絶縁膜
１６の上面が露出するまで薄層化してもよい。
【００２３】この後に、絶縁膜１６とＳＯＧ層１８の上
に図示しない上側の配線を形成し、さらにその上に上記
と同様にして絶縁膜（不図示）を形成する。以上のよう
に配線１３間に形成される絶縁膜１６の内部に比誘電率
が小さい空洞１７を形成するようにしたので、配線容量
が小さくなり、素子の高速動作の遅延が抑制される。ま
た、配線１３間に形成される絶縁膜１６を平坦化するた
めに形成されるダミーパターン１４により配線容量が増
えることになるが、そのダミーパターン１４は配線１３
の延在方向に沿って小さく分割され、しかも、その分離
されるダミーパターン１４相互間にある絶縁膜１６にも
空洞１７が存在するために、ダミーパターン１４による
容量の増加が抑制される。
に図示しない上側の配線を形成し、さらにその上に上記
と同様にして絶縁膜（不図示）を形成する。以上のよう
に配線１３間に形成される絶縁膜１６の内部に比誘電率
が小さい空洞１７を形成するようにしたので、配線容量
が小さくなり、素子の高速動作の遅延が抑制される。ま
た、配線１３間に形成される絶縁膜１６を平坦化するた
めに形成されるダミーパターン１４により配線容量が増
えることになるが、そのダミーパターン１４は配線１３
の延在方向に沿って小さく分割され、しかも、その分離
されるダミーパターン１４相互間にある絶縁膜１６にも
空洞１７が存在するために、ダミーパターン１４による
容量の増加が抑制される。
【００２４】また、多層配線構造において、斜め上下方
向に配置される配線同士の間でも空洞が存在すると、多
層配線構造の配線容量も低減する。 （第２実施例）上記した実施例では、半導体集積回路の
一部の配線１３をガードパターン１５で囲む場合につい
て説明したが、図３に示すように、半導体集積回路のチ
ップ２０の最外周にガードパターン１５ａを設置し、ガ
ードパターン１５ａに囲まれた領域に配線１３ａを形成
し、配線１３ａに挟まれる領域と配線１３ａとガードパ
ターン１５ａの間に複数に分割されたダミーパターン１
４ａを敷きつめるように形成してもよい。
向に配置される配線同士の間でも空洞が存在すると、多
層配線構造の配線容量も低減する。 （第２実施例）上記した実施例では、半導体集積回路の
一部の配線１３をガードパターン１５で囲む場合につい
て説明したが、図３に示すように、半導体集積回路のチ
ップ２０の最外周にガードパターン１５ａを設置し、ガ
ードパターン１５ａに囲まれた領域に配線１３ａを形成
し、配線１３ａに挟まれる領域と配線１３ａとガードパ
ターン１５ａの間に複数に分割されたダミーパターン１
４ａを敷きつめるように形成してもよい。
【００２５】これにより、配線１３ａ同士の間、配線１
３ａとダミーパターン１４ａの間に形成される絶縁膜に
は図１(b) 、図２(b) と同じ空洞が形成され、その空洞
の端部はガードパターン１５ａの内周に沿って形成され
る空洞によって閉じられるので、絶縁膜から露出するこ
とはなく、そのＳＯＧ層等が空洞に侵入することが防止
される。
３ａとダミーパターン１４ａの間に形成される絶縁膜に
は図１(b) 、図２(b) と同じ空洞が形成され、その空洞
の端部はガードパターン１５ａの内周に沿って形成され
る空洞によって閉じられるので、絶縁膜から露出するこ
とはなく、そのＳＯＧ層等が空洞に侵入することが防止
される。
【００２６】なお、図３に示すように平面形状がＵ字状
の形成される配線１３ａであっても、この配線１３ａに
囲まれる領域にダミーパターン１４ａを形成すると、そ
の領域に形成される絶縁膜にも空洞が形成され、上側に
形成される配線との間に形成される配線容量が低減す
る。 （その他の実施例）配線１３、ダミーパターン１４及び
ガードパターン１５を覆う絶縁膜１６は、アルゴン、窒
素などの不活性ガスの雰囲気でスパッタリング法によっ
て形成してもよく、これにより形成された絶縁膜１６内
の空洞１７には不活性ガスが充填される。絶縁膜１６内
の空洞１７に不活性ガスが充填されると、配線１３の側
部で絶縁膜１６が薄く形成されて空洞１７内のガスが配
線１３に浸透することがあっても配線１３が腐食するな
どの劣化は防止される。
の形成される配線１３ａであっても、この配線１３ａに
囲まれる領域にダミーパターン１４ａを形成すると、そ
の領域に形成される絶縁膜にも空洞が形成され、上側に
形成される配線との間に形成される配線容量が低減す
る。 （その他の実施例）配線１３、ダミーパターン１４及び
ガードパターン１５を覆う絶縁膜１６は、アルゴン、窒
素などの不活性ガスの雰囲気でスパッタリング法によっ
て形成してもよく、これにより形成された絶縁膜１６内
の空洞１７には不活性ガスが充填される。絶縁膜１６内
の空洞１７に不活性ガスが充填されると、配線１３の側
部で絶縁膜１６が薄く形成されて空洞１７内のガスが配
線１３に浸透することがあっても配線１３が腐食するな
どの劣化は防止される。
【００２７】なお、配線１３、ダミーパターン１４及び
ガードパターン１５を覆う絶縁膜１６としては、酸化シ
リコン（SiO2）の他に窒化酸化シリコン、窒化シリコ
ン、フッ素含有シリコン酸化膜、ＰＳＧなどがある。
ガードパターン１５を覆う絶縁膜１６としては、酸化シ
リコン（SiO2）の他に窒化酸化シリコン、窒化シリコ
ン、フッ素含有シリコン酸化膜、ＰＳＧなどがある。
【００２８】
【発明の効果】以上述べたように本発明によれば、配線
に挟まれる領域にダミーパターを形成し、配線とダミー
パターンを絶縁膜で覆うとともに、その絶縁膜のうち配
線とダミーパターンとの間に空洞を形成するようにした
ので、配線間に存在する誘電体の誘電率は絶縁膜の空洞
によって小さくなり、配線間に形成される配線容量が低
減され、これにより配線に接続される素子の動作速度の
低下を抑制できる。
に挟まれる領域にダミーパターを形成し、配線とダミー
パターンを絶縁膜で覆うとともに、その絶縁膜のうち配
線とダミーパターンとの間に空洞を形成するようにした
ので、配線間に存在する誘電体の誘電率は絶縁膜の空洞
によって小さくなり、配線間に形成される配線容量が低
減され、これにより配線に接続される素子の動作速度の
低下を抑制できる。
【００２９】また、配線とダミーパターンが形成される
領域を同層のガードパターンによって囲むことにより、
ガードパターンを覆う絶縁膜によって、配線とダミーパ
ターンの間の絶縁膜内に形成される空洞の露出を防止で
きる。この結果、配線を覆う絶縁膜の上にＳＯＧ等の平
坦化絶縁膜を形成する際に、ＳＯＧがその空洞に入り込
むことがなくなり、空洞を確実に形成できる。
領域を同層のガードパターンによって囲むことにより、
ガードパターンを覆う絶縁膜によって、配線とダミーパ
ターンの間の絶縁膜内に形成される空洞の露出を防止で
きる。この結果、配線を覆う絶縁膜の上にＳＯＧ等の平
坦化絶縁膜を形成する際に、ＳＯＧがその空洞に入り込
むことがなくなり、空洞を確実に形成できる。
【００３０】また、その空洞内に不活性ガスを充填する
と、空洞内のガスが絶縁膜を透過して配線に触れた場合
に、配線の劣化を防止できる。
と、空洞内のガスが絶縁膜を透過して配線に触れた場合
に、配線の劣化を防止できる。
【図１】図１(a) は本発明の第１実施例を示す半導体装
置の配線パターンを示す平面図で、図１(b) はその配線
パターンの上に層間絶縁膜が形成された状態のＺ−Ｚ線
断面図である。
置の配線パターンを示す平面図で、図１(b) はその配線
パターンの上に層間絶縁膜が形成された状態のＺ−Ｚ線
断面図である。
【図２】図２(a) 〜(c) は、本発明の第１実施例の半導
体装置の配線を覆う層間絶縁膜の形成工程を示す断面図
で、図２(a) は図１のＹ−Ｙ線断面図である。
体装置の配線を覆う層間絶縁膜の形成工程を示す断面図
で、図２(a) は図１のＹ−Ｙ線断面図である。
【図３】図３は、本発明の第２実施例の半導体装置の配
線パターン、ダミーパターンをチップの最外周で囲むガ
ードパターンを示す平面図である。
線パターン、ダミーパターンをチップの最外周で囲むガ
ードパターンを示す平面図である。
【図４】図４(a) は従来の半導体装置の配線パターンと
層間絶縁膜を示す平面図、図４(b) は図４(a) のＸ−Ｘ
線断面図である。
層間絶縁膜を示す平面図、図４(b) は図４(a) のＸ−Ｘ
線断面図である。
１１ 半導体基板 １２ 下地絶縁膜 １３ 配線 １４ ダミーパターン １５ ガードパターン １６ 絶縁膜 １７ 空洞 １８ ＳＯＧ層（平坦化絶縁膜）
Claims (7)
- 【請求項１】下地絶縁膜の上に間隔をおいて並べて形成
される配線と、 前記下地絶縁膜の上で前記配線の間に間隔をおいて形成
され、且つ前記配線と同層に形成されたダミーパターン
と、 前記ダミーパターンと前記配線を覆い、かつ前記ダミー
パターンと前記配線の間で内部に空洞を有する絶縁膜と
を有することを特徴とする半導体装置。 - 【請求項２】前記配線と前記ダミーパターンが形成され
ている領域は前記配線と同層のガードパターンによって
囲まれ、かつ、前記空洞の端部は、該ガードパターンと
前記配線、前記ダミーパターンとの間に形成される前記
絶縁膜によって覆われていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】前記ガードパターンは、前記配線及び前記
ダミーパターンが形成される領域の最外周に形成されて
いることを特徴とする請求項２記載の半導体装置。 - 【請求項４】前記空洞には不活性ガスが充填されている
ことを特徴とする請求項１、２又は３記載の半導体装
置。 - 【請求項５】下地絶縁膜の上に導電膜を形成する工程
と、 前記導電膜をパターニングすることによって、並べて配
置される配線を形成するとともに、該配線に挟まれる領
域にダミーパターンを形成する工程と、 前記ダミーパターンと前記配線を覆い、かつ、前記ダミ
ーパターンと前記配線の間に空洞を有する絶縁膜を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項６】前記導電膜のパターニングの際に、前記配
線及び前記ダミーパターンを形成する領域の少なくとも
一部を囲むガードパターンを形成し、かつ、該ガードパ
ターンを覆う前記絶縁膜のうち前記配線と前記ダミーパ
ターンの間の内部には空隙が存在することを特徴とする
請求項５記載の半導体装置の製造方法。 - 【請求項７】前記絶縁膜を形成した後に、前記絶縁膜の
上に平坦化用絶縁膜を形成する工程とを有することを特
徴とする請求項５又は６記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32223694A JP3366471B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体装置及びその製造方法 |
| US08/544,589 US5652465A (en) | 1994-12-26 | 1995-10-18 | Semiconductor device having dummy patterns and an upper insulating layer having cavities |
| KR1019950038673A KR100186238B1 (ko) | 1994-12-26 | 1995-10-31 | 반도체 장치 및 그 제조방법 |
| US08/834,041 US5946557A (en) | 1994-12-26 | 1997-04-11 | Method of manufacturing a semiconductor device having dummy patterns and an upper insulating layer having cavities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32223694A JP3366471B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181208A true JPH08181208A (ja) | 1996-07-12 |
| JP3366471B2 JP3366471B2 (ja) | 2003-01-14 |
Family
ID=18141449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32223694A Expired - Fee Related JP3366471B2 (ja) | 1994-12-26 | 1994-12-26 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5652465A (ja) |
| JP (1) | JP3366471B2 (ja) |
| KR (1) | KR100186238B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010088103A (ko) * | 2000-03-10 | 2001-09-26 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| KR100427540B1 (ko) * | 1997-06-25 | 2004-07-19 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US6781216B2 (en) * | 1999-12-27 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns with insulating layer |
| US6890830B2 (en) | 2000-07-13 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2006511955A (ja) * | 2002-12-20 | 2006-04-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体装置の形成方法およびその構造 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266110B1 (en) * | 1996-07-30 | 2001-07-24 | Kawasaki Steel Corporation | Semiconductor device reeventing light from entering its substrate transistor and the same for driving reflection type liquid crystal |
| US5888900A (en) * | 1996-07-30 | 1999-03-30 | Kawasaki Steel Corporation | Method for manufacturing semiconductor device and reticle for wiring |
| JPH1079559A (ja) * | 1996-09-04 | 1998-03-24 | Fuji Photo Optical Co Ltd | フレキシブルプリント基板のパターン構造 |
| JP3159108B2 (ja) * | 1997-03-27 | 2001-04-23 | ヤマハ株式会社 | 半導体装置とその製造方法 |
| KR100230421B1 (ko) * | 1997-04-22 | 1999-11-15 | 윤종용 | 반도체장치의 더미패턴 형성방법 |
| JPH1126533A (ja) * | 1997-07-04 | 1999-01-29 | Oki Electric Ind Co Ltd | 層間絶縁膜の膜厚測定方法 |
| US6281049B1 (en) * | 1998-01-14 | 2001-08-28 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device mask and method for forming the same |
| US6519248B1 (en) | 1998-07-24 | 2003-02-11 | Telefonaktiebolaget Lm Ericsson (Publ) | Packet data network having distributed database |
| US6177286B1 (en) * | 1998-09-24 | 2001-01-23 | International Business Machines Corporation | Reducing metal voids during BEOL metallization |
| JP2001125252A (ja) * | 1999-10-25 | 2001-05-11 | Fujitsu Ltd | 半導体集積回路の露光方法及び露光装置 |
| US6611045B2 (en) * | 2001-06-04 | 2003-08-26 | Motorola, Inc. | Method of forming an integrated circuit device using dummy features and structure thereof |
| JP2002368088A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | ダミーパターン発生工程とｌｃｒ抽出工程とを有するｌｓｉ設計方法及びそれを行うコンピュータプログラム |
| JP3481222B2 (ja) | 2001-09-07 | 2003-12-22 | 松下電器産業株式会社 | 配線構造及びその設計方法 |
| US6989229B2 (en) * | 2003-03-27 | 2006-01-24 | Freescale Semiconductor, Inc. | Non-resolving mask tiling method for flare reduction |
| JP2004296864A (ja) * | 2003-03-27 | 2004-10-21 | Fujitsu Ltd | 半導体装置及びパターン発生方法 |
| KR100633062B1 (ko) * | 2004-10-07 | 2006-10-11 | 삼성전자주식회사 | 6층 인쇄회로기판 |
| US20100270061A1 (en) * | 2009-04-22 | 2010-10-28 | Qualcomm Incorporated | Floating Metal Elements in a Package Substrate |
| JP2016009745A (ja) * | 2014-06-24 | 2016-01-18 | 富士通株式会社 | 電子部品、電子部品の製造方法及び電子装置 |
| TWI905068B (zh) * | 2017-11-29 | 2025-11-11 | 日商大日本印刷股份有限公司 | 配線基板 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469393A (en) * | 1977-11-14 | 1979-06-04 | Fujitsu Ltd | Production of semiconductor device |
| JPS57205886A (en) * | 1981-06-10 | 1982-12-17 | Fujitsu Ltd | Manufacture of magnetic bubble memory chip |
| JPS63211739A (ja) * | 1987-02-27 | 1988-09-02 | Nec Corp | 半導体装置 |
| JPS63236319A (ja) * | 1987-03-24 | 1988-10-03 | Nec Corp | 半導体装置の製造方法 |
| JP2752863B2 (ja) * | 1991-09-11 | 1998-05-18 | 日本電気株式会社 | 半導体装置 |
| US5430325A (en) * | 1992-06-30 | 1995-07-04 | Rohm Co. Ltd. | Semiconductor chip having dummy pattern |
-
1994
- 1994-12-26 JP JP32223694A patent/JP3366471B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-18 US US08/544,589 patent/US5652465A/en not_active Expired - Fee Related
- 1995-10-31 KR KR1019950038673A patent/KR100186238B1/ko not_active Expired - Fee Related
-
1997
- 1997-04-11 US US08/834,041 patent/US5946557A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427540B1 (ko) * | 1997-06-25 | 2004-07-19 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US6781216B2 (en) * | 1999-12-27 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns with insulating layer |
| US7002256B1 (en) * | 1999-12-27 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns and dummy patterns covered with insulating layer |
| KR20010088103A (ko) * | 2000-03-10 | 2001-09-26 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| US6890830B2 (en) | 2000-07-13 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7233052B2 (en) | 2000-07-13 | 2007-06-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including fine dummy patterns |
| JP2006511955A (ja) * | 2002-12-20 | 2006-04-06 | フリースケール セミコンダクター インコーポレイテッド | 半導体装置の形成方法およびその構造 |
| JP2006324689A (ja) * | 2002-12-20 | 2006-11-30 | Freescale Semiconductor Inc | 半導体装置の形成方法およびその構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5946557A (en) | 1999-08-31 |
| US5652465A (en) | 1997-07-29 |
| KR960026640A (ko) | 1996-07-22 |
| JP3366471B2 (ja) | 2003-01-14 |
| KR100186238B1 (ko) | 1999-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3366471B2 (ja) | 半導体装置及びその製造方法 | |
| KR100286126B1 (ko) | 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법 | |
| EP0680084B1 (en) | Method of forming vias in a semiconductor device having a low permittivity dielectric layer thereon | |
| JP3354424B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6069400A (en) | Semiconductor device and method of fabricating the same | |
| US5795833A (en) | Method for fabricating passivation layers over metal lines | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| JPH04174541A (ja) | 半導体集積回路及びその製造方法 | |
| KR100267408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2000511698A (ja) | 水平かつ垂直にずらされた配線を備える集積回路 | |
| JP3631076B2 (ja) | 半導体装置の構造 | |
| US6229195B1 (en) | Semiconductor device with air gaps between interconnections | |
| US5714038A (en) | Method for forming contact hole of semiconductor device | |
| US8164197B2 (en) | Semiconductor device having multilayer interconnection structure | |
| US7939855B2 (en) | Semiconductor device | |
| JP3249071B2 (ja) | 半導体装置の製造方法 | |
| JPS63299142A (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| KR0168164B1 (ko) | 반도체 소자의 제조방법 | |
| KR100652316B1 (ko) | 반도체 소자의 층간 절연막 제조 방법 | |
| JPH07130732A (ja) | 半導体装置及びその製造方法 | |
| JP2709200B2 (ja) | 半導体装置の製造方法 | |
| JPH09186232A (ja) | 半導体装置の製造方法 | |
| JPH01239941A (ja) | 半導体装置 | |
| KR20060009557A (ko) | 반도체 소자 및 그 제조방법 | |
| JPS6132555A (ja) | 多層配線構造の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021022 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |