JPH08181349A - 超格子アバランシェフォトダイオード - Google Patents
超格子アバランシェフォトダイオードInfo
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- JPH08181349A JPH08181349A JP6335438A JP33543894A JPH08181349A JP H08181349 A JPH08181349 A JP H08181349A JP 6335438 A JP6335438 A JP 6335438A JP 33543894 A JP33543894 A JP 33543894A JP H08181349 A JPH08181349 A JP H08181349A
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- electric field
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- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
- H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H10F30/2255—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers form heterostructures, e.g. SAM structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F77/00—Constructional details of devices covered by this subclass
- H10F77/10—Semiconductor bodies
- H10F77/14—Shape of semiconductor bodies; Shapes, relative sizes or dispositions of semiconductor regions within semiconductor bodies
- H10F77/146—Superlattices; Multiple quantum well structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F77/00—Constructional details of devices covered by this subclass
- H10F77/10—Semiconductor bodies
- H10F77/14—Shape of semiconductor bodies; Shapes, relative sizes or dispositions of semiconductor regions within semiconductor bodies
- H10F77/147—Shapes of bodies
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02E10/548—Amorphous silicon PV cells
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Abstract
(57)【要約】
【目的】 メサ周辺部での電界強度を低減化して、リー
ク電流がホットキャリア化して表面保護膜に注入・蓄積
されるのを防止し、素子の長寿命化を図る。 【構成】 ｎ+ 型ＩｎＰ基板２０１、ｎ+ 型ＩｎＰバッ
ファ層２０２、ｎ- 型ＩｎＰバッファ層２０３、ｎ+ 型
ＩｎＰ電界緩和層２０４、アンドープＩｎＡｌＧａＡｓ
／ＩｎＡｌＡｓ超格子増倍層２０５、ｐ+ 型ＩｎＰ電界
緩和層２０６、ｐ- 型ＩｎＧａＡｓ光吸収層２０７、ｐ
型ＩｎＰキャップ層２０８、ｐ+ 型ＩｎＧａＡｓコンタ
クト層２０９を積層したものにおいて、ｎ+ 型ＩｎＰ電
界緩和層２０４を、メサ中央部で厚くメサ周辺部で薄く
なるようにする。
ク電流がホットキャリア化して表面保護膜に注入・蓄積
されるのを防止し、素子の長寿命化を図る。 【構成】 ｎ+ 型ＩｎＰ基板２０１、ｎ+ 型ＩｎＰバッ
ファ層２０２、ｎ- 型ＩｎＰバッファ層２０３、ｎ+ 型
ＩｎＰ電界緩和層２０４、アンドープＩｎＡｌＧａＡｓ
／ＩｎＡｌＡｓ超格子増倍層２０５、ｐ+ 型ＩｎＰ電界
緩和層２０６、ｐ- 型ＩｎＧａＡｓ光吸収層２０７、ｐ
型ＩｎＰキャップ層２０８、ｐ+ 型ＩｎＧａＡｓコンタ
クト層２０９を積層したものにおいて、ｎ+ 型ＩｎＰ電
界緩和層２０４を、メサ中央部で厚くメサ周辺部で薄く
なるようにする。
Description
【０００１】
【産業上の利用分野】本発明は光通信用の超格子アバラ
ンシェフォトダイオードに関し、とくにメサ構造のアバ
ランシェフォトダイオードに関するものである。
ンシェフォトダイオードに関し、とくにメサ構造のアバ
ランシェフォトダイオードに関するものである。
【０００２】
【従来の技術】高速・高感度・高信頼性の光通信システ
ムを構成するには、高速応答性、低暗電流、かつ高信頼
性を有する半導体受光素子が不可欠である。このため、
近年シリカ系ファイバの低損失波長域である１．３〜
１．６μｍ帯に適応できるＩｎＰ／ＩｎＧａＡｓ系アバ
ランシェフォトダイオード（ＡＰＤ）やｐｉｎフォトダ
イオード（ｐｉｎＰＤ）の高速化・高感度化に対する研
究・開発が活発となっている。現在、ＩｎＰ／ＩｎＧａ
Ａｓ系ＡＰＤでは、利得帯域幅（ＧＢ）積が８０ＧＨｚ
程度、最大帯域幅が８ＧＨｚ程度の高速・高信頼性の素
子が実用化されている。
ムを構成するには、高速応答性、低暗電流、かつ高信頼
性を有する半導体受光素子が不可欠である。このため、
近年シリカ系ファイバの低損失波長域である１．３〜
１．６μｍ帯に適応できるＩｎＰ／ＩｎＧａＡｓ系アバ
ランシェフォトダイオード（ＡＰＤ）やｐｉｎフォトダ
イオード（ｐｉｎＰＤ）の高速化・高感度化に対する研
究・開発が活発となっている。現在、ＩｎＰ／ＩｎＧａ
Ａｓ系ＡＰＤでは、利得帯域幅（ＧＢ）積が８０ＧＨｚ
程度、最大帯域幅が８ＧＨｚ程度の高速・高信頼性の素
子が実用化されている。
【０００３】しかしながら、この素子構造では、アバラ
ンシェ増倍層であるＩｎＰのイオン化率比β／αが２程
度と小さいため（α：電子のイオン化率、β：正孔のイ
オン化率）、ＧＢ積の最大値が８０ＧＨｚ程度に制限さ
れ、また過剰雑音指数Ｘ（イオン化率が小さいほと大き
くなる）が０．７と大きくなり、高速化、低雑音高感度
化には限界がある。これは他のバルクのIII −Ｖ族化合
物半導体をアバランシェ増倍層に用いた場合も同様であ
り、高ＧＢ積化（高速応答特性）・低雑音化を達成する
にはイオン化率比α／βを人工的に増大させる必要があ
る。
ンシェ増倍層であるＩｎＰのイオン化率比β／αが２程
度と小さいため（α：電子のイオン化率、β：正孔のイ
オン化率）、ＧＢ積の最大値が８０ＧＨｚ程度に制限さ
れ、また過剰雑音指数Ｘ（イオン化率が小さいほと大き
くなる）が０．７と大きくなり、高速化、低雑音高感度
化には限界がある。これは他のバルクのIII −Ｖ族化合
物半導体をアバランシェ増倍層に用いた場合も同様であ
り、高ＧＢ積化（高速応答特性）・低雑音化を達成する
にはイオン化率比α／βを人工的に増大させる必要があ
る。
【０００４】そこでカパッソ（F.Capasso ）等は、アプ
ライド・フィジックス・レターズ（Appl. Phys. Lett.
）、４０（１）巻、ｐｐ．３８−４０、１９８２年に
おいて超格子による伝導帯エネルギー不連続量ΔＥｃを
電子の衝突イオン化に利用してイオン化率比α／βを人
工的に増大させる構造を提案し、実際にＧａＡｓ／Ｇａ
ＡｌＡｓ系超格子でイオン化率比α／βの増大（バルク
ＧａＡｓでのα／β＝２に対して超格子でα／β＝８）
を確認した。
ライド・フィジックス・レターズ（Appl. Phys. Lett.
）、４０（１）巻、ｐｐ．３８−４０、１９８２年に
おいて超格子による伝導帯エネルギー不連続量ΔＥｃを
電子の衝突イオン化に利用してイオン化率比α／βを人
工的に増大させる構造を提案し、実際にＧａＡｓ／Ｇａ
ＡｌＡｓ系超格子でイオン化率比α／βの増大（バルク
ＧａＡｓでのα／β＝２に対して超格子でα／β＝８）
を確認した。
【０００５】さらに、香川らは、ジャーナル・オブ・ク
ォンタム・エレクトロニクス（J.Quantum.Electron.
）、２８（６）巻、ｐｐ．１４１９−１４２３、１９
９２年で長距離光通信に用いられる波長１．３〜１．６
μｍ帯に受光感度を有するＩｎＧａＡｓＰ／ＩｎＡｌＡ
ｓ系超格子を用いて同様の構造を形成し、やはりイオン
化率比α／βの増大（バルクＩｎＧａＡｓでの２に対し
て超格子層で１０）を報告した。その素子構造を図７に
示す。
ォンタム・エレクトロニクス（J.Quantum.Electron.
）、２８（６）巻、ｐｐ．１４１９−１４２３、１９
９２年で長距離光通信に用いられる波長１．３〜１．６
μｍ帯に受光感度を有するＩｎＧａＡｓＰ／ＩｎＡｌＡ
ｓ系超格子を用いて同様の構造を形成し、やはりイオン
化率比α／βの増大（バルクＩｎＧａＡｓでの２に対し
て超格子層で１０）を報告した。その素子構造を図７に
示す。
【０００６】同図に示すように、ｎ+ 型ＩｎＰ基板６０
１上に、ｎ+ 型ＩｎＰバッファ層６０２、ｎ- 型ＩｎＧ
ａＡｓＰ／ＩｎＡｌＡｓ超格子増倍層６０３、ｐ+ 型Ｉ
ｎＰ電界緩和層６０４、ｐ- 型ＩｎＧａＡｓ光吸収層６
０５、ｐ型ＩｎＰキャップ層６０６、ｐ+ 型ＩｎＧａＡ
ｓコンタクト層６０７を順次成長させた後、エピタキシ
ャル成長層をメサ状に加工する。表面をＳｉＮパッシベ
ーション膜６１０で被覆した後、凹部をポリイミド膜６
１１で埋める。ｐ+ 型ＩｎＧａＡｓコンタクト層６０７
上のＳｉＮパッシベーション膜６１０にコンタクトホー
ルを開孔し、ｐ+ 型ＩｎＧａＡｓ層コンタクト層６０７
にオーミックに接触するｐ側電極６０９を形成し、また
基板裏面にｎ+ 型ＩｎＰ基板６０１にオーミックに接触
するｎ側電極６０８を形成する。
１上に、ｎ+ 型ＩｎＰバッファ層６０２、ｎ- 型ＩｎＧ
ａＡｓＰ／ＩｎＡｌＡｓ超格子増倍層６０３、ｐ+ 型Ｉ
ｎＰ電界緩和層６０４、ｐ- 型ＩｎＧａＡｓ光吸収層６
０５、ｐ型ＩｎＰキャップ層６０６、ｐ+ 型ＩｎＧａＡ
ｓコンタクト層６０７を順次成長させた後、エピタキシ
ャル成長層をメサ状に加工する。表面をＳｉＮパッシベ
ーション膜６１０で被覆した後、凹部をポリイミド膜６
１１で埋める。ｐ+ 型ＩｎＧａＡｓコンタクト層６０７
上のＳｉＮパッシベーション膜６１０にコンタクトホー
ルを開孔し、ｐ+ 型ＩｎＧａＡｓ層コンタクト層６０７
にオーミックに接触するｐ側電極６０９を形成し、また
基板裏面にｎ+ 型ＩｎＰ基板６０１にオーミックに接触
するｎ側電極６０８を形成する。
【０００７】この超格子構造では伝導帯不連続量ΔＥｃ
が０．３９ｅＶと価電子帯不連続量ΔＥｖの０．０３ｅ
Ｖより大きく、井戸層に入ったときバンド不連続により
獲得するエネルギーが電子の方が正孔より大きく、これ
によって電子がイオン化しきい値エネルギーに達しやす
くなることで電子イオン化率が増大し、イオン化率比α
／βの増大とそれによる低雑音化が図られている。
が０．３９ｅＶと価電子帯不連続量ΔＥｖの０．０３ｅ
Ｖより大きく、井戸層に入ったときバンド不連続により
獲得するエネルギーが電子の方が正孔より大きく、これ
によって電子がイオン化しきい値エネルギーに達しやす
くなることで電子イオン化率が増大し、イオン化率比α
／βの増大とそれによる低雑音化が図られている。
【０００８】また、中村等がＥＣＯＣ、ＴｕＣ５−４、
ｐｐ．２６１−２６４、１９９１年で報告した超格子Ａ
ＰＤでは、メサ部の半導体層が図７に示した従来例とほ
ぼ同様のエピタキシャル構造を有しており、そしてメサ
構造の半導体層の表面を直接ポリイミド膜で被覆してい
る。
ｐｐ．２６１−２６４、１９９１年で報告した超格子Ａ
ＰＤでは、メサ部の半導体層が図７に示した従来例とほ
ぼ同様のエピタキシャル構造を有しており、そしてメサ
構造の半導体層の表面を直接ポリイミド膜で被覆してい
る。
【０００９】
【発明が解決しようとする課題】しかしながら、図７に
示した構造のアバランシェフォトダイオードでは、高温
信頼性試験においてあるいは通常の通電ドライブによ
り、メサ部の超格子増倍層６０３、電界緩和層６０４、
光吸収層６０５とパッシベーション膜との界面およびそ
の近傍に存在する界面準位や欠陥が増殖するため、経時
的にリーク電流が増大し、実用的な増倍率領域（１０〜
２０）において暗電流が０．８〜数μＡオーダ程度以上
となり、この暗電流による雑音増加がイオン化率比改善
による低雑音効果を打ち消してしまうという欠点を有す
る。
示した構造のアバランシェフォトダイオードでは、高温
信頼性試験においてあるいは通常の通電ドライブによ
り、メサ部の超格子増倍層６０３、電界緩和層６０４、
光吸収層６０５とパッシベーション膜との界面およびそ
の近傍に存在する界面準位や欠陥が増殖するため、経時
的にリーク電流が増大し、実用的な増倍率領域（１０〜
２０）において暗電流が０．８〜数μＡオーダ程度以上
となり、この暗電流による雑音増加がイオン化率比改善
による低雑音効果を打ち消してしまうという欠点を有す
る。
【００１０】上記の界面準位の増殖現象は次のようにし
て起こる。図７に示す従来のメサ構造では、メサ部の超
格子増倍層６０３、電界緩和層６０４、光吸収層６０５
とパッシベーション膜との界面には、２×１０12ｃｍ-2
／ｅＶ以上の界面準位が存在する。この界面準位は通常
の半導体／パッシベーション膜界面のダングリングボン
ド、メサ形成後に生成した半導体自然酸化膜／半導体界
面のダングリングボンド、さらには表面欠陥に起因する
もの等が挙げられる。
て起こる。図７に示す従来のメサ構造では、メサ部の超
格子増倍層６０３、電界緩和層６０４、光吸収層６０５
とパッシベーション膜との界面には、２×１０12ｃｍ-2
／ｅＶ以上の界面準位が存在する。この界面準位は通常
の半導体／パッシベーション膜界面のダングリングボン
ド、メサ形成後に生成した半導体自然酸化膜／半導体界
面のダングリングボンド、さらには表面欠陥に起因する
もの等が挙げられる。
【００１１】特に、逆バイアス時に空乏化する半導体層
（６０３、６０４、６０５）中で禁制帯幅の小さなｐ-
型ＩｎＧａＡｓ光吸収層６０５中にはパッシベーション
膜界面のダングリングボンドに起因する準位が、また自
然酸化されやすいアルミニウム原子を含む超格子増倍層
６０３中では自然酸化膜との界面のダングリングボンド
に起因する準位がより多く存在すると考えられる。
（６０３、６０４、６０５）中で禁制帯幅の小さなｐ-
型ＩｎＧａＡｓ光吸収層６０５中にはパッシベーション
膜界面のダングリングボンドに起因する準位が、また自
然酸化されやすいアルミニウム原子を含む超格子増倍層
６０３中では自然酸化膜との界面のダングリングボンド
に起因する準位がより多く存在すると考えられる。
【００１２】そして、動作時にこの受光素子にはアバラ
ンシェブレークダウンが生じる高電界が印加される。そ
の値は増倍層で約５００から６００ｋＶ／ｃｍ、ＩｎＧ
ａＡｓ光吸収層では約１００から２００ｋＶ／ｃｍであ
る。メサ部の表面には、素子動作時に上記の界面準位を
介する表面リーク暗電流が発生するが、このリーク電流
が上記の高電界によりホットキャリア化し、パッシベー
ション膜に注入され蓄積される。このことにより、界面
の劣化が進行し、また表面ポテンシャルが変化してリー
ク電流をさらに増大させる。
ンシェブレークダウンが生じる高電界が印加される。そ
の値は増倍層で約５００から６００ｋＶ／ｃｍ、ＩｎＧ
ａＡｓ光吸収層では約１００から２００ｋＶ／ｃｍであ
る。メサ部の表面には、素子動作時に上記の界面準位を
介する表面リーク暗電流が発生するが、このリーク電流
が上記の高電界によりホットキャリア化し、パッシベー
ション膜に注入され蓄積される。このことにより、界面
の劣化が進行し、また表面ポテンシャルが変化してリー
ク電流をさらに増大させる。
【００１３】このホットキャリア注入による表面リーク
暗電流の増加は、バンドギャップの小さい半導体すなわ
ちＩｎＧａＡｓ光吸収層６０５／パッシベーション膜界
面でより顕著であり、従来メサ型超格子アバランシェフ
ォトダイオードの経時的暗電流増加の主要原因となって
いる。さらに、暗電流の増加速度はホットキャリア注入
のエネルギー、すなわちＩｎＧａＡｓ光吸収層６０５の
電界強度に大きく依存し、電界強度が１００ｋＶ／ｃｍ
以下の場合素子寿命は室温で１０5 から１０7時間とな
るのに対して、１００から１５０ｋＶ／ｃｍ以上の場合
には素子寿命は１０4 時間以下となる。したがって、受
光素子の長寿命化を達成するには、ＩｎＧａＡｓ光吸収
層６０５の電界強度を１００ｋＶ／ｃｍ以下に設定しな
ければならない。
暗電流の増加は、バンドギャップの小さい半導体すなわ
ちＩｎＧａＡｓ光吸収層６０５／パッシベーション膜界
面でより顕著であり、従来メサ型超格子アバランシェフ
ォトダイオードの経時的暗電流増加の主要原因となって
いる。さらに、暗電流の増加速度はホットキャリア注入
のエネルギー、すなわちＩｎＧａＡｓ光吸収層６０５の
電界強度に大きく依存し、電界強度が１００ｋＶ／ｃｍ
以下の場合素子寿命は室温で１０5 から１０7時間とな
るのに対して、１００から１５０ｋＶ／ｃｍ以上の場合
には素子寿命は１０4 時間以下となる。したがって、受
光素子の長寿命化を達成するには、ＩｎＧａＡｓ光吸収
層６０５の電界強度を１００ｋＶ／ｃｍ以下に設定しな
ければならない。
【００１４】しかし、このようにＩｎＧａＡｓ光吸収層
６０５の電界強度を低く設定すると、増倍率が小さいバ
イアス領域において周波数応答特性が低下し、高速応答
の得られるダイナミックレンジが極端に小さくなるとい
う新たな問題が発生する。
６０５の電界強度を低く設定すると、増倍率が小さいバ
イアス領域において周波数応答特性が低下し、高速応答
の得られるダイナミックレンジが極端に小さくなるとい
う新たな問題が発生する。
【００１５】本発明は上記の点に鑑みてなされたもので
あって、その目的は、第１に、高速応答のダイナミック
レンジを低下させることなくメサ側壁に露出している光
吸収層における電界強度を低下させうるようにすること
であり、第２に、素子表面でのダングリングボンドに起
因する界面準位を減少させることである。
あって、その目的は、第１に、高速応答のダイナミック
レンジを低下させることなくメサ側壁に露出している光
吸収層における電界強度を低下させうるようにすること
であり、第２に、素子表面でのダングリングボンドに起
因する界面準位を減少させることである。
【００１６】
【課題を解決するための手段】上記した目的を達成する
ため、本発明によれば、第１導電型の半導体基板上に、
第１導電型バッファ層、第１導電型電界緩和層、ｉ型も
しくは低不純物濃度第１導電型の超格子増倍層、第２導
電型電界緩和層、低不純物濃度の第２導電型光吸収層が
この順に積層されているメサ型の超格子アバランシェフ
ォトダイオードにおいて、前記第１導電型電界緩和層の
層厚がメサ周辺部で薄く中央部で厚くなされていること
を特徴とする超格子アバランシェフォトダイオード、が
提供される。そして、好ましくは、メサ構造の外周部が
不純物ドープにより第２導電型化される。
ため、本発明によれば、第１導電型の半導体基板上に、
第１導電型バッファ層、第１導電型電界緩和層、ｉ型も
しくは低不純物濃度第１導電型の超格子増倍層、第２導
電型電界緩和層、低不純物濃度の第２導電型光吸収層が
この順に積層されているメサ型の超格子アバランシェフ
ォトダイオードにおいて、前記第１導電型電界緩和層の
層厚がメサ周辺部で薄く中央部で厚くなされていること
を特徴とする超格子アバランシェフォトダイオード、が
提供される。そして、好ましくは、メサ構造の外周部が
不純物ドープにより第２導電型化される。
【００１７】
【作用】本発明による超格子アバランシェフォトダイオ
ードは、例えば図１に示すように構成される。図１にお
いて、１０１は高不純物濃度第１導電型半導体基板、１
０２は高不純物濃度第１導電型バッファ層、１０３は第
１導電型バッファ層、１０４は第１導電型電界緩和層、
１０５はアンドープ超格子増倍層、１０６は第２導電型
電界緩和層、１０７は低不純物濃度第２導電型光吸収
層、１０８は第２導電型キャップ層、１０９は第２導電
型コンタクト層、１１０は第１導電型側電極、１１１は
第２導電型側電極、１１２は反射防止膜、１１３は表面
パッシベーション膜である。本発明による半導体受光素
子において、特徴的な点は、第１導電型電界緩和層１０
４が中央部で厚く、周辺部で薄くなっている点である。
ードは、例えば図１に示すように構成される。図１にお
いて、１０１は高不純物濃度第１導電型半導体基板、１
０２は高不純物濃度第１導電型バッファ層、１０３は第
１導電型バッファ層、１０４は第１導電型電界緩和層、
１０５はアンドープ超格子増倍層、１０６は第２導電型
電界緩和層、１０７は低不純物濃度第２導電型光吸収
層、１０８は第２導電型キャップ層、１０９は第２導電
型コンタクト層、１１０は第１導電型側電極、１１１は
第２導電型側電極、１１２は反射防止膜、１１３は表面
パッシベーション膜である。本発明による半導体受光素
子において、特徴的な点は、第１導電型電界緩和層１０
４が中央部で厚く、周辺部で薄くなっている点である。
【００１８】図２（ａ）、（ｂ）に、本発明の素子構造
の動作時における電界強度分布を示す。（ａ）はメサ周
辺部での、また（ｂ）は中央部での状態をそれぞれ示し
ている。ｐ・ｎ接合（通常、超格子増倍層１０５−第２
導電型電界緩和層１０６間に形成される）から基板側へ
延びる空乏層は、中央部では高不純物濃度の第１導電型
電界緩和層１０４が厚いためこの領域までで止まる。こ
れに対し、第１導電型電界緩和層の薄いメサ周辺部で
は、この第１導電型電界緩和層１０４を越えて第１導電
型バッファ層１０３にまで延びる。
の動作時における電界強度分布を示す。（ａ）はメサ周
辺部での、また（ｂ）は中央部での状態をそれぞれ示し
ている。ｐ・ｎ接合（通常、超格子増倍層１０５−第２
導電型電界緩和層１０６間に形成される）から基板側へ
延びる空乏層は、中央部では高不純物濃度の第１導電型
電界緩和層１０４が厚いためこの領域までで止まる。こ
れに対し、第１導電型電界緩和層の薄いメサ周辺部で
は、この第１導電型電界緩和層１０４を越えて第１導電
型バッファ層１０３にまで延びる。
【００１９】その結果、メサ中央付近に比較して、メサ
周辺部では電界が緩和され、最大電界強度が中央部の６
００ｋＶ／ｃｍ程度から３００〜５００ｋＶ／ｃｍ程度
以下に大幅に低減される。ここで、第１導電型電界緩和
層による電界緩和量を適当に設定することにより、ブレ
ークダウン近傍のバイアス状態ににおいて、光吸収層に
印加される電界強度を、メサ中央部で約１５０ｋＶ／ｃ
ｍ、メサ周辺部で約１００〜５０ｋＶ／ｃｍにすること
ができる。
周辺部では電界が緩和され、最大電界強度が中央部の６
００ｋＶ／ｃｍ程度から３００〜５００ｋＶ／ｃｍ程度
以下に大幅に低減される。ここで、第１導電型電界緩和
層による電界緩和量を適当に設定することにより、ブレ
ークダウン近傍のバイアス状態ににおいて、光吸収層に
印加される電界強度を、メサ中央部で約１５０ｋＶ／ｃ
ｍ、メサ周辺部で約１００〜５０ｋＶ／ｃｍにすること
ができる。
【００２０】このことにより、メサ中央の超格子増倍層
での電界強度を高速応答のダイナミックレンジが大きく
とれるような高い値に保ちながら、メサ表面では暗電流
増加の速度が小さくなる臨界の電界強度（約１００ｋＶ
／ｃｍ）以下にすることができる。よって、本発明によ
れば、光吸収層のメサ周辺部でのホットキャリアの注入
が減少して界面の劣化が抑制されるため、信頼性が高
く、かつ高速応答性に優れダイナミックレンジの広い半
導体受光素子を提供することができる。
での電界強度を高速応答のダイナミックレンジが大きく
とれるような高い値に保ちながら、メサ表面では暗電流
増加の速度が小さくなる臨界の電界強度（約１００ｋＶ
／ｃｍ）以下にすることができる。よって、本発明によ
れば、光吸収層のメサ周辺部でのホットキャリアの注入
が減少して界面の劣化が抑制されるため、信頼性が高
く、かつ高速応答性に優れダイナミックレンジの広い半
導体受光素子を提供することができる。
【００２１】また、メサ周辺部を第２導電型不純物拡散
層によって被覆する実施例によれば、半導体層とパッシ
ベーション膜との界面でのダングリングボンドに起因す
る界面準位を低減することができるため、リーク電流を
減少させることができるとともに、素子の劣化をさらに
抑制することができる。
層によって被覆する実施例によれば、半導体層とパッシ
ベーション膜との界面でのダングリングボンドに起因す
る界面準位を低減することができるため、リーク電流を
減少させることができるとともに、素子の劣化をさらに
抑制することができる。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図３は、本発明の第１の実施例を示す
断面図である。この実施例の半導体受光素子は以下のよ
うに作製される。ｎ+ 型ＩｎＰ基板２０１上に、ガスソ
ース分子線成長法（ガスソースＭＢＥ）を用いて、厚さ
０．２μｍのｎ+ 型ＩｎＰバッファ層２０２、キャリア
濃度が１×１０16ｃｍ-3で膜厚が０．２μｍのｎ- 型Ｉ
ｎＰバッファ層２０３、キャリア濃度が２×１０18ｃｍ
-3で膜厚が０．１μｍのｎ+ 型ＩｎＰ電界緩和層２０４
の一部を順次成長させる。
て説明する。 ［第１の実施例］図３は、本発明の第１の実施例を示す
断面図である。この実施例の半導体受光素子は以下のよ
うに作製される。ｎ+ 型ＩｎＰ基板２０１上に、ガスソ
ース分子線成長法（ガスソースＭＢＥ）を用いて、厚さ
０．２μｍのｎ+ 型ＩｎＰバッファ層２０２、キャリア
濃度が１×１０16ｃｍ-3で膜厚が０．２μｍのｎ- 型Ｉ
ｎＰバッファ層２０３、キャリア濃度が２×１０18ｃｍ
-3で膜厚が０．１μｍのｎ+ 型ＩｎＰ電界緩和層２０４
の一部を順次成長させる。
【００２３】このウェハに対して、通常のフォトリソグ
ラフィとウェットエッチングの手法を用いて直径２０μ
ｍの円形領域を残してｎ+ 型ＩｎＰ電界緩和層２０４を
エッチング除去する。次に、基板を硫化アンモニウム、
水素ラジカルビームあるいはアミノ基を有しエッチング
性を示すＶ族ガスで処理して表面の炭素や酸化膜を除去
する。続いて、ガスソース分子線成長法を用いて、この
基板に再成長を以下の層順で行う。
ラフィとウェットエッチングの手法を用いて直径２０μ
ｍの円形領域を残してｎ+ 型ＩｎＰ電界緩和層２０４を
エッチング除去する。次に、基板を硫化アンモニウム、
水素ラジカルビームあるいはアミノ基を有しエッチング
性を示すＶ族ガスで処理して表面の炭素や酸化膜を除去
する。続いて、ガスソース分子線成長法を用いて、この
基板に再成長を以下の層順で行う。
【００２４】すなわち、キャリア濃度が１×１０18ｃｍ
-3で膜厚が０．０２μｍのｎ+ 型ＩｎＰ電界緩和層２０
４、ＩｎＰに格子に整合する、キャリア濃度が１×１０
15ｃｍ-3以下のアンドープＩｎＡｌＧａＡｓ／ＩｎＡｌ
Ａｓ超格子増倍層２０５を０．２３μｍの層厚に、キャ
リア濃度が７×１０17ｃｍ-3のｐ+ 型ＩｎＰ電界緩和層
２０６を０．０５μｍの厚さに、キャリア濃度が１×１
０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層２０７を１μ
ｍの層厚に、キャリア濃度が５×１０15ｃｍ-3のｐ型Ｉ
ｎＰキャップ層２０８を０．５μｍの層厚に、キャリア
濃度が１×１０ 19ｃｍ-3のｐ+ 型ＩｎＧａＡｓコンタク
ト層２０９を０．１μｍの層厚に順次成長させる。
-3で膜厚が０．０２μｍのｎ+ 型ＩｎＰ電界緩和層２０
４、ＩｎＰに格子に整合する、キャリア濃度が１×１０
15ｃｍ-3以下のアンドープＩｎＡｌＧａＡｓ／ＩｎＡｌ
Ａｓ超格子増倍層２０５を０．２３μｍの層厚に、キャ
リア濃度が７×１０17ｃｍ-3のｐ+ 型ＩｎＰ電界緩和層
２０６を０．０５μｍの厚さに、キャリア濃度が１×１
０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層２０７を１μ
ｍの層厚に、キャリア濃度が５×１０15ｃｍ-3のｐ型Ｉ
ｎＰキャップ層２０８を０．５μｍの層厚に、キャリア
濃度が１×１０ 19ｃｍ-3のｐ+ 型ＩｎＧａＡｓコンタク
ト層２０９を０．１μｍの層厚に順次成長させる。
【００２５】次に、フォトリソグラフィとウェットエッ
チングの手法を用いて、上記の電界緩和層２０４に形成
した直径２０μｍの円形領域と同心円となるように、円
形３０μｍのメサ領域を残してエピタキシャル成長層を
基板までエッチング除去した。このウェハに表面パッシ
ベーション膜２１３を形成し、電極形成領域のパッシベ
ーション膜を除去した後、ｐ+ 型ＩｎＧａＡｓコンタク
ト層２０９上にＡｕＺｎを用いてｐ側電極２１１を形成
し、またｎ+ 型ＩｎＰ基板２０１上にＡｕＧｅＮｉを用
いてｎ側電極２１０を形成する。最後に、裏面研磨を行
ってから反射防止膜２１２をＳｉＮ膜で形成する。
チングの手法を用いて、上記の電界緩和層２０４に形成
した直径２０μｍの円形領域と同心円となるように、円
形３０μｍのメサ領域を残してエピタキシャル成長層を
基板までエッチング除去した。このウェハに表面パッシ
ベーション膜２１３を形成し、電極形成領域のパッシベ
ーション膜を除去した後、ｐ+ 型ＩｎＧａＡｓコンタク
ト層２０９上にＡｕＺｎを用いてｐ側電極２１１を形成
し、またｎ+ 型ＩｎＰ基板２０１上にＡｕＧｅＮｉを用
いてｎ側電極２１０を形成する。最後に、裏面研磨を行
ってから反射防止膜２１２をＳｉＮ膜で形成する。
【００２６】以上のようにして作製された本実施例の受
光素子と、図７に示した従来構造の受光素子（但し、パ
ッシベーション膜については、ＳｉＮ膜に代えポリイミ
ド膜を用いたものについても試験を行った）とについ
て、その高速応答性と暗電流特性と素子信頼性に関し比
較を行った。高速応答特性については両者の差はなく、
ともにＧＢ積１２０ＧＨｚ程度の高速性が確認され、ま
た、暗電流の初期値についても本実施例の素子は従来例
とほぼ同程度の値が得られた（同一メサ直径で比較）。
しかし、素子信頼性に関しては、雰囲気温度：２００
℃、逆方向電流：１００μＡのバイアス条件で１０００
時間通電を行う信頼性試験後では、従来例においては暗
電流の増加が観測されたが、本実施例のものではほとん
ど観測されなかった。
光素子と、図７に示した従来構造の受光素子（但し、パ
ッシベーション膜については、ＳｉＮ膜に代えポリイミ
ド膜を用いたものについても試験を行った）とについ
て、その高速応答性と暗電流特性と素子信頼性に関し比
較を行った。高速応答特性については両者の差はなく、
ともにＧＢ積１２０ＧＨｚ程度の高速性が確認され、ま
た、暗電流の初期値についても本実施例の素子は従来例
とほぼ同程度の値が得られた（同一メサ直径で比較）。
しかし、素子信頼性に関しては、雰囲気温度：２００
℃、逆方向電流：１００μＡのバイアス条件で１０００
時間通電を行う信頼性試験後では、従来例においては暗
電流の増加が観測されたが、本実施例のものではほとん
ど観測されなかった。
【００２７】［第２の実施例］図４は、本発明の第２の
実施例を示す断面図である。この実施例の半導体受光素
子は以下のように作製される。ｎ+ 型ＩｎＰ基板３０１
上に、ガスソース分子線成長法を用いて、厚さ０．２μ
ｍのｎ+ 型ＩｎＰバッファ層３０２、キャリア濃度が１
×１０16ｃｍ-3で膜厚が０．２μｍのｎ- 型ＩｎＰバッ
ファ層３０３を順次成長させる。このウェハに対して、
通常のフォトリソグラフィとイオン注入（あるいは熱拡
散）の手法用いて直径２０μｍの円形領域にＳｉを注入
し、表面より深さが０．２μｍで不純物濃度が１×１０
18ｃｍ-3以上となる拡散層を選択的に形成して、ｎ- 型
ＩｎＰバッファ層３０３中に第２ｎ+ 型ＩｎＰ電界緩和
層３０４′を形成する。
実施例を示す断面図である。この実施例の半導体受光素
子は以下のように作製される。ｎ+ 型ＩｎＰ基板３０１
上に、ガスソース分子線成長法を用いて、厚さ０．２μ
ｍのｎ+ 型ＩｎＰバッファ層３０２、キャリア濃度が１
×１０16ｃｍ-3で膜厚が０．２μｍのｎ- 型ＩｎＰバッ
ファ層３０３を順次成長させる。このウェハに対して、
通常のフォトリソグラフィとイオン注入（あるいは熱拡
散）の手法用いて直径２０μｍの円形領域にＳｉを注入
し、表面より深さが０．２μｍで不純物濃度が１×１０
18ｃｍ-3以上となる拡散層を選択的に形成して、ｎ- 型
ＩｎＰバッファ層３０３中に第２ｎ+ 型ＩｎＰ電界緩和
層３０４′を形成する。
【００２８】次に、基板を硫化アンモニウム、水素ラジ
カルビームあるいはアミノ基を有しエッチング性を示す
Ｖ族ガスで処理して表面の汚れを除去する。続いて、ガ
スソース分子線成長法を用いて、この基板に再成長を以
下の層順で行う。すなわち、キャリア濃度が１×１０18
ｃｍ-3のｎ+ 型ＩｎＰ電界緩和層３０４を０．０２μｍ
の層厚に、ＩｎＰに格子に整合する、キャリア濃度が１
×１０15ｃｍ-3以下のアンドープｎ- 型ＩｎＡｌＧａＡ
ｓ／ＩｎＡｌＡｓ超格子増倍層３０５を０．２３μｍの
層厚に、キャリア濃度が７×１０17ｃｍ-3のｐ+ 型Ｉｎ
Ｐ電界緩和層３０６を０．０５μｍの厚さに、キャリア
濃度が１×１０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層
３０７を１μｍの層厚に、キャリア濃度が５×１０15ｃ
ｍ-3のｐ型ＩｎＰキャップ層３０８を０．５μｍの層厚
に、キャリア濃度が１×１０19ｃｍ-3のｐ+ 型ＩｎＧａ
Ａｓコンタクト層３０９を０．１μｍの層厚に順次成長
させる。
カルビームあるいはアミノ基を有しエッチング性を示す
Ｖ族ガスで処理して表面の汚れを除去する。続いて、ガ
スソース分子線成長法を用いて、この基板に再成長を以
下の層順で行う。すなわち、キャリア濃度が１×１０18
ｃｍ-3のｎ+ 型ＩｎＰ電界緩和層３０４を０．０２μｍ
の層厚に、ＩｎＰに格子に整合する、キャリア濃度が１
×１０15ｃｍ-3以下のアンドープｎ- 型ＩｎＡｌＧａＡ
ｓ／ＩｎＡｌＡｓ超格子増倍層３０５を０．２３μｍの
層厚に、キャリア濃度が７×１０17ｃｍ-3のｐ+ 型Ｉｎ
Ｐ電界緩和層３０６を０．０５μｍの厚さに、キャリア
濃度が１×１０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層
３０７を１μｍの層厚に、キャリア濃度が５×１０15ｃ
ｍ-3のｐ型ＩｎＰキャップ層３０８を０．５μｍの層厚
に、キャリア濃度が１×１０19ｃｍ-3のｐ+ 型ＩｎＧａ
Ａｓコンタクト層３０９を０．１μｍの層厚に順次成長
させる。
【００２９】次に、フォトリソグラフィとウェットエッ
チングの手法を用いて、ｎ- 型ＩｎＰ型バッファ層３０
３内に形成した直径２０μｍの第２ｎ+ 型ＩｎＰ電界緩
和層３０４′と同心円となるように、円形３０μｍのメ
サ領域を残してエピタキシャル成長層を基板までエッチ
ング除去した。このウェハに表面パッシベーション膜３
１３を形成し、電極形成領域のパッシベーション膜を除
去した後、ｐ+ 型ＩｎＧａＡｓコンタクト層３０９上に
ＡｕＺｎを用いてｐ側電極３１１を形成し、またｎ+ 型
ＩｎＰ基板３０１上にＡｕＧｅＮｉを用いてｎ側電極３
１０を形成する。最後に、裏面研磨を行ってから反射防
止膜３１２をＳｉＮ膜で形成する。
チングの手法を用いて、ｎ- 型ＩｎＰ型バッファ層３０
３内に形成した直径２０μｍの第２ｎ+ 型ＩｎＰ電界緩
和層３０４′と同心円となるように、円形３０μｍのメ
サ領域を残してエピタキシャル成長層を基板までエッチ
ング除去した。このウェハに表面パッシベーション膜３
１３を形成し、電極形成領域のパッシベーション膜を除
去した後、ｐ+ 型ＩｎＧａＡｓコンタクト層３０９上に
ＡｕＺｎを用いてｐ側電極３１１を形成し、またｎ+ 型
ＩｎＰ基板３０１上にＡｕＧｅＮｉを用いてｎ側電極３
１０を形成する。最後に、裏面研磨を行ってから反射防
止膜３１２をＳｉＮ膜で形成する。
【００３０】以上のようにして作製された本実施例の受
光素子について、その高速応答性と暗電流特性と素子信
頼性に関し試験を行ったところ、第１の実施例の場合と
同様の、高速特性、初期値の暗電流特性が得られ、ま
た、同様の条件の信頼性試験でも素子の劣化はほとんど
認められなかった。
光素子について、その高速応答性と暗電流特性と素子信
頼性に関し試験を行ったところ、第１の実施例の場合と
同様の、高速特性、初期値の暗電流特性が得られ、ま
た、同様の条件の信頼性試験でも素子の劣化はほとんど
認められなかった。
【００３１】［第３の実施例］図５は、本発明の第３の
実施例を示す断面図である。この実施例の半導体受光素
子は以下のように作製される。ｎ+ 型ＩｎＰ基板４０１
上に、ガスソース分子線成長法を用いて、厚さ０．２μ
ｍのｎ+ 型ＩｎＰバッファ層４０２、キャリア濃度が１
×１０16ｃｍ-3で厚さ０．２μｍのｎ- 型ＩｎＰバッフ
ァ層４０３、キャリア濃度が２×１０18ｃｍ-3で０．１
μｍ厚さのｎ+ 型ＩｎＰ電界緩和層４０４の一部を順次
成長させる。このウェハに対して、通常のフォトリソグ
ラフィとイオン注入（あるいは熱拡散）の手法を用いて
直径２０μｍの円形領域を除く領域にＦｅ乃至Ｃｏを導
入し、表面より深さ０．２μｍまでの領域に高抵抗層４
１４を形成する。
実施例を示す断面図である。この実施例の半導体受光素
子は以下のように作製される。ｎ+ 型ＩｎＰ基板４０１
上に、ガスソース分子線成長法を用いて、厚さ０．２μ
ｍのｎ+ 型ＩｎＰバッファ層４０２、キャリア濃度が１
×１０16ｃｍ-3で厚さ０．２μｍのｎ- 型ＩｎＰバッフ
ァ層４０３、キャリア濃度が２×１０18ｃｍ-3で０．１
μｍ厚さのｎ+ 型ＩｎＰ電界緩和層４０４の一部を順次
成長させる。このウェハに対して、通常のフォトリソグ
ラフィとイオン注入（あるいは熱拡散）の手法を用いて
直径２０μｍの円形領域を除く領域にＦｅ乃至Ｃｏを導
入し、表面より深さ０．２μｍまでの領域に高抵抗層４
１４を形成する。
【００３２】次に、基板を硫化アンモニウム、水素ラジ
カルビームあるいはアミノ基を有しエッチング性を示す
Ｖ族ガスで処理して表面の炭素や酸化膜を除去する。続
いて、ガスソース分子線成長法を用いて、この基板に再
成長を以下の層順で行う。すなわち、キャリア濃度が１
×１０18ｃｍ-3のｎ+ 型ＩｎＰ電界緩和層４０４を０．
０２μｍの層厚に、ＩｎＰに格子に整合する、キャリア
濃度が１×１０15ｃｍ-3以下のアンドープＩｎＡｌＧａ
Ａｓ／ＩｎＡｌＡｓ超格子増倍層４０５を０．２３μｍ
の層厚に、キャリア濃度が７×１０17ｃｍ-3のｐ+ 型Ｉ
ｎＰ電界緩和層４０６を０．０５μｍ厚さに、キャリア
濃度が１×１０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層
４０７を１μｍの層厚に、キャリア濃度が５×１０15ｃ
ｍ-3のｐ型ＩｎＰキャップ層４０８を０．５μｍの層厚
に、キャリア濃度が１×１０19ｃｍ-3のｐ+ 型ＩｎＧａ
Ａｓコンタクト層４０９を０．１μｍの層厚に順次成長
させる。
カルビームあるいはアミノ基を有しエッチング性を示す
Ｖ族ガスで処理して表面の炭素や酸化膜を除去する。続
いて、ガスソース分子線成長法を用いて、この基板に再
成長を以下の層順で行う。すなわち、キャリア濃度が１
×１０18ｃｍ-3のｎ+ 型ＩｎＰ電界緩和層４０４を０．
０２μｍの層厚に、ＩｎＰに格子に整合する、キャリア
濃度が１×１０15ｃｍ-3以下のアンドープＩｎＡｌＧａ
Ａｓ／ＩｎＡｌＡｓ超格子増倍層４０５を０．２３μｍ
の層厚に、キャリア濃度が７×１０17ｃｍ-3のｐ+ 型Ｉ
ｎＰ電界緩和層４０６を０．０５μｍ厚さに、キャリア
濃度が１×１０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層
４０７を１μｍの層厚に、キャリア濃度が５×１０15ｃ
ｍ-3のｐ型ＩｎＰキャップ層４０８を０．５μｍの層厚
に、キャリア濃度が１×１０19ｃｍ-3のｐ+ 型ＩｎＧａ
Ａｓコンタクト層４０９を０．１μｍの層厚に順次成長
させる。
【００３３】次に、フォトリソグラフィとウェットエッ
チングの手法を用いて、上記の電界緩和層４０４に形成
した直径２０μｍの円形領域と同心円となるように、直
径３０μｍの円形のメサ領域を残してエピタキシャル成
長層を基板までエッチング除去した。このウェハに表面
パッシベーション膜４１３を形成し、電極形成領域のパ
ッシベーション膜を除去した後、ｐ+ 型ＩｎＧａＡｓコ
ンタクト層４０９上にＡｕＺｎを用いてｐ側電極４１１
を形成し、またｎ+ 型ＩｎＰ基板４０１上にＡｕＧｅＮ
ｉを用いてｎ側電極４１０を形成する。最後に、裏面研
磨を行ってから反射防止膜４１２をＳｉＮ膜で形成す
る。
チングの手法を用いて、上記の電界緩和層４０４に形成
した直径２０μｍの円形領域と同心円となるように、直
径３０μｍの円形のメサ領域を残してエピタキシャル成
長層を基板までエッチング除去した。このウェハに表面
パッシベーション膜４１３を形成し、電極形成領域のパ
ッシベーション膜を除去した後、ｐ+ 型ＩｎＧａＡｓコ
ンタクト層４０９上にＡｕＺｎを用いてｐ側電極４１１
を形成し、またｎ+ 型ＩｎＰ基板４０１上にＡｕＧｅＮ
ｉを用いてｎ側電極４１０を形成する。最後に、裏面研
磨を行ってから反射防止膜４１２をＳｉＮ膜で形成す
る。
【００３４】以上のようにして作製された本実施例の受
光素子について、その高速応答性と暗電流特性と素子信
頼性に関し試験を行ったところ、第１の実施例の場合と
同様の、高速特性、初期値の暗電流特性が得られ、ま
た、同様の条件の信頼性試験でも素子の劣化はほとんど
観測されなかった。
光素子について、その高速応答性と暗電流特性と素子信
頼性に関し試験を行ったところ、第１の実施例の場合と
同様の、高速特性、初期値の暗電流特性が得られ、ま
た、同様の条件の信頼性試験でも素子の劣化はほとんど
観測されなかった。
【００３５】［第４の実施例］図６は、本発明の第４の
実施例を示す断面図である。この実施例の半導体受光素
子は以下のように作製される。ｎ+ 型ＩｎＰ基板５０１
上に、ガスソース分子線成長法を用いて、厚さ０．２μ
ｍのｎ+ 型ＩｎＰバッファ層５０２、キャリア濃度が１
×１０16ｃｍ-3で１．２μｍ厚さのｎ- 型ＩｎＰバッフ
ァ層５０３を順次成長させる。このウェハに対して、通
常のフォトリソグラフィとイオン注入（あるいは熱拡
散）の手法を用いて直径２０μｍの円形領域にＳｉを注
入し、表面より深さ０．２μｍで不純物濃度１×１０18
ｃｍ-3以上となるように選択的に拡散層を形成して、ｎ
- 型ＩｎＰバッファ層５０３の表面領域内に第２ｎ+ 型
ＩｎＰ電界緩和層５０４′形成する。
実施例を示す断面図である。この実施例の半導体受光素
子は以下のように作製される。ｎ+ 型ＩｎＰ基板５０１
上に、ガスソース分子線成長法を用いて、厚さ０．２μ
ｍのｎ+ 型ＩｎＰバッファ層５０２、キャリア濃度が１
×１０16ｃｍ-3で１．２μｍ厚さのｎ- 型ＩｎＰバッフ
ァ層５０３を順次成長させる。このウェハに対して、通
常のフォトリソグラフィとイオン注入（あるいは熱拡
散）の手法を用いて直径２０μｍの円形領域にＳｉを注
入し、表面より深さ０．２μｍで不純物濃度１×１０18
ｃｍ-3以上となるように選択的に拡散層を形成して、ｎ
- 型ＩｎＰバッファ層５０３の表面領域内に第２ｎ+ 型
ＩｎＰ電界緩和層５０４′形成する。
【００３６】次に、基板を硫化アンモニウム、水素ラジ
カルビームあるいはアミノ基を有しエッチング性を示す
Ｖ族ガスで処理して表面の炭素や酸化膜を除去する。続
いて、ガスソース分子線成長法を用いて、この基板に再
成長を以下の層順で行う。すなわち、キャリア濃度が１
×１０18ｃｍ-3で０．０２μｍ厚さのｎ+ 型ＩｎＰ電界
緩和層５０４、ＩｎＰに格子に整合する、キャリア濃度
が１×１０15ｃｍ-3以下のアンドープＩｎＡｌＧａＡｓ
／ＩｎＡｌＡｓ超格子増倍層５０５を０．２３μｍの層
厚に、キャリア濃度が７×１０17ｃｍ-3のｐ+ 型ＩｎＰ
電界緩和層５０６を０．０５μｍの厚さに、キャリア濃
度が１×１０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層５
０７を１μｍの厚さに、キャリア濃度が５×１０15ｃｍ
-3のｐ型ＩｎＰキャップ層５０８を０．５μｍ厚に、キ
ャリア濃度が１×１０19ｃｍ-3のｐ+ 型ＩｎＧａＡｓコ
ンタクト層５０９を０．１μｍ厚に順次成長させる。
カルビームあるいはアミノ基を有しエッチング性を示す
Ｖ族ガスで処理して表面の炭素や酸化膜を除去する。続
いて、ガスソース分子線成長法を用いて、この基板に再
成長を以下の層順で行う。すなわち、キャリア濃度が１
×１０18ｃｍ-3で０．０２μｍ厚さのｎ+ 型ＩｎＰ電界
緩和層５０４、ＩｎＰに格子に整合する、キャリア濃度
が１×１０15ｃｍ-3以下のアンドープＩｎＡｌＧａＡｓ
／ＩｎＡｌＡｓ超格子増倍層５０５を０．２３μｍの層
厚に、キャリア濃度が７×１０17ｃｍ-3のｐ+ 型ＩｎＰ
電界緩和層５０６を０．０５μｍの厚さに、キャリア濃
度が１×１０15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層５
０７を１μｍの厚さに、キャリア濃度が５×１０15ｃｍ
-3のｐ型ＩｎＰキャップ層５０８を０．５μｍ厚に、キ
ャリア濃度が１×１０19ｃｍ-3のｐ+ 型ＩｎＧａＡｓコ
ンタクト層５０９を０．１μｍ厚に順次成長させる。
【００３７】次に、全面にＳｉＯ2 を堆積し、フォトリ
ソグラフィとウェットエッチングの手法を用いてこのＳ
ｉＯ2 をパターニングして、第２ｎ+ 型ＩｎＰ電界緩和
層５０４′と同心円の直径２６μｍの円形パターンを囲
んでリング状の開口を有する拡散マスクを形成し、この
マスクを介して、Ｚｎを熱拡散して表面から２．１μｍ
の深さに、すなわちｎ- 型ＩｎＰバッファ層５０３の上
部から０．２μｍまでの深さにまで到達するｐ+ 型拡散
層５１４を形成した。その後、このＳｉＯ2 拡散マスク
を除去する。
ソグラフィとウェットエッチングの手法を用いてこのＳ
ｉＯ2 をパターニングして、第２ｎ+ 型ＩｎＰ電界緩和
層５０４′と同心円の直径２６μｍの円形パターンを囲
んでリング状の開口を有する拡散マスクを形成し、この
マスクを介して、Ｚｎを熱拡散して表面から２．１μｍ
の深さに、すなわちｎ- 型ＩｎＰバッファ層５０３の上
部から０．２μｍまでの深さにまで到達するｐ+ 型拡散
層５１４を形成した。その後、このＳｉＯ2 拡散マスク
を除去する。
【００３８】次に、フォトリソグラフィとウェットエッ
チングの手法を用いて、上記の直径２０μｍの電界緩和
層５０４′の円形領域と同心円となるように、円形３０
μｍのメサ領域を残して電界緩和層５０４上のエピタキ
シャル成長層をエッチング除去した。このウェハに表面
パッシベーション膜５１３を形成し、電極形成領域のパ
ッシベーション膜を除去した後、ｐ+ 型ＩｎＧａＡｓコ
ンタクト層５０９上にＡｕＺｎを用いてｐ側電極５１１
を形成し、またｎ+ 型ＩｎＰ電界緩和層５０４上にＡｕ
ＧｅＮｉを用いてｎ側電極５１０を形成する。最後に、
裏面研磨を行ってから反射防止膜５１２をＳｉＮ膜で形
成する。
チングの手法を用いて、上記の直径２０μｍの電界緩和
層５０４′の円形領域と同心円となるように、円形３０
μｍのメサ領域を残して電界緩和層５０４上のエピタキ
シャル成長層をエッチング除去した。このウェハに表面
パッシベーション膜５１３を形成し、電極形成領域のパ
ッシベーション膜を除去した後、ｐ+ 型ＩｎＧａＡｓコ
ンタクト層５０９上にＡｕＺｎを用いてｐ側電極５１１
を形成し、またｎ+ 型ＩｎＰ電界緩和層５０４上にＡｕ
ＧｅＮｉを用いてｎ側電極５１０を形成する。最後に、
裏面研磨を行ってから反射防止膜５１２をＳｉＮ膜で形
成する。
【００３９】以上のようにして作製された本実施例の受
光素子について、その高速応答性と暗電流特性と素子信
頼性に関し試験を行ったところ、第１の実施例の場合と
同様のＧＢ積１２０ＧＨｚ程度の高速性が確認された。
また、暗電流の初期値は他の実施例の場合よりも低く、
そして、上記と同様の条件の信頼性試験を経過した後も
暗電流の増加はほとんど観測されなかった。
光素子について、その高速応答性と暗電流特性と素子信
頼性に関し試験を行ったところ、第１の実施例の場合と
同様のＧＢ積１２０ＧＨｚ程度の高速性が確認された。
また、暗電流の初期値は他の実施例の場合よりも低く、
そして、上記と同様の条件の信頼性試験を経過した後も
暗電流の増加はほとんど観測されなかった。
【００４０】［実施例の変更］以上好ましい実施例につ
いて説明したが、本願発明はこれら実施例に限定される
ものではなく、特許請求の範囲に記載された範囲内にお
いて適宜の変更が可能である。例えば、実施例では、超
格子増倍層をＩｎＰに格子に整合するＩｎＡｌＡｓ／Ｉ
ｎＡｌＧａＡｓにて構成していたが、これに代えＩｎＧ
ａＡｓ／ＩｎＡｌＡｓ超格子やＩｎＧａＡｓＰ／ＩｎＡ
ｌＡｓ超格子を用いてもよい。また、実施例では増倍層
をアンドープとしたが、ｎ型不純物を低濃度にドープす
るようにしてもよい。また、実施例では、裏面光入射型
の受光素子について説明したが、本発明は表面入射型の
受光素子についても適用が可能なものである。また、実
施例で用いていたガスソース分子線成長法に代え、有機
金属気相成長（ＭＯＣＶＤ）法等他のエピタキシャル成
長方法を採用することができる。
いて説明したが、本願発明はこれら実施例に限定される
ものではなく、特許請求の範囲に記載された範囲内にお
いて適宜の変更が可能である。例えば、実施例では、超
格子増倍層をＩｎＰに格子に整合するＩｎＡｌＡｓ／Ｉ
ｎＡｌＧａＡｓにて構成していたが、これに代えＩｎＧ
ａＡｓ／ＩｎＡｌＡｓ超格子やＩｎＧａＡｓＰ／ＩｎＡ
ｌＡｓ超格子を用いてもよい。また、実施例では増倍層
をアンドープとしたが、ｎ型不純物を低濃度にドープす
るようにしてもよい。また、実施例では、裏面光入射型
の受光素子について説明したが、本発明は表面入射型の
受光素子についても適用が可能なものである。また、実
施例で用いていたガスソース分子線成長法に代え、有機
金属気相成長（ＭＯＣＶＤ）法等他のエピタキシャル成
長方法を採用することができる。
【００４１】
【発明の効果】以上説明したように、本発明の半導体受
光素子は、超格子増倍層の両側に電界緩和層を介在さ
せ、その内の基板側の電界緩和層をメサ中央部で厚く、
周辺部で薄くなるようにしたものであるので、中央部で
の電界強度を低下させることなくメサ周辺部での電界強
度を低下させることができる。したがって、本発明によ
れば、メサ外周部の半導体層表面に流れるリーク電流が
ホットキャリア化するのを抑制することができ、ホット
キャリアの注入による界面の劣化を防止することができ
る。
光素子は、超格子増倍層の両側に電界緩和層を介在さ
せ、その内の基板側の電界緩和層をメサ中央部で厚く、
周辺部で薄くなるようにしたものであるので、中央部で
の電界強度を低下させることなくメサ周辺部での電界強
度を低下させることができる。したがって、本発明によ
れば、メサ外周部の半導体層表面に流れるリーク電流が
ホットキャリア化するのを抑制することができ、ホット
キャリアの注入による界面の劣化を防止することができ
る。
【００４２】また、メサ外周部をｐ+ 型拡散層にて被覆
する実施例によれば、素子表面におけるダングリングボ
ンドによる界面準位を低減することができるため、初期
の暗電流を減少させることができ、素子の劣化をさらに
抑制することができる。
する実施例によれば、素子表面におけるダングリングボ
ンドによる界面準位を低減することができるため、初期
の暗電流を減少させることができ、素子の劣化をさらに
抑制することができる。
【００４３】したがって、本発明により、波長１．３〜
１．６μｍ帯に受光感度を有し、高イオン化率比α／β
で低雑音・高速応答・高ダイナミックレンジ特性を有す
るアバランシェフォトダイオードにおいて、表面リーク
暗電流の低減と、信頼性向上を達成することができる。
１．６μｍ帯に受光感度を有し、高イオン化率比α／β
で低雑音・高速応答・高ダイナミックレンジ特性を有す
るアバランシェフォトダイオードにおいて、表面リーク
暗電流の低減と、信頼性向上を達成することができる。
【図１】本発明の作用を説明するための半導体受光素子
の断面図。
の断面図。
【図２】本発明の作用を説明するための、メサ周辺部お
よびメサ中央部での電界強度分布図。
よびメサ中央部での電界強度分布図。
【図３】本発明の第１の実施例の半導体受光素子の断面
図。
図。
【図４】本発明の第２の実施例の半導体受光素子の断面
図。
図。
【図５】本発明の第３の実施例の半導体受光素子の断面
図。
図。
【図６】本発明の第４の実施例の半導体受光素子の断面
図。
図。
【図７】従来の半導体受光素子の断面図。
１０１ 高不純物濃度第１導電型半導体基板 １０２ 高不純物濃度第１導電型バッファ層 １０３ 第１導電型バッファ層 １０４ 第１導電型電界緩和層 １０５ アンドープ超格子増倍層 １０６ 第２導電型電界緩和層 １０７ 低不純物濃度第２導電型光吸収層 １０８ 第２導電型キャップ層 １０９ 第２導電型コンタクト層 １１０ 第１導電型側電極 １１１ 第２導電型側電極 １１２、２１２、３１２、４１２、５１２ 反射防止膜 １１３、２１３、３１３、４１３、５１３ 表面パッシ
ベーション膜 ２０１、３０１、４０１、５０１、６０１ ｎ+ 型Ｉｎ
Ｐ基板 ２０２、３０２、４０２、５０２、６０２ ｎ+ 型Ｉｎ
Ｐバッファ層 ２０３、３０３、４０３、５０３ ｎ- 型ＩｎＰバッフ
ァ層 ２０４、３０４、４０４、５０４ ｎ+ 型ＩｎＰ電界緩
和層 ３０４′、５０４′ 第２ｎ+ 型ＩｎＰ電界緩和層 ２０５、３０５、４０５、５０５ アンドープＩｎＡｌ
ＧａＡｓ／ＩｎＡｌＡｓ超格子増倍層 ２０６、３０６、４０６、５０６、６０４ ｐ+ 型Ｉｎ
Ｐ電界緩和層 ２０７、３０７、４０７、５０７、６０５ ｐ- 型Ｉｎ
ＧａＡｓ光吸収層 ２０８、３０８、４０８、５０８、６０６ ｐ型ＩｎＰ
キャップ層 ２０９、３０９、４０９、５０９、６０７ ｐ+ 型Ｉｎ
ＧａＡｓコンタクト層 ２１０、３１０、４１０、５１０、６０８ ｎ側電極 ２１１、３１１、４１１、５１１、６０９ ｐ側電極 ４１４ 高抵抗半導体層 ５１４ ｐ+ 型拡散層 ６０３ ｎ- 型ＩｎＧａＡｓＰ／ＩｎＡｌＡｓ超格子増
倍層 ６１０ ＳｉＮパッシベーション膜 ６１１ ポリイミド膜
ベーション膜 ２０１、３０１、４０１、５０１、６０１ ｎ+ 型Ｉｎ
Ｐ基板 ２０２、３０２、４０２、５０２、６０２ ｎ+ 型Ｉｎ
Ｐバッファ層 ２０３、３０３、４０３、５０３ ｎ- 型ＩｎＰバッフ
ァ層 ２０４、３０４、４０４、５０４ ｎ+ 型ＩｎＰ電界緩
和層 ３０４′、５０４′ 第２ｎ+ 型ＩｎＰ電界緩和層 ２０５、３０５、４０５、５０５ アンドープＩｎＡｌ
ＧａＡｓ／ＩｎＡｌＡｓ超格子増倍層 ２０６、３０６、４０６、５０６、６０４ ｐ+ 型Ｉｎ
Ｐ電界緩和層 ２０７、３０７、４０７、５０７、６０５ ｐ- 型Ｉｎ
ＧａＡｓ光吸収層 ２０８、３０８、４０８、５０８、６０６ ｐ型ＩｎＰ
キャップ層 ２０９、３０９、４０９、５０９、６０７ ｐ+ 型Ｉｎ
ＧａＡｓコンタクト層 ２１０、３１０、４１０、５１０、６０８ ｎ側電極 ２１１、３１１、４１１、５１１、６０９ ｐ側電極 ４１４ 高抵抗半導体層 ５１４ ｐ+ 型拡散層 ６０３ ｎ- 型ＩｎＧａＡｓＰ／ＩｎＡｌＡｓ超格子増
倍層 ６１０ ＳｉＮパッシベーション膜 ６１１ ポリイミド膜
Claims (4)
- 【請求項１】 第１導電型の半導体基板上に、第１導電
型バッファ層、第１導電型電界緩和層、ｉ型もしくは低
不純物濃度第１導電型の超格子増倍層、第２導電型電界
緩和層、低不純物濃度の第２導電型光吸収層がこの順に
積層されているメサ型の超格子アバランシェフォトダイ
オードにおいて、 前記第１導電型電界緩和層の層厚がメサ周辺部で薄く中
央部で厚くなされていることを特徴とする超格子アバラ
ンシェフォトダイオード。 - 【請求項２】 メサ構造の外周部が不純物ドープにより
第２導電型化されていることを特徴とする請求項１記載
の超格子アバランシェフォトダイオード。 - 【請求項３】 前記半導体基板の裏面に反射防止膜が形
成され、基板裏面より光が入射されることを特徴とする
請求項１記載の超格子アバランシェフォトダイオード。 - 【請求項４】 前記第２導電型光吸収層上に、コンタク
ト層またはキャップ層およびコンタクト層が形成されて
いることを特徴とする請求項１記載の超格子アバランシ
ェフォトダイオード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6335438A JP2601231B2 (ja) | 1994-12-22 | 1994-12-22 | 超格子アバランシェフォトダイオード |
| US08/576,649 US5654578A (en) | 1994-12-22 | 1995-12-21 | Superlattice avalanche photodiode with mesa structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6335438A JP2601231B2 (ja) | 1994-12-22 | 1994-12-22 | 超格子アバランシェフォトダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181349A true JPH08181349A (ja) | 1996-07-12 |
| JP2601231B2 JP2601231B2 (ja) | 1997-04-16 |
Family
ID=18288571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6335438A Expired - Lifetime JP2601231B2 (ja) | 1994-12-22 | 1994-12-22 | 超格子アバランシェフォトダイオード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5654578A (ja) |
| JP (1) | JP2601231B2 (ja) |
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| JP2012039026A (ja) * | 2010-08-11 | 2012-02-23 | Nippon Telegr & Teleph Corp <Ntt> | アバランシェフォトダイオード |
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| US8575650B2 (en) | 2008-12-17 | 2013-11-05 | Ntt Electronics Corporation | Avalanche photodiode |
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| US5654578A (en) | 1997-08-05 |
| JP2601231B2 (ja) | 1997-04-16 |
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