JPH0818410A - クロック選択装置 - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号選択動作時の出力クロック信号
の周期変動が少なく、同一クロック選択時のクロック信
号周期の変動がなく、回路規模が小さく、クロック信号
選択の間隔に対する制限が少ないクロック選択装置を提
供する。 【構成】 クロック信号源１０１、１０２から各々発生
するクロック信号の一方をクロック信号１３１として、
他方をクロック信号１３２として選択出力するクロック
選択手段１２１と、クロック選択指示信号をクロック信
号１３１に同期して記憶する記憶手段１４１と、その出
力信号１３４をクロック信号１３２に同期して記憶する
記憶手段１４２と、信号１３４と記憶手段１４２の出力
信号１３５によりゲート信号を生成するゲート信号生成
手段１４３と、そのゲート信号によりクロック信号１３
１の信号レベルを固定し、クロック信号１３７を出力す
るゲート手段とを備え、選択手段１２１の選択信号とし
て信号１３５を用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のクロック信号源
から基準クロックを選択出力し、デジタル回路に供給す
るクロック選択装置に関するものである。

【０００２】

【従来の技術】近年、複数のクロック信号より１個のク
ロック信号を選択しデジタル回路に供給するために、ク
ロック選択装置が多く利用されるようになっている（例
えば、特開昭６３−１６９８１４号公報）。

【０００３】デジタル回路に入力されるクロック信号の
周期は、デジタル回路が正常に動作できる最小周期より
常に長いことが必要である。よって、クロック選択装置
の出力クロック信号にハザード等が発生しないようにす
る必要がある。

【０００４】以下に、従来のクロック選択装置の一例に
ついて説明を行う。図５は従来のクロック選択装置の構
成図である。以下に図５について説明する。

【０００５】従来のクロック選択装置は、デジタル回路
に供給されるクロック信号５１１を発生するクロック信
号源５０１と、デジタル回路に供給されるクロック信号
５１２を発生するクロック信号源５０２と、ＣＰＵから
の選択指示タイミング信号５５７に同期してＣＰＵから
の選択指示信号５５８を記憶する記憶手段５４２と、前
記タイミング信号５５７に同期してハイレベルを記憶
し、クリア信号５５５をもとにクリアされる記憶手段５
４１と、前記記憶手段５４１の出力信号５５１をクロッ
ク信号５１１及び５１２にそれぞれ同期して記憶する記
憶手段５２１及び５２２と、前記記憶手段５２１及び５
２２の反転出力信号５３１及び５３２を入力とし、信号
５５４を出力するＮＯＲ回路５４３と、前記記憶手段５
４２の出力信号５５２を前記信号５５４に同期して記憶
する記憶手段５４４と、前記信号５５４を前記クロック
信号５１２に同期して記憶し、前記クリア信号５５５を
出力するクリア手段５４７と、前記記憶手段５４４の出
力信号５５３をもとに前記クロック信号５１１及び５１
２からクロック信号５５６を選択出力するクロック選択
手段５４５と、前記信号５５４をもとに前記クロック選
択手段５４５の選択機能を停止し前記クロック信号５５
６の信号レベルを固定とする選択機能禁止手段５４６と
で構成されている。

【０００６】

【発明が解決しようとする課題】しかしながら、以上の
ようなクロック選択装置では、クロック信号選択の動作
時において、最悪前記クロック信号５１２の２周期の
間、前記クロック信号５５６がハイレベルに固定され、
動作クロック５５６の周期が長くなるので、例えば、一
定時間毎にデータのリフレッシュを要するダイナミック
ＲＡＭのリフレッシュ回路のようなデジタル回路の動作
クロックとして用いる場合制限が大きいという課題があ
り、現在選択されているクロック信号と同じ選択指示を
行った場合でも、前記クロック信号５５６の周期が変動
するいう課題がある。また、クロック信号源の数と同じ
数の記憶手段（５２１及び５２２）が必要な為、クロッ
ク信号源の数が増えるに従い回路規模も比例して大きく
なるという課題がある。さらに、クロック信号の選択指
示を行ってから次のクロック信号の選択指示が無効とな
る期間が長いので、クロックの選択指示の間隔に対する
制限が大きいという課題がある。

【０００７】本発明は、従来のクロック選択装置のこの
ような課題を考慮し、クロック信号選択の動作時に出力
クロック信号の周期変動がより少なく、同一のクロック
信号の選択指示をした場合にはクロック信号の周期が変
動することがなく、クロック信号源の数が増えても回路
規模が従来より小さく、クロック信号選択の間隔に対す
る制限を従来より少ないクロック選択装置を提供するこ
とを目的とするものである。

【０００８】

【課題を解決するための手段】本発明のクロック選択装
置は、デジタル回路に供給される互いに異なるクロック
信号を発生する第１及び第２のクロック信号源と、前記
第１及び第２クロック信号源の出力の一方を第１のクロ
ック信号として選択出力し、他方を第２のクロック信号
として選択出力するクロック選択手段と、ＣＰＵあるい
は手動スイッチ等からのクロック選択指示信号を前記第
１のクロック信号に同期して記憶する第１の記憶手段
と、前記第１の記憶手段の出力信号を前記第２のクロッ
ク信号に同期して記憶する第２の記憶手段と、前記第１
の記憶手段の出力信号と前記第２の記憶手段の出力信号
をもとに、ゲート信号を生成するゲート信号生成手段
と、前記ゲート信号をもとに前記第１のクロック信号の
信号レベルを固定とし、第３のクロック信号を出力する
ゲート手段とを備え、前記クロック選択手段の選択信号
として前記第２の記憶手段の出力信号を用いるよう構成
したものである。

【０００９】

【作用】本発明は、複数のクロック信号より任意のクロ
ック信号を選択するクロック選択手段を２手段設け、一
方のクロック選択手段は選択しようするクロック信号を
選択出力し、他方のクロック選択手段は現在選択してい
るクロック信号を選択出力し、後者のクロック選択手段
の選択信号は選択しようとするクロック信号に同期して
動作することにより、また、前記２個のクロック信号の
位相差の期間のみゲート手段により後者のクロック選択
手段から出力されるクロック信号の信号レベルを固定と
することにより、デジタル回路の動作クロックとして用
いるのに好適なクロック信号を出力する。

【００１０】

【実施例】請求項１の発明を図１に示す。クロック信号
源１０１及び１０２からは、クロック信号１１１及び１
１２が出力され、クロック選択手段１２１に印加され
る。クロック選択手段１２１はクロック信号１３１及び
１３２を出力する。記憶手段１４１は、クロック選択指
示信号１３３をクロック信号１３１に同期して記憶す
る。記憶手段１４２は、記憶手段１４１の出力信号１３
４をクロック信号１３２に同期して記憶する。ゲート信
号発生手段１４３は、信号１３４と記憶手段１４２の出
力信号１３５を入力とし、ゲート信号１３６を生成す
る。ゲート手段１４４は、ゲート信号１３６によってク
ロック信号１３１の信号レベルを固定とし、クロック信
号１３７を出力する。

【００１１】以下に、上記構成のより具体的な実施例を
図３及び図４を参照して説明する。図３は、本発明にか
かる一実施例のクロック選択装置であり、図４は、上記
クロック選択装置のタイミング図である。すなわち、ク
ロック選択装置は、クロック信号源３０１で生成される
ＣＬＫ１信号及びクロック信号源３０２で生成されるＣ
ＬＫ２信号から任意のクロック信号すなわちＣＬＫ信号
を選択出力し、ゲート手段の含まれるクロック選択回路
３０４と、上記ＣＬＫ１信号及び上記ＣＬＫ２信号から
任意のクロック信号すなわちＣＬＫ０信号を選択出力す
るクロック選択回路３０５と、ＣＰＵからの選択指示信
号を記憶するレジスタ３１２と、クロック選択手段３０
４及び３０５の制御を行う制御回路３０６により構成さ
れている。

【００１２】クロック信号源３０１及び３０２は、相互
に位相関係が規定されることなく、任意の周波数のクロ
ック信号、ＣＬＫ１信号及びＣＬＫ２信号を生成する。
実施例においては、ＣＬＫ１信号の周波数は８ＭＨｚと
し、ＣＬＫ２信号の周波数は１０ＭＨｚとする。

【００１３】否定入力のＮＡＮＤ回路３１１は、ＣＰＵ
のチップセレクト信号（ＣＳ信号）とライト信号（ＷＲ
信号）を入力とし、ＲＥＧＷＲ信号を出力する。Ｄフリ
ップフロップ３１２は、選択指示信号の内容、すなわ
ち、ＣＰＵのＤ０ビットをＲＥＧＷＲ信号に同期して記
憶する。

【００１４】ＮＯＴ回路３１３とＡＮＤ回路３１４及び
３１５とＯＲ回路３１６は、ゲート手段を含むクロック
選択回路３０４を構成し、ＣＬＫ１信号及びＣＬＫ２信
号とＣＳＥＬ信号とＣＬＫＥＮ信号が入力され、ＣＬＫ
信号を出力する。上記クロック選択回路３０４は、ＣＬ
ＫＥＮ信号がローレベルである場合は、ＣＳＥＬ信号が
ローレベルであるとＣＬＫ１信号を選択出力し、ＣＳＥ
Ｌ信号がハイレベルであるとＣＬＫ２信号を選択出力す
る。ＣＬＫＥＮ信号がハイレベルである場合は、ＣＬＫ
信号はハイレベルに固定される。

【００１５】ＮＯＴ回路３１７とＡＮＤ回路３１８及び
３１９とＯＲ回路３２０は、クロック選択回路３０５を
構成し、ＣＬＫ１信号及びＣＬＫ２信号とＣＳＥＬ２信
号が入力され、ＣＬＫ２信号を出力する。上記クロック
選択回路３０５は、ＣＳＥＬ２信号がローレベルである
とＣＬＫ１信号を選択出力し、ＣＳＥＬ２信号がハイレ
ベルであるとＣＬＫ２信号を選択出力する。

【００１６】Ｄフリップフロップ３２２ないし３２５と
ＮＯＴ回路３２１と排他論理和回路３２６は、制御回路
３０６を構成し、ＳＥＬＥＣＴ信号が入力され、ＣＬＫ
信号あるいはＣＬＫ０信号に同期して、クロック選択回
路３０４及び３０５の制御を行う為の信号、すなわち、
ＣＬＫＥＮ信号とＣＳＥＬ信号とＣＳＥＬ２信号を生成
する。

【００１７】以下に図４のタイミング図により説明を行
う。図４の例は、ＣＬＫ１信号を選択出力しているとき
に、ＣＰＵよりクロックの選択指示があり、ＣＬＫ２信
号を選択出力する例である。

【００１８】ＣＰＵから出力された選択指示信号、すな
わち、Ｄ０信号は、図４の４０１において、ＣＰＵのＣ
Ｓ信号及びＷＲ信号から生成されたＲＥＧＷＲ信号に同
期して、Ｄフリップフロップ３１２に記憶され、ＳＥＬ
ＥＣＴ信号を出力する。

【００１９】上記ＳＥＬＥＣＴ信号は、Ｄフリップフロ
ップ３２２により、図４の４０２においてＣＬＫ信号の
立ち上がりエッジに同期して記憶され、Ｑ１信号を出力
する。上記Ｑ１信号は、Ｄフリップフロップ３２３によ
り、図４の４０３においてＣＬＫ０信号の立ち上がりエ
ッジに同期して記憶され、Ｑ２信号を出力する。上記Ｑ
２信号は、Ｄフリップフロップ３２４により、図４の４
０４においてＣＬＫ０信号の立ち下がりエッジに同期し
て記憶され、ＣＳＥＬ信号を出力する。上記ＣＳＥＬ信
号は、Ｄフリップフロップ３２５により、図４の４０５
においてＣＬＫ０信号の立ち上がりエッジに同期して記
憶され、ＣＳＥＬ２信号を出力する。Ｑ１信号及びＣＳ
ＥＬ信号は、ＥＸＯＲ回路３２６に入力されＣＬＫＥＮ
信号を生成し、ＣＬＫ信号の立ち上がりエッジから次の
ＣＬＫ０信号のたち下がりエッジの間、すなわち、図４
の４０２から４０４までの間、ハイレベルを出力する。

【００２０】ＣＳＥＬ信号は、クロック選択回路３０４
に入力され、ＣＬＫ１信号またはＣＬＫ２信号からＣＬ
Ｋ信号を選択出力する。

【００２１】ＣＬＫＥＮ信号もまた、上記クロック選択
回路３０４に入力され、ＣＬＫＥＮ信号がハイレベルで
ある区間は、ＣＬＫ信号がハイレベルとなるので、ＣＬ
Ｋ信号にハザードが発生することはない。

【００２２】ＣＳＥＬ２信号は、クロック選択回路３０
５に入力され、ＣＬＫ１信号またはＣＬＫ信号からＣＬ
Ｋ０信号を選択する。ＣＬＫ０信号は図４の４０５にお
けるようなハザードが発生する可能性があるが、ＣＬＫ
０信号のハザードはＣＬＫ信号に影響することはない。

【００２３】請求項２の発明を図２に示す。ｎ個のクロ
ック信号源２０（１）〜２０（ｎ）から供給されるクロ
ック信号２１（１）〜２１（ｎ）がクロック選択手段２
２１に印加され、クロック選択手段２２１は、クロック
信号２３１を選択出力する。ｎ個のクロック信号２１
（１）〜２１（ｎ）は同様にクロック選択手段２２２に
も印加され、クロック選択手段２２２は、クロック信号
２３２を選択出力する。記憶手段２４１は、クロック選
択指示信号２３３をクロック信号２３１に同期して記憶
する。記憶手段２４２は、記憶手段２４１の出力信号２
３４をクロック信号２３２に同期して記憶する。ゲート
信号発生手段２４３は、信号２３４と記憶手段２４２の
出力信号２３５を入力とし、ゲート信号２３６を出力す
る。ゲート手段２４４は、ゲート信号２３６により、ク
ロック信号２３１の信号レベルを固定とし、クロック信
号２３７を出力する。

【００２４】請求項２の発明は、上記請求項１の発明と
ほとんど同様の構成であり、請求項１の本発明の説明と
同様な説明で理解できる。

【００２５】また、本発明は上記実施例の構成に限定さ
れるものではなく、本発明の主旨に基づいて種々の変形
が可能であり、それらを本発明の範囲から除外するもの
ではない。

【００２６】

【発明の効果】以上で述べたところから明らかなように
本発明は、従来のクロック選択装置に比べて、以下のよ
うな長所を有する。複数の同程度の周波数を有するクロ
ック信号源からの基準クロックを選択出力するクロック
選択装置について、クロック信号選択の動作時に出力ク
ロック信号の周期変動がより少ない。同一のクロック信
号の選択指示をした場合にはクロック信号の周期が変動
することがなく。クロック信号源の数が増えても回路規
模が従来より小さい。クロック信号の選択指示の間隔に
対する制限がより少ない。

【図面の簡単な説明】

【図１】本発明の一実施例のクロック選択装置の構成図

【図２】本発明の一実施例のクロック選択装置の構成図

【図３】本発明の一実施例のにかかるクロック選択装置
の回路図

【図４】同実施例のクロック選択装置の動作を説明する
タイミング図

【図５】従来のクロック選択装置の構成図

【符号の説明】

１０１、１０２ クロック信号源 １１１、１１２、１３１、１３２ クロック信号 １２１ クロック選択手段 １３３ 選択指示信号 １３４ 記憶手段１４１の出力信号 １３５ 選択信号 １３６ ゲート信号 １３７ 選択出力されたクロック信号 １４１、１４２ 記憶手段 １４３ ゲート信号発生手段 １４４ ゲート手段 ２０（１）〜２０（ｎ） クロック信号源 ２１（１）〜２１（ｎ）、２３１、２３２ クロック信
号 ２２１、２２２ クロック選択手段 ２３３ 選択指示信号 ２３４、２４５ 選択信号 ２３６ ゲート信号 ２３７ 選択出力されたクロック信号 ２４１、２４２ 記憶手段 ２４３ ゲート信号発生手段 ２４４ ゲート手段 ３０１、３０２ クロック信号源 ３０３ ＣＰＵ ３０４ ゲート手段の付加されたクロック選択回路 ３０５ クロック選択装置 ３０６ 制御回路 ３１１ 否定入力のＮＡＮＤ回路 ３１２、３２２、３２３、３２４、３２５ Ｄフリップ
フロップ ３１３、３１７、３２１ ＮＯＴ回路 ３１４、３１５、３１８、３１９ ＡＮＤ回路 ３１６、３２０ ＯＲ回路 ３２６ 排他論理和回路 ４０１ ＷＲ信号の立ち上がりエッジ ４０２ ＣＬＫ信号の立ち上がりエッジ ４０３ ＣＬＫ０信号の立ち上がりエッジ ４０４ ＣＬＫ０信号の立ち下がりエッジ ４０５ ＣＬＫ０信号の立ち上がりエッジ ５０１、５０２ クロック信号源 ５１１、５１２、５３１、５３２ クロック信号 ５２１、５２２、５４２、５４４ 記憶手段 ５４１ クリア端子付き記憶手段 ５４３ ＮＯＲ回路 ５４５ クロック選択手段 ５４６ 選択機能禁止手段 ５４７ クリア手段 ５５１ 記憶手段５５１の出力信号 ５５２ 記憶手段５４２の出力信号 ５５３ 選択信号 ５５４ ＮＯＲ回路５４３の出力信号 ５５５ クリア信号 ５５６ 選択出力されたクロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 八幡 和彦 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】デジタル回路に供給される互いに異なるク
   ロック信号を発生する第１及び第２のクロック信号源
   と、前記第１及び第２クロック信号源の出力の一方を第
   １のクロック信号として選択出力し、他方を第２のクロ
   ック信号として選択出力するクロック選択手段と、ＣＰ
   Ｕあるいは手動スイッチ等からのクロック選択指示信号
   を前記第１のクロック信号に同期して記憶する第１の記
   憶手段と、前記第１の記憶手段の出力信号を前記第２の
   クロック信号に同期して記憶する第２の記憶手段と、前
   記第１の記憶手段の出力信号と前記第２の記憶手段の出
   力信号をもとに、ゲート信号を生成するゲート信号生成
   手段と、前記ゲート信号をもとに前記第１のクロック信
   号の信号レベルを固定とし、第３のクロック信号を出力
   するゲート手段とを備え、前記クロック選択手段の選択
   信号として前記第２の記憶手段の出力信号を用いること
   を特徴とするクロック選択装置。
2. 【請求項２】デジタル回路に供給されるｎ個のクロック
   信号を発生するｎ個のクロック信号源と、前記ｎ個のク
   ロック信号源の出力から第１のクロック信号を選択する
   第１のクロック選択手段と、前記ｎ個のクロック信号源
   の出力から第２のクロック信号を選択する第２のクロッ
   ク選択手段と、ＣＰＵあるいは手動スイッチ等からのク
   ロック選択指示信号を前記第１のクロック信号に同期し
   て記憶する第１の記憶手段と、前記第１の記憶手段の出
   力信号を前記第２のクロック信号に同期して記憶する第
   ２の記憶手段と、前記第１の記憶手段の出力信号と前記
   第２の記憶手段の出力信号をもとに、ゲート信号を生成
   するゲート信号生成手段と、前記ゲート信号をもとに前
   記第１のクロック信号の信号レベルを固定とし、第３の
   クロック信号を出力するゲート手段とを備え、前記第１
   のクロック選択手段の選択信号として前記第１の記憶手
   段の出力信号を、前記第２のクロック選択手段の選択信
   号として前記第２の記憶手段の出力信号を用いることを
   特徴とするクロック選択装置。