JPH08186480A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH08186480A JPH08186480A JP6339938A JP33993894A JPH08186480A JP H08186480 A JPH08186480 A JP H08186480A JP 6339938 A JP6339938 A JP 6339938A JP 33993894 A JP33993894 A JP 33993894A JP H08186480 A JPH08186480 A JP H08186480A
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- Japan
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- integrated circuit
- semiconductor integrated
- output buffers
- circuit device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000872 buffer Substances 0.000 claims abstract description 32
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 10
- 230000010363 phase shift Effects 0.000 claims abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】複数の出力バッファを備えた半導体集積回路装
置について、製作容易な簡単な回路で構成ノイズの低減
化を図る。 【構成】多相クロック信号生成回路４を設けて、同一周
波数で位相が均一にずれている数種類のクロック信号
Ａ，Ｂ，Ｃで、各出力バッファ１ａ，１ｂ，１ｃを動作
せしめ、出力バッファの同時動作を減少させる。
置について、製作容易な簡単な回路で構成ノイズの低減
化を図る。 【構成】多相クロック信号生成回路４を設けて、同一周
波数で位相が均一にずれている数種類のクロック信号
Ａ，Ｂ，Ｃで、各出力バッファ１ａ，１ｂ，１ｃを動作
せしめ、出力バッファの同時動作を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の出力バッファを
備えた半導体集積回路装置について、ノイズの低減化に
関するものである。
備えた半導体集積回路装置について、ノイズの低減化に
関するものである。
【０００２】
【従来の技術】半導体集積回路装置では、複数の出力バ
ッファを採用していることは普通に行われているが、出
力バッファの同時出力変化はノイズの発生原因となる。
即ち出力バッファの出力が変化すると駆動容量の充放電
電流と、出力バッファのＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタが同時にＯＮした瞬間の貫通電流と
が流れ、前記電流によって生ずるグランドの配線抵抗の
電圧降下とリアクタンス成分の逆起電力の和がノイズと
して集積回路のグランド端子に発生する。そのため複数
の出力バッファの動作タイミングを単一のクロック信号
で駆動させると、前記複数の出力バッファは同時に出力
変化を行い、グランド端子に大きいノイズ電圧が発生す
る。
ッファを採用していることは普通に行われているが、出
力バッファの同時出力変化はノイズの発生原因となる。
即ち出力バッファの出力が変化すると駆動容量の充放電
電流と、出力バッファのＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタが同時にＯＮした瞬間の貫通電流と
が流れ、前記電流によって生ずるグランドの配線抵抗の
電圧降下とリアクタンス成分の逆起電力の和がノイズと
して集積回路のグランド端子に発生する。そのため複数
の出力バッファの動作タイミングを単一のクロック信号
で駆動させると、前記複数の出力バッファは同時に出力
変化を行い、グランド端子に大きいノイズ電圧が発生す
る。
【０００３】この対策として従来は、集積回路を組み込
んだ機器自体のシールドを行ったり、集積回路の外部に
ノイズ対策部品（ノイズ吸収回路やノイズ減衰回路）を
設ける手段が採用されていた。また集積回路内の対策と
しては、図２に例示する通り、複数の出力バッファ０１
ａ，０１ｂ，０１ｃへのデータ付与（動作タイミング）
を行うラッチ部０２ａ，０２ｂ，０２ｃに、クロック発
生回路０４からの単一クロック信号を直接加えずに動作
タイミングを遅らせる遅延回路０３ａ，０３ｂを付与し
て、出力バッファ０１ａ，０１ｂ，０１ｃの動作タイミ
ングをずらす手段が知られている（特開平３−２３２３
１７号公報）。
んだ機器自体のシールドを行ったり、集積回路の外部に
ノイズ対策部品（ノイズ吸収回路やノイズ減衰回路）を
設ける手段が採用されていた。また集積回路内の対策と
しては、図２に例示する通り、複数の出力バッファ０１
ａ，０１ｂ，０１ｃへのデータ付与（動作タイミング）
を行うラッチ部０２ａ，０２ｂ，０２ｃに、クロック発
生回路０４からの単一クロック信号を直接加えずに動作
タイミングを遅らせる遅延回路０３ａ，０３ｂを付与し
て、出力バッファ０１ａ，０１ｂ，０１ｃの動作タイミ
ングをずらす手段が知られている（特開平３−２３２３
１７号公報）。
【０００４】
【発明が解決しようとする課題】ノイズの外部対策で
は、機器の大型化を招くと共に、設計の自由度の制限を
受け、更には回路装置のコストアップを招く。また内部
対策として遅延回路を採用すると、遅延回路を設けたこ
とによるゲート数の増加による製作上の煩雑さが増加し
て集積回路のコストアップとなり、更に集積回路のパッ
ケージサイズが大きくなる不都合がある。
は、機器の大型化を招くと共に、設計の自由度の制限を
受け、更には回路装置のコストアップを招く。また内部
対策として遅延回路を採用すると、遅延回路を設けたこ
とによるゲート数の増加による製作上の煩雑さが増加し
て集積回路のコストアップとなり、更に集積回路のパッ
ケージサイズが大きくなる不都合がある。
【０００５】特に、遅延回路０３ａ，０３ｂは、それら
により駆動される負荷であるラッチ部０２ｂ，０２ｃや
回路の配線あるいは使用される温度条件等により遅延時
間が影響を受け、管理が困難であった。そこで本発明は
新規なノイズの内部対策手段を提案したものである。
により駆動される負荷であるラッチ部０２ｂ，０２ｃや
回路の配線あるいは使用される温度条件等により遅延時
間が影響を受け、管理が困難であった。そこで本発明は
新規なノイズの内部対策手段を提案したものである。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、複数の出力バッファを備えた半導体集積回
路装置に於いて、多相クロック信号生成回路を設けて、
同一周波数で位相が均一にずれている数種類のクロック
信号で、各出力バッファを動作せしめ、出力バッファの
同時動作を減少させたことを特徴とするものである。
回路装置は、複数の出力バッファを備えた半導体集積回
路装置に於いて、多相クロック信号生成回路を設けて、
同一周波数で位相が均一にずれている数種類のクロック
信号で、各出力バッファを動作せしめ、出力バッファの
同時動作を減少させたことを特徴とするものである。
【０００７】
【作用】出力バッファの動作は、多相クロック信号生成
回路で生成された位相の異なる複数のクロック信号で動
作することになり、同時動作の出力バッファが減少し
て、ノイズの発生が軽減される。
回路で生成された位相の異なる複数のクロック信号で動
作することになり、同時動作の出力バッファが減少し
て、ノイズの発生が軽減される。
【０００８】
【実施例】次に本発明の実施例について説明する。本発
明の実施例に示した半導体集積回路装置は、複数の出力
バッファ１ａ，１ｂ，１ｃを備えており、各出力バッフ
ァ１ａ，１ｂ，１ｃの入力側は、各ラッチ部２ａ，２
ｂ，２ｃを介して接続され、出力バッファ１ａ，１ｂ，
１ｃの出力は、各出力パッド３ａ，３ｂ，３ｃと接続さ
れ、各ラッチ部２ａ，２ｂ，２ｃには多相クロック信号
生成回路４からクロック信号線が接続されている。
明の実施例に示した半導体集積回路装置は、複数の出力
バッファ１ａ，１ｂ，１ｃを備えており、各出力バッフ
ァ１ａ，１ｂ，１ｃの入力側は、各ラッチ部２ａ，２
ｂ，２ｃを介して接続され、出力バッファ１ａ，１ｂ，
１ｃの出力は、各出力パッド３ａ，３ｂ，３ｃと接続さ
れ、各ラッチ部２ａ，２ｂ，２ｃには多相クロック信号
生成回路４からクロック信号線が接続されている。
【０００９】多相クロック信号生成回路４は、高速パル
ス信号を分周すると共に、分周信号の加減算で、同一周
波数で位相が均一にずれており、且つ最もずれたクロッ
ク信号との位相ずれが少なくともデータ信号の周期より
も短くした数種類のクロック信号を生成したもので、各
位相の異なるクロック信号Ａ，Ｂ，Ｃは、ぞれぞれラッ
チ部２ａ，２ｂ，２ｃに供給される。
ス信号を分周すると共に、分周信号の加減算で、同一周
波数で位相が均一にずれており、且つ最もずれたクロッ
ク信号との位相ずれが少なくともデータ信号の周期より
も短くした数種類のクロック信号を生成したもので、各
位相の異なるクロック信号Ａ，Ｂ，Ｃは、ぞれぞれラッ
チ部２ａ，２ｂ，２ｃに供給される。
【００１０】而してデータ信号線ａ，ｂ，ｃからのデー
タ信号を、位相の異なるクロック信号Ａ，Ｂ，Ｃのタイ
ミングで、各ラッチ部２ａ，２ｂ，２ｃがラッチし、出
力バッファ１ａ，１ｂ，１ｃに入力する。従って出力バ
ッファ１ａ，１ｂ，１ｃはクロック信号の位相差に対応
して動作するので、回路装置全体における出力バッファ
の出力変化による充放電電流並びに貫通電流が減少し、
これに伴って同時にノイズも減少するものである。
タ信号を、位相の異なるクロック信号Ａ，Ｂ，Ｃのタイ
ミングで、各ラッチ部２ａ，２ｂ，２ｃがラッチし、出
力バッファ１ａ，１ｂ，１ｃに入力する。従って出力バ
ッファ１ａ，１ｂ，１ｃはクロック信号の位相差に対応
して動作するので、回路装置全体における出力バッファ
の出力変化による充放電電流並びに貫通電流が減少し、
これに伴って同時にノイズも減少するものである。
【００１１】尚前記実施例は３個の出力バッファと３相
のクロック信号の例について示したが、出力バッファの
数に応じて位相の異なるクロック信号を生成する必要は
なく、回路装置全体で同時動作の出力バッファが減少す
れば良いもので、複数の出力バッファが同一のクロック
信号で動作しても良いものである。
のクロック信号の例について示したが、出力バッファの
数に応じて位相の異なるクロック信号を生成する必要は
なく、回路装置全体で同時動作の出力バッファが減少す
れば良いもので、複数の出力バッファが同一のクロック
信号で動作しても良いものである。
【００１２】
【発明の効果】以上のように本発明は、複数の出力バッ
ファを備えた半導体集積回路装置に於いて、多相クロッ
ク信号生成回路を設けて、同一周波数で位相が均一にず
れている数種類のクロック信号で、各出力バッファを動
作せしめ、出力バッファの同時動作を減少させたもの
で、遅延回路より増加回路構成が容易な多相クロック信
号生成回路をもってノイズの発生を軽減させたものであ
る。
ファを備えた半導体集積回路装置に於いて、多相クロッ
ク信号生成回路を設けて、同一周波数で位相が均一にず
れている数種類のクロック信号で、各出力バッファを動
作せしめ、出力バッファの同時動作を減少させたもの
で、遅延回路より増加回路構成が容易な多相クロック信
号生成回路をもってノイズの発生を軽減させたものであ
る。
【００１３】特に、多相クロック信号生成回路は、高速
パルス信号を分周したものの組合せ（加減算）により遅
延時間を有する（位相の異なる）クロック信号を容易に
得られるため、遅延回路を有する従来例に比べて、簡単
に得ることができ、コストダウンを実現できる。
パルス信号を分周したものの組合せ（加減算）により遅
延時間を有する（位相の異なる）クロック信号を容易に
得られるため、遅延回路を有する従来例に比べて、簡単
に得ることができ、コストダウンを実現できる。
【００１４】また、高速パルス信号を分周したものの組
合せで得られる遅延時間は任意に設定でき、このため遅
延時間の管理が行いやすく、位相の異なる複数のクロッ
ク信号を従来例よりも安定した状態で得ることができる
ものである。
合せで得られる遅延時間は任意に設定でき、このため遅
延時間の管理が行いやすく、位相の異なる複数のクロッ
ク信号を従来例よりも安定した状態で得ることができる
ものである。
【図１】本発明の実施例を示す回路ブロック図。
【図２】従前装置の回路ブロック図。
１ａ，１ｂ，１ｃ 出力バッファ ２ａ，２ｂ，２ｃ ラッチ部 ３ａ，３ｂ，３ｃ 出力パッド ４ 多相クロック信号生成回路 ａ，ｂ，ｃ データ信号線 Ａ，Ｂ，Ｃ クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 光男 新潟県長岡市藤橋１丁目190番地１ 日本 精機株式会社アール・アンド・デイ・セン ター内
Claims (1)
- 【請求項１】 複数の出力バッファを備えた半導体集積
回路装置に於いて、多相クロック信号生成回路を設け
て、同一周波数で位相が均一にずれている数種類のクロ
ック信号で、各出力バッファを動作せしめ、出力バッフ
ァの同時動作を減少させたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339938A JPH08186480A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339938A JPH08186480A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186480A true JPH08186480A (ja) | 1996-07-16 |
Family
ID=18332185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6339938A Pending JPH08186480A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186480A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347147B1 (ko) * | 2000-09-23 | 2002-08-03 | 주식회사 하이닉스반도체 | 클럭 발생회로 |
| JP2007510997A (ja) * | 2003-11-12 | 2007-04-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子回路における電力消費ピークの制御 |
| JP2007129601A (ja) * | 2005-11-07 | 2007-05-24 | Canon Inc | 同期回路システム |
| JP2009033235A (ja) * | 2007-07-24 | 2009-02-12 | Ricoh Co Ltd | バス変換装置、半導体装置及びそれらのノイズ低減方法 |
| CN105162454A (zh) * | 2015-10-12 | 2015-12-16 | 索尔思光电（成都）有限公司 | 一种光模块及其信号输出端口、信号输出端口保护电路 |
-
1994
- 1994-12-28 JP JP6339938A patent/JPH08186480A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347147B1 (ko) * | 2000-09-23 | 2002-08-03 | 주식회사 하이닉스반도체 | 클럭 발생회로 |
| JP2007510997A (ja) * | 2003-11-12 | 2007-04-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子回路における電力消費ピークの制御 |
| JP2007129601A (ja) * | 2005-11-07 | 2007-05-24 | Canon Inc | 同期回路システム |
| JP2009033235A (ja) * | 2007-07-24 | 2009-02-12 | Ricoh Co Ltd | バス変換装置、半導体装置及びそれらのノイズ低減方法 |
| CN105162454A (zh) * | 2015-10-12 | 2015-12-16 | 索尔思光电（成都）有限公司 | 一种光模块及其信号输出端口、信号输出端口保护电路 |
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